KR100447492B1 - 반도체장치 및 반도체기판 - Google Patents

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Abstract

Si 및 이것과 동족 원소인 Ge, C 등의 조합을 이용하여, 저소비전력으로 고속의 전계효과 트랜지스터를 갖는 반도체장치를 제공하기 위해, 전계효과 트랜지스터의 채널이 형성되는 채널 형성층(1)에 변형 인가 반도체층(2)에 의해 변형을 인가시키고, 채널 중의 캐리어의 이동도를 무변형 채널 형성층의 재료보다 크게 한다.

Description

반도체장치 및 반도체기판{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SUBSTRATE}
SiMOS형 전계효과 트랜지스터(Si-MOSFET)를 이용한 집적회로에서는, 이른바 스케일링(scaling)측에 따라, 디바이스 치수의 축소나 동작전압의 저감 등을 행하므로써, 소비전력의 저감과 고속화를 양립해 왔다.
그러나, 치수축소에 따라 발생하는 단채널 효과의 문제나, 저전압화한 경우에 현저해지는 드레인전압과 문턱치전압의 근접에 의한 동작마진의 저하 등 많은 문제점이 발생하고 있다.
또, 고속화의 지표가 되는 이동도를 보면, 상기의 여러 가지의 개선이, 공교롭게도 실(實)디바이스에서 Si의 이동도를 100 이하로, 벌크(bulk)의 값을 훨씬 밑돌게 하는 결과에 빠뜨리게 하고 있다.
이와 같이 종래의 Si-MOSFET에서는 이미 성능향상이 극히 곤란하게 되어 있다.
[발명의 개시]
이것 이상의 성능향상에는, 반도체 재료 그 자체의 개선으로 고속화를 도모할 필요성이 있다. 본질적으로 고속인 소위 화합물 반도체를 이용하는 것은 하나의 해답이지만, Si 집적회로의 제조기술과의 융합성의 점에서 매우 곤란하고, 또, 제조비용이 방대해지므로, 현실적인 해결책은 아니다.
본 발명의 하나의 목적은, Si 및 그것과 동족원소인 Ge, C 등의 조합을 이용하여, 저소비전력으로 고속의 전계효과 트랜지스터를 갖는 반도체장치를 제공하는데 있다.
본 발명의 일측면에 의하면, 전계효과 트랜지스터의 채널이 형성되는 채널형성층에 변형 인가 반도체층에 의해 변형을 인가시키고, 채널중의 캐리어의 이동도를 무변형의 채널 형성층 재료보다 크게 한다. 예컨대, 채널 형성층의 재료가 Si인 경우는, 변형 인가에 의해 Si 채널 형성층 면내의 격자정수를 무변형의 Si보다 크게 한다.
Si 혹은 Ge에 변형을 인가하면, 변형을 받지 않는 Si 혹은 Ge에 비해 캐리어의 이동도가 증대할 수 있는 것이 시사되어 있다(M.V.Fischetti and S.E.Laux : J.Appl.Phys. 80(4), 15 August 1996, pp.2234-2252). 이것은, 사파이어(sapphire)상에 Si를 퇴적하면, Si가 면내 변형을 받으므로써 이동도가 증가하는 현상과 기원이 같은 것으로, 오래전부터 알려져 있는 것이다. 본 발명의 일측면에서는, 이 현상을 응용하여 전계효과 트랜지스터 및 그것을 이용한 집적회로 등의 반도체장치를 제작한다.
본 발명의 다른 측면에 의하면, 채널형성층과 이 채널형성층의 양면에 인접하는 층과의 계면의 가전자대 정점의 에너지를 게이트 절연막측을 다른 쪽 보다 크게 한 p형 전계효과 트랜지스터를 갖는 반도체장치가 제공된다.
본 발명의 다른 측면에 의하면, 채널형성층과 이 채널형성층의 양면에 인접하는 층과의 계면의 전도대의 정점의 에너지를, 게이트 절연막측을 다른 쪽보다 작게 한 n형 전계효과 트랜지스터를 갖는 반도체장치가 제공된다.
본 발명의 다른 측면에 의하면, 전계효과 트랜지스터의 채널 중의 캐리어에 대한 에너지 장벽이, 채널에 대하여 게이트 절연막과는 반대측에 존재하는 구조로 하고, 또, 채널이 형성되는 채널형성층의 격자를 변형시켜, 채널중의 캐리어의 이동도를 무변형의 채널형성층의 재료보다 크게 한다.
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 전계효과 트랜지스터를 포함하는 반도체장치에 관한 것이다.
도 1은, 본 발명의 동작원리를 설명하기 위한 도면이며, SiO2게이트 절연막/변형 Si층/Si1-xGex변형 인가층이라는 적층구조의 밴드도이다.
도 2는, 도 1에 나타내는 구조의 게이트에 정(正)의 바이어스를 인가한 상태의 밴드도이다.
도 3은, 도 1에 나타내는 구조의 게이트에 부(負)의 바이어스를 인가한 상태의 밴드도이다.
도 4는, 도 1에 나타내는 구조의 Si1-xGex변형 인가층의 최상부에 급준n형 도핑을 시행한 상태의 밴드도이다.
도 5는, 도 1에 나타내는 구조에 기판 바이어스 전압을 인가한 상태의 밴드도이다.
도 6은, 본 발명의 동작원리를 설명히기 위한 다른 도면이며, SiO2게이트 절연막/변형 Si층/변형 Si1-yGey층/Si1-xGex변형 인가층이라는 적층구조의 밴드도이다.
도 7은, 본 발명의 실시예 1에 의한 상보형 전계효과 트랜지스터의 단면구조도이다.
도 8은, 본 발명의 실시예 2에 의한 상보형 전계효과 트랜지스터의 단면구조도이다.
도 9는, 본 발명의 실시예 3에 의한 상보형 전계효과 트랜지스터의 단면구조도이다.
도 10은, 본 발명의 실시예 4에 의한 상보형 전계효과 트랜지스터의 단면구조도이다.
도 11은, 본 발명의 실시예 5에 의한 상보형 전계효과 트랜지스터의 단면구조도이다.
도 12는, 본 발명의 실시예 6에 의한 상보형 전계효과 트랜지스터의 단면구조도이다.
도 13은, 본 발명의 실시예 7에 의한 상보형 전계효과 트랜지스터의 단면구조도이다.
도 14는, 본 발명의 실시예 8에 의한 SOI 기판의 단면도이다.
도 15는, 본 발명의 실시예 9에 의한 SOI 기판의 단면도이다.
도 16의 (a) ~ 도 16의 (d)는 본 발명의 실시예 10에 의한 SOI 기판의 제조공정 단면도이다.
(발명을 실시하기 위한 최선의 형태)
처음에 변형을 받은 Si를 채널로 하는 전계효과 트랜지스터의 밴드구조와 동작원리에 대하여 설명한다. Si에 변형을 주는 변형 인가층에는 Si1-xGex(0 < x < 1)를 이용하는 것이 적당하다. 도 1에 SiO2게이트 절연막(3)/변형 Si층(1)/Si1-xGex변형 인가층(2)이라는 적층구조의 밴드도를 나타낸다. 변형 Si층(1)의 밴드갭(band gap)(6)은 Si1-xGex변형 인가층(2)의 밴드갭(7)보다도 넓고, 게다가 가전자대(5), 전도대(4)와 함께 에너지가 내려가는 타입의 밴드 불연속을 나타낸다.
그런데, n형의 전계효과 트랜지스터의 경우, 게이트에 정(正)의 전압을 인가하면, 도 2와 같이 게이트 절연막(3)과 변형 Si층(1)의 계면부근에서 밴드가 구부러지고, 이 부분에 완성된 변형 Si층(1) 중의 전도대의 삼각우물(10)에 전자가 축적되어, 트랜지스터 동작을 행할 수 있다. 이것은 통상의 MOS형 전계효과 트랜지스터와 완전히 동일하다.
또, P형 전계효과 트랜지스터의 경우, 게이트에 부의 전압을 인가하면, 도 3과 같이 게이트 절연막(3)과 변형 Si층(1)의 계면부근에서 밴드가 구부러진다. 그런데, 이 부분에 완성된 Si층(1) 중 가전자대의 삼각우물(11)보다도, 변형 Si층(1)과 Si1-xGex변형 인가층(2)의 계면에 완성된 Si1-xGex변형 인가층(2) 중의 가전자대의 삼각우물(12)에 많은 정공이 축적되어 버린다. 그러나, 변형 Si층(1)에 비해 Si1-xGex변형 인가층(2) 내의 정공의 이동도는 현저히 작으므로, 통상의 MOS형 전계효과 트랜지스터와 비교하여 속도의 향상을 도모할 수 없다는 문제가 있다. 또, 상보형 전계효과 트랜지스터를 구성한 경우에, pn 양채널간의 밸런스를 취하기 어려워진다는 문제가 있다.
이러한 문제를 해결하기 위해서는, 삼각우물(12) 중 정공의 축적을 줄이면 되고, 그 방법으로서 이하에 나타내는 것이 있다. 첫번째 방법은, 소스ㆍ드레인의 접합깊이를 변형 Si층(1)의 두께 보다도 충분히 얕게 하므로써, Si1-xGex변형 인가층(2)으로의 정공의 유출을 방지한다. 구체적으로는, 변형 Si층(1)의 두께가 예컨대 70㎚일 때에 접합깊이를 40㎚ 정도로 하면 된다. 이것은, 채널길이 0.1미크론 이하의 단채널 디바이스에서 이용되는 값과 큰 차이 없는 값이므로, 충분히 실현 가능한 값이다.
두번째 방법은, Si1-xGex변형 인가층(2)의 변형 Si층(1)과의 계면부근에 바람직하게는 깊이 0.1 ~ 30㎚의 범위에서, 급준하게 n형 도핑을 행하는 방법이다. 이 방법에 의해, 도 4에 나타내는 바와 같이, Si1-xGex변형 인가층(2) 중의 가전자대의 삼각우물(12)의 정점(43)의 에너지레벨이 저하한다. 예컨대, 변형 Si층(1) 중 가전자대의 삼각우물(11)의 정점(42)의 에너지레벨 보다도 낮아진다. 그 결과, 삼각우물(12) 중의 정공의 축적이 감소한다. 이 방법은, 변형 Si층(1) 또는 변형 Si층(1)과 Si1-xGex변형 인가층(2)의 양쪽에 n형 도핑하므로써 실현할 수 있다. 이들의 경우도, 도핑깊이는 0.1 ~ 30㎚의 범위가 바람직하다.
세번째 방법은, Si1-xGex변형 인가층(2)측에 정의 전압이 인가되도록 기판 바이어스 전압을 제어하는 방법이다. 이 방법에 의해, 도 5에 나타내는 바와 같이, Si1-xGex변형 인가층(2)측이 내려간 오른쪽으로 내려가는 밴드구조가 되며, 변형 Si층(1) 중의 가전자대의 삼각우물(11) 정점(42)의 에너지 레벨보다도, Si1-xGex변형 인가층(2) 중의 가전자대의 삼각우물(12)의 정점(43)의 에너지레벨쪽이 낮아진다. 그 결과, 삼각우물(12) 중의 정공의 축적이 감소한다.
이상 기술한 바와 같이, 변형 Si 채널에서 변형 인가층으로의 정공의 유출을 방지하는 것이, p형 전계효과 트랜지스터 혹은 상보형 전계효과 트랜지스터의 실현에 불가결한 요인이다. 또한, 디바이스의 고속화와 저전압화를 도모하기 위해, 다음에 나타내는 바와 같은 구성을 취하는 것도 유효하다. 즉, p형 전계효과 트랜지스터의 경우는 드레인 영역, n형 전계효과 트랜지스터의 경우는 소스영역의 재료를 Si1-xGex변형 인가층과 동일한 모재(母材) 바람직하게는 동일 조성비로 한다. 이와 같이 하면, 변형 Si와 SiGe와의 밴드 불연속에 의해 소스ㆍ드레인 간의 전계의 분포가 변화하고, 보다 효과적으로 캐리어를 가속하는 것이 가능해진다. 이것에 의해, 재차 고속화를 도모할 수 있음과 동시에, 핀치오프(pinch-off) 전압의 저하에 의해 보다 저전압에서의 동작이 가능해진다.
이제까지, 전자ㆍ정공과 함께 변형 Si를 채널로 하는 트랜지스터에 대하여 기술하였지만, 정공에 대해서는 변형 Si1-yGey(0 < y ≤1)를 채널로 하여 이용하면, 고이동도화, 즉 고속화를 더 실현한다. 변형 인가층에 Si1-xGex를 이용한 경우, 그 위에 적층하는 Si에는 면내 인장변형이, Si1-yGey에는 면내 압축변형이 인가된다.
Si1-xGex변형 인가층(2)의 위에 변형 Si1-yGey층(25), 변형 Si층(1), 게이트 절연막(3)의 순서로 적층한 경우, 도 6에 나타내는 바와 같은 밴드도가 되고, 변형 Si층(1)과 게이트 절연막(3)의 계면부근의 변형 Si층(1) 중의 전도대의 삼각우물(10)에 전자가, 변형 Si층(1)과 변형 Si1-yGey층(25)의 계면부근의 변형 Si1-yGey층(25) 중의 가전자대의 삼각우물(20)에 정공이 축적된다. 변형 Si층(1)을 정공의 채널로 이용하는 경우와 달리, 정공의 변형 인가층(2)으로의 유출은 발생하기 어려워진다. 변형 Si층(1)과 변형 Si1-yGey층(25)의 적층순서는 어느쪽을 위로 해도 디바이스로서 동작시키는 것은 가능하다. 단, 변형 Si1-yGey층(25) 내의 정공의 이동도 쪽이 변형 Si층(1) 내의 전자의 이동도 보다도 높아지므로, 상보형 전계효과 트랜지스터를 구성했을 때의 상호 컨덕턴스 평형을 고려하면, 변형 Si1-yGey층(25)이 게이트 전극보다 멀어, 결국 변형 Si층(1)의 밑에 있는 구성쪽이 바람직하다.
또, 변형 Si층(1) 또은 변형 Si1-yGey층(25)과 게이트 절연막(3)의 사이에도 또 한층 SiGe층을 사이에 두어도 된다. 이 경우, 전자 혹은 정공은 이 SiGe층과의계면부근의 변형 Si층(1) 혹은 변형 Si1-yGey층(25)에 축적되므로, 게이트 절연막(3)의 계면준위나 산란의 영향을 받고 끝난다.
또, 변형 Si층과 변형 Si1-yGey층은 적층하지 않고, 선택성장법 등을 이용하여, p채널 영역에서는 변형 Si1-yGey층을, n채널 영역에서는 변형 Si층을 성장하도록 해도 된다.
변형 인가층에는, Si1-xGex를 이용하는 것이 바람직하다. Si와 Ge에서는 Ge의 격자정수가 대략 4% 정도 크다. Si1-xGex는 Ge 조성비(x)에 따라 격자정수가 내삽치를 취한다. 따라서, 적당한 x를 선택하면, 그 위에 적층하는 Si 혹은 Ge에 소망의 변형을 인가할 수 있다. 예컨대, x를 0.5로 하면, Si, Ge 각각 2%의 면내 인장변형과 면내 압축변형을 인가할 수 있다. x의 선택법에 의해, Si와 Si1-yGey의 변형의 크기를 적당히 제어할 수 있다. 즉, 변형 Si층의 면내의 격자정수를 무변형의 Si에 대하여 4% 미만의 범위에서 작게 할 수 있고, 변형 Si1-yGey층의 면내의 격자정수를 무변형의 Ge에 대하여 4% 미만의 범위로 작게 할 수 있다. 이것에 의해 전자와 정공의 이동도의 밸런스를 제어할 수 있으므로, 상보형 전계효과 트랜지스터의 상호 컨덕턴스의 밸런스를 취할 수 있다. 종래의 상보형 전계효과 트랜지스터에서는 소자의 치수를 변경하는 것만으로 조정하였지만, 본 방법에서는 설계의 자유도가 더 증가하여 고집적화에도 유리해진다.
변형의 제어는 Si1-xGex의 Ge 조성비(x)를 변화하는 이외에도, C를 추가하여(Si1-xGex)1-yCy의 조성비(y)를 변화시켜도 된다. C를 추가하는 방법으로서는, 변형 인가층의 성장시에 C를 첨가시켜도 되고, 변형 인가층을 성장한 후에 이온주입 등의 방법에 의해 추가해도 된다.
변형 인가층은 일정 조성의 Si1-xGex를 성장하는 방법, Si기판에서 성장방향을 향해 서서히 조성비(x)를 증가시켜 가는 방법, 이른바 그레이디드 버퍼(graded buffer)층으로 해도 된다. 또, Si기판상에 저온에서 결함밀도가 높은 Si층을 성장하거나, 수소, Si 혹은 Ge 등의 이온투입 등의 방법으로 결함층을 형성하고, 그런 후에 Si1-xGex를 성장하면, Si기판상에 직접 Si1-xGex를 성장했을 때에 비해 관통전이밀도를 줄일 수 있고, 다시 표면의 평탄성이 양호해지므로 바람직하다.
또, 기판 및 변형 인가층의 부분을 이른바 SOI(Silicon on insulator) 구조로 하면, 부유용량의 저감에 의해 고속화를 한층 도모할 수 있게 된다. SOI에는 접합식 SOI기판이나 SIMOX(Separation by Implanted Oxigen) 기판 등이 시판되고 있고, 이 기판상에 Si1-xGex변형 인가층을 성장하므로써 SOI의 특징이 발생한 변형Si(Si1-yGey(0 < y ≤1)) 전계효과 트랜지스터를 제조할 수 있다.
또, Si기판상에 우선 Si1-xGex변형 인가층을 성장하고, 그런 후에 산소이온을 투입시켜 열처리를 행하므로써, Si1-xGex변형 인가층 내지는 그 직하(直下)의 Si 중에 SiO2절연층을 매립하고, 그리고 나서 변형 Si층을 성장하는 방법, 혹은, Si기판상에 우선 Si1-xGex변형 인가층 및 변형 Si층을 성장하고, 그리고 나서 산소이온을 투입하여 열처리를 행하므로써, 변형 Si층 내부에 SiO2절연층을 매립하는 방법을 이용하는 것도 가능하다. 이들 방법을 이용하면, SOI 활성층의 두께를 얇게 할 수 있어 소자분리가 우수하고, pMOS, nMOS용의 웰층이 불필요해 진다. 또, 후자의 경우, 변형 Si층의 직하에 SiO2절연층이 있으므로, 상기한 바와 같은 pMOS에서의 정공의 변형 인가층으로의 유출의 문제가 발생하지 않는다.
혹은 또, Si기판상에 Si1-xGex변형 인가층을 성장하고, 다시 Si층을 성장한 후, 이 Si층의 일부 내지는 전부를 열산화한 기판을 준비한다. 혹은 Si층의 열산화 대신에 Si1-xGex변형 인가층상에 SiO2층을 기상성장법 등으로 성장해도 된다. 그리고, 이것과 별도로 준비한 지지기판과 SiO2를 서로 향하게 하여 접합시키고, 다시 Si1-xGex변형 인가층을 성장한 측의 Si기판을 연마하거나 혹은 수소이온의 투입이나 도중에 다공질 Si층을 삽입해 두는 등의 수법에 의해 절단을 행하여, Si1-xGex변형 인가층을 노출시키면, Si1-xGex변형 인가층부 접합 SOI기판을 제조할 수 있다. 이 방법에 의하면, Si1-xGex변형 인가층 중 Si기판에 가까운, 결함밀도가 높은 부분을 제거할 수 있으므로 결함밀도의 저감을 도모할 수 있고, 또 연마나 에칭 등을 행하면 표면평탄성의 확보도 용이해진다.
또, 이 방법에 의해, SOI 활성층의 두께를 얇게 할 수 있어 소자분리가 우수하며, pMOS, nMOS용의 웰층이 불필요해 진다.
상기 접합 SOI기판의 절단시에는, Si1-xGex변형 인가층을 반드시 남겨둘 필요는 없다. 즉, Si기판상에 Si1-xGex변형 인가층을 성장하고, 다시 변형 Si층을 성장하여, 그 일부를 열산화한 기판을 별도로 준비한 지지기판과 SiO2를 서로 향하게 하여 접합하고, 변형 Si층의 부분을 남겨 절단 혹은 연마를 행하여, SiO2층의 위에 변형 Si층이 실린 기판을 제조할 수 있다. 이 기판은, 외관상 종래의 접합 SOI기판과 전혀 다르지 않으며, 단지 SOI층에 변형이 가해져 있을 뿐이다. 따라서, 종래의 SOI기판과 완전히 동일하게 취급할 수 있으며, 소자분리가 우수하여, pMOS, nMOS용의 웰층이 불필요해 지고, 또, 변형의 효과에 의해 SOI 활성층의 유효질량이 가볍고, 전자ㆍ정공 이동도가 높아진다는 변형 Si의 특징을 갖추게 된다. 또, 변형 Si층의 직하에 SiO2절연층이 있으므로, 상기한 바와 같은 pMOS에서의 정공의 변형 인가층으로의 유출의 문제가 발생하지 않는다.
변형 Si층의 두께에는 일정한 제한이 있다. 왜냐하면, 변형의 크기에 따라 무전이로 성장할 수 있는 변형 Si층의 막두께의 상한이 존재하기 때문이다. 이것을 임계막두께라 부르고 있으며, Si1-xGex변형 인가층에 변형 Si층을 성장시킨 경우로 말하면, 예컨대 x = 0.2일 때 변형의 크기는 약 0.8%이고 임계막두께는 100㎚ 전후, x = 0.5일 때 변형의 크기는 약 2%이며 임계막두께는 10㎚ 전후가 된다. 단, 이 임계막두께의 크기는 변형 Si층의 성장조건에 의존하고 있고 일의적으로 결정할수 있는 것이 아니다. 또, SOI 기판과 변형 Si층을 조합한 경우와 같이 사이에 산화막층이 삽입되어 있는 구조인 경우도 상기의 제한과는 다르다. 그러나, 실용상 유의한 변형의 크기를 실현시키는 조성인 x가 0.2에서 0.8정도의 범위, 변형으로 하여 0.8에서 3.2% 정도의 범위로, 변형 Si층의 막두께가 1㎚에서 200㎚의 범위에 있는 것이 바람직하다. 1㎚ 미만에서는 전계효과 트랜지스터에서 채널을 형성하는 활성층의 두께로서 불충분하고, 200㎚보다 두꺼우면 전이의 발생이 시작되고, 전기특성으로의 악영향을 미치기 시작하기 때문이다.
이용하는 기판결정의 면방위의 선택과, 채널에서의 캐리어 주행방향의 관계의 선택은, 보다 고속의 동작을 시키는 경우에 필요한 요건이다.
기판면 방위로서 {100}면을 이용하는 것은, 종래의 많은 Si 반도체소자가 이 면방위를 이용하고 있으므로, 종래소자와의 결합, 동일 프로세스의 이용이라는 점에서 유리함과 동시에, 변형을 인가시켰을 때의 이동도도 크게 증대하여, 바람직한 결정방위이다. 이 경우 채널의 면내방향은 <110> 혹은 <001> 방향으로 하는 것이, 에피택셜(epitaxial) 성장이나 에칭 등의 프로세스의 제어성을 높인 결과 유리하다.
기판면 방위로서 {110}면을 이용하는 것도 가능하다. 이 경우, 채널의 방향으로서는 <110> 혹은 <001> 방향으로 하는 것이 변형을 인가하는 것에 의한 이동도 증대의 점에서 유리하다. 또, 전자의 채널로서는 <110> 방향을 이용하면 더 바람직하다. 단, nMOSFET와 pMOSFET의 밸런스를 고려한 경우에, 반드시 이 배치일 필요는 없다.
이상에 기술한 바와 같이, 채널을 형성하는 활성층에 변형을 가한 전계효과 트랜지스터 내지는 상보형 전계효과 트랜지스터 및 이것을 이용한 반도체장치는, 종래에 비해, 채널을 흐르는 캐리어의 유효질량이 가볍고, 따라서 이동도가 높아, 고속화를 도모할 수 있으며, 또, 소자의 고집적화, 고성능화를 도모할 수 있으므로 그 공업적 가치는 매우 높다.
이하, 실시예에 의해 본 발명을 상세하게 설명한다.
<실시예 1>
도 7은, 본 실시예에 관한 CMOSFET의 단면도이다. Si기판(13)을 세정한 후, 즉시 화학 기상성장장치에 도입하여, Si0.7Ge0.3변형 인가층(2)을 성장한다. Si기판(13)의 면방위는 {100}으로 한다. 막두께는 500㎚로 한다. 원료로는 Si2H6및 GeH4를 이용하고, 성장온도 700℃에서 성장한다. 여기서, 도전형 결정을 위한 도핑은 행하지 않는다. Si1-xGex변형 인가층(2)의 Ge 조성비(x)는 어떻게든 제어 가능하지만, 변형 Si층(1)에 인가하는 변형의 적정화를 위해서는, x에서 0.2 - 0.4로 하면 좋은 결과를 얻을 수 있다.
다음에, Si1-xGex변형 인가층(2)상에 화학 기상성장법에 의해 변형 Si층(1)을 형성한다. 여기서, 도전형 결정을 위한 도핑은 행하지 않는다. 막두께는 60㎚로 하였다. 이 층은 Si1-xGex변형 인가층(2)의 격자정수가 Si 보다 큰 것으로부터 면내 인장변형을 받고 있다. 이것에 의해, 이 중 캐리어(전자 및 정공) 이동도는, 무변형 Si 보다도 커진다. 또한, Si층 및 SiGe층의 성장은 화학 기상성장법에 한정하지 않는다.
다음에, 트랜치(trench) 분리법에 의해 소자분리 절연영역(19)을 형성하고, 변형 Si층(1)의 하부 및 Si1-xGex변형 인가층(2)에 걸쳐 웰 형성용 이온투입을 행한다. PMOS 영역의 하부에는 P 등의 Ⅴ족 원소를 주입하여 n형으로 하고, NMOS 영역의 하부에는 B 등의 Ⅲ족 원소를 주입하여 p형으로 한다. 다시, 변형 Si층(1)의 상부에, PMOS 영역에는 Ⅲ족 원소, NMOS 영역에는 Ⅴ족 원소를 주입하여 문턱치를 조정한다.
다음에, 변형 Si층(1)의 표면을 열산화하고, SiO2게이트 절연막(3)을 형성한다. 다시, 그 위에 폴리실리콘 게이트전극(16)을 형성한 후, 게이트 영역 이외를 에칭에 의해 제거한다. 다시, 셀프얼라인먼트(self-alignment)에 의해 소스 드레인 영역을 이온주입법으로 형성한다. 이때, B 등의 Ⅲ족 원소를 주입하면 p형 소스 드레인 영역(17)을 형성할 수 있고, P 등의 Ⅴ족 원소를 주입하면 n형 소스 드레인 영역(18)을 형성할 수 있으므로 PMOS, NMOS와 함께 동일 웨이퍼상에 제작할 수 있다. 이때, Si1-xGex변형 인가층(2)으로의 누설전류를 감소하기 위해, 이온주입 깊이는 변형 Si층(1)의 두께의 반 이하의 30㎚로 하였다. 마지막으로, 층간절연막(도시하지 않음)을 형성하고, 콘택트홀을 열어, Al 등의 금속막을 증착하여 패터닝하고, 금속배선을 형성하여 전계효과 트랜지스터를 완성한다. 이 트랜지스터는, 동일치수로 Si기판상에 직접 제작한 무변형 Si의 전계효과 트랜지스터에 비해, 상호 컨덕턴스가 대략 3배, 차단 주파수도 2.4배가 되었다.
<실시예 2>
도 8은, 본 실시예에 관한 CMOSFET의 단면도이다. 본 실시예는, 실시예 1에서의 소스 드레인 영역(17, 18)의 깊이 30㎚를 통상의 경우의 50㎚로 깊게 하는 대신에, Si1-xGex변형 인가층(2)의 형성에 있어서, 그 상부 30㎚의 범위에서, P도핑가스를 혼합하여, 1018마다 입법 센티미터의 고농도로, 급준하게 n형 도핑을 행한 것이다. 그때, pMOS 영역에만 도핑을 행하기 위해, nMOS 영역을 산화막으로 피복해 두고 도핑 후에 이것을 제거한다.
단, 급준 도핑을 행한 pMOS 영역에는 웰 형성용 이온투입은 행하지 않는다.
본 실시예에 있어서도, 상호 컨덕턴스 및 차단 주파수에 대하여 실시예 1과 동등한 효과를 얻을 수 있다.
<실시예 3>
도 9는, 본 실시예에 관한 CMOSFET의 단면도이다. 본 실시예는, 실시예 2에서의 급준 도핑 대신에, pMOS의 웰 영역에 정의 바이어스를 인가한 것이다.
구체적으로는, 소자영역 외부에서, pMOS의 Si1-xGex변형 인가층(2)까지 콘택트홀을 열고, 그곳에 오믹(ohmic)전극을 형성하여, 바이어스 인가전극(22)으로 한다.
바이어스 인가전극(22)에 +1V의 전압을 인가하므로써, 바이어스를 인가하지 않는 경우와 비교하여, 펀치스루(punch-through) 전류를 5% 이하로 저감시킬 수 있었다.
또한, 실시예 1 내지 3의 방법은, 동시에 적용할 수 있는 방법이며, 2종류 혹은 3종류를 조합시킬 수 있다.
<실시예 4>
도 10은, 본 실시에에 관한 CMOSFET의 단면도이다. 본 실시예는, 실시예 1에서의 변형 Si층(1)의 p형 MOSFET의 드레인 영역(15), n형 MOSFET의 소스영역(14)을 선택적으로 에칭하고, 그 부분을 Si1-xGex층(23)을 선택 성장하여 원상태로 메우는 것이다. 또한, 이 부분의 표면층 5㎚는 Si로 하고, 이후의 프로세스에 의한 Si1-xGex층(23)의 손상을 방지한다.
본 실시예의 트랜지스터는, 종래형 MOSFET에서 잘 이용되는 동작전압 3V에 비해, 이것을 저감할 수 있다.
<실시예 5>
도 11은, 본 실시예에 관한 CMOSFET의 단면도이다. 본 실시예의 특징은, 변형 Gey층을 PMOS의 채널로서 이용한 것에 있다.
Si기판(13)에 미리 수소이온 투입에 의해 표면에서 100㎚의 영역에 결쳐 높은 결함밀도층을 형성한다. 이 기판을 세정한 후, 즉시 화학 기상성장장치에 도입하고, x를 0.3에서 성장방향을 향해 0.5까지 변화시킨 Si1-xGex로 이루어지는 변형 인가층의 하층(2)을 성장한다. 막두께는 300㎚로 한다. 원료에는 Si2H6및 GeH4를 이용하여, 성장온도 700℃에서 성장한다.
다시 Si0.5Ge0.5로 이루어지는 변형 인가층의 상층(24)을 막두께 30㎚, 변형 Ge층(25)을 막두께 10㎚, 변형 Si층(1)을 막두께 13㎚로 순서와 동일하게 적층 형성한다. 또한, Si, Ge 및 SiGe층의 성장은 화학 기상성장법에 한정하지 않고, 상기 조성의 결정성장이 가능한 방법이면 된다. 변형 Ge층(25)은 면내 압축응력을 받고, 변형 Si층(1)은 면내 인장응력을 받는다. 이것에 의해, 변형 Ge층(25)의 정공, 변형 Si층(1)의 전자와 함께 통상의 Si에 비해 유효질량이 저감되어, 이동도가 상승한다.
다음에, 실시예 1과 동일한 방법으로, 소자분리 절연영역(19)형성, 변형 인가층의 상층인 Si0.5Ge0.5층(24) 및 하층인 Si1-xGex층(2)에 걸친 웰 형성용 이온투입 및 변형 Si층(1)의 상부 및 변형 Ge층(25)의 상부에 문턱치 조정용 저농도 이온투입을 행한다. 이어서, SiO2게이트 산화막(3)을 형성, 게이트 전극(16)의 형성, 소스 드레인 영역(17, 18)의 형성을 행한다. 소스 드레인 영역(17, 18)의 이온주입 깊이는 nMOS에 대해서는 변형 Si층(1)의 두께와 같은 정도의 10㎚로 하고, pMOS에 대해서는 변형 Ge층(25)에 도달하는 20㎚로 하였다. 마지막으로, 층간 절연막의 형성, 콘택트홀을 열고, 금속배선의 형성을 행하여 CMOSFET를 완성한다.
본 실시예에서는 x = 0.5의 Si0.5Ge0.5층(24)을 변형 인가층의 상층으로 하여 성장하고 있으므로, 변형 Si층(1) 및 변형 Ge층(25)에 공급하는 변형 인가량이 크다.
본 실시예에서는, 채널에 변형 Gey층을 이용하였지만, Si를 혼합한 변형 Si1-yGey층 (0 < y < 1)을 이용하는 것도 가능하다. 이 경우, 조성비(y)는 Si1-xGex변형 인가층의 조성비(x)보다 크게 한다.
<실시예 6>
도 12는, 본 실시예에 관한 CMOSFET의 단면도이다. 본 실시예, 실시예 5에서의 변형 Si층(1)상에 Si0.5Ge0.5장벽층(30)을 2㎚ 형성한 것이다.
이와 같이, Si0.5Ge0.5장벽층(30)을 변형 Si층(1)과 게이트 절연막(3)의 사이에 설치하고 있으므로, 전자는 변형 Si층(1)과 게이트 절연막(3) 계면의 산란을 받지 않고, Si0.5Ge0.5장벽층(30)과 변형 Si층(1)의 계면 부근의 변형 Si층(1) 중에 축적된다.
또, 본 실시예에서는 변형 Ge층(25)의 상부에 변형 Si층(1)을 적층하였지만, 이 순서는 역으로 해도 관계없다. 소스ㆍ드레인영역(17, 18)의 이온주입 깊이는 nMOS에 대해서는 변형 Si층(1)의 두께와 같은 정도의 12㎚로 하고, pMOS에 대해서는 변형 Ge층(25)에 도달하는 22㎚로 한다.
<실시예 7>
도 13은, 본 실시예에 관한 CMOSFET의 단면도이다. 본 실시예는, 실시예 5에서의 변형 Si층(1)과 변형 Ge층(25)을 적층하지 않고 병렬로 배치한 것이다.
구체적으로는, Si0.5Ge0.5변형 인가층(24)상에 pMOS 영역에는 변형 Ge층(25)을 10㎚, nMOS 영역에는 변형 Si층(1)을 12㎚ 선택 성장시킨다. 변형 Ge층(25)은 면내 압축응력을 받아, 변형 Si층(1)은 면내 인장응력을 받고 있다. 이것에 의해, 변형 Ge층(25)의 정공, 변형 Si층(1)의 전자와 함께 통상의 Si에 비해 유효질량이 저감되어, 이동도가 상승한다.
<실시예 8>
도 14는, 본 실시예에 관한 SOI 기판의 단면도이다. 표면에 100㎚ 두께의 높은 결함밀도 에피택셜층을 형성한 Si기판(13)을 세정한 후, 즉시 화학 기상성장장치에 도입하고, Si1-xGex변형 인가층(2)을 성장한다. 막두께는 150㎚로 한다. 원료에는 Si2H6및 GeH4를 이용하고, 성장온도 700℃에서 성장한다. Si1-xGex변형 인가층(2)의 Ge 조성비(x)는 어떻게든 제어 가능하지만, 뒤에서 형성하는 변형 Si층(1)에 인가하는 변형의 적정화를 위해서는, x를 0.2 - 0.4로 하면 좋은 결과를 얻을 수 있다. 본 실시에에서는 0.3으로 한다. 또한, Si 및 SiGe층의 성장은 화학 기상성장법에 한정하지 않고, 상기 조성의 결정성장이 가능한 방법이면 된다.
다음에 산소이온을 가속전압 180KeV, 도우시즈(dosage)량 4×1017/㎠의 조건에서 Si1-xGex변형 인가층(2)의 위에서 주입하고, 1350℃에서 8시간 어닐을 행한다. 이것에 의해, Si1-xGex변형 인가층(2)의 직하에 SiO2절연층(26)이 형성된다. SiO2절연층(26)의 두께는 대략 100㎚이며, 절연내압 50V 이상이 확보된다. 어닐처리에 의해, Si1-xGex변형 인가층(2)은 결함밀도가 극히 낮고, 평탄하며 또, 변형 완화가충분히 이루어진다. 또한, 이 상부에 두께 60㎚의 변형 Si층(1)을 화학 기상성장법으로 형성한다.
이후, 발명의 실시예 1 등과 동일한 프로세스를 이용하여, CMOSFET를 제조할 수 있다. 또한, 본 기판을 이용하므로써 웰층의 이온주입이 불필요해 진다.
또, 부유용량이 대폭으로 저감되므로, 실장레벨에서의 동작속도를 통상의 Si기판 사용시에 비해 40% 정도 높일 수 있다.
<실시예 9>
도 15는 SOI 기판의 다른 실시예의 단면도이다. 실시예 8과 동일한 방법으로 Si1-xGex변형 인가층(2)까지 형성한 후, Si1-xGex변형 인가층(2)상에 두께 120㎚의 변형 Si층(1)을 화학 기상성장법으로 형성한다. 다음에, 산소이온을 가속전압 50KeV, 도우시즈량 2×1017/㎠의 조건에서 변형 Si층(1)의 위에서 주입하고, 1300℃에서 8시간 어닐을 행한다. 이것에 의해, 변형 Si층(1)의 내부에 SiO2절연층(26)이 형성된다. SiO2절연층(26)의 두께는 대략 30㎚로 된다.
본 실시예에서는, 웰층의 이온주입이 불필요해지는 이외에, pMOS에서의 정공의 SiGe 변형 인가층으로의 유출이 발생하기 어려우므로, 도핑이나 바이어스 인가 등에 의한 정공의 유출방지책을 특히 이용할 필요는 없다.
<실시예 10>
도 16의 (a) ~ 도 16의 (d)는, 본 실시예에 관한 SOI 기판의 제조공정 단면도이다. 우선, 도 16의 (a)에 나타내는 바와 같이, 표면에 100㎚ 두께의 높은 결함밀도 에피택셜층을 형성한 Si기판(13)을 세정한 후, 즉시 화학 기상성장장치에 도입하고, Si1-xGex변형 인가층(2)을 성장한다. 막두께는 300㎚로 한다. 원료에는 Si2H6및 GeH4를 이용하고, 성장온도 700℃에서 성장한다. Si1-xGex변형 인가층(2)의 Ge 조성비(x)는 어떻게든 제어 가능하지만, 변형 Si층(1)에 인가하는 변형의 적정화를 위해서는 x를 0.2 - 0.4로 하면 좋은 결과를 얻을 수 있다. 본 실시예에서는 0.3으로 한다. 또한, Si 및 SiGe층의 성장은 화학 기상성장법에 한정하지 않고, 상기 조성의 결정성장이 가능한 방법이면 된다. 또 Si 기판(13) 대신에 Ge기판 혹은 SiGe 혼정기판을 이용해도 된다. Ge의 혼정비(x)가 큰 경우, Ge기판이나 Ge 혼정비가 큰 SiGe 기판을 이용하는 편이, Si1-xGex변형 인가층(2)의 성장이 용이하거나 혹은 불필요해 진다.
다음에 변형 Si층(1)을 성장하여, 표면을 열산화하고, 이어서 절단위치(28)의 깊이에 수소이온을 주입하여, 이 위치에 손상층을 형성한다. 이렇게 하여 도 16의 (a)에 나타내는 상태가 된다. 절단위치(28)는 Si1-xGex변형 인가층(2)의 내부로 해도 되고, 변형 Si층(1)의 내부로 해도 된다.
또한 표면에 산화막과 별도로 준비한 지지기판(29)을 접합위치(27)에서 접합하여, 도 16의 (b)와 같은 상태가 된다. 이어서 500℃에서 어닐하면 절단위치(28)에서 절단되고, 절단위치(28)가 Si1-xGex변형 인가층(2) 내부의 경우는 도 16의 (c)와 같은 상태가 되고, 변형 Si층(1) 내부의 경우는 도 16의 (d)와 같은 상태가 된다. 도 16의 (c)에 나타내는 경우는, 다시 표면에 60㎚의 변형 Si층(1)을 에피택셜(epitaxial) 성장시킨다.
이후, 발명의 실시예 1 등과 동일한 프로세스를 이용하여, CMOSFET를 제조할 수 있다. 또한, 본 기판을 이용하므로써 웰층의 이온주입이 불필요해진다. 또한, 도 16의 (d) 구조의 경우에는 pMOS에서의 정공의 SiGe 변형 인가층으로의 유출이 일어나지 않으므로, 도핑이나 바이어스 인가 등에 의한 정공의 유출 방지책이 불필요해 진다.
또, 부유용량이 대폭으로 저감되므로, 실장레벨에서의 동작속도를 통상의 Si 기판사용시에 비해 40% 정도 높일 수 있다.
<실시예 11>
실시예 1에서 나타낸 방법으로, {100}면의 Si기판(13)을 이용하여 상보형 전계효과 트랜지스터를 Si1-xGex변형 인가층(2)의 Ge 조성비(x)를 여러 가지로 변경하여 제작하고, 소자의 상호 컨덕턴스로부터 변형 Si 채널 중의 <001>방향의 전자 및 정공의 이동도를 견적하면, 표 1에 나타내는 바와 같이 혼정비가 0.2 정도여도 이동도의 증가가 매우 크다. 단위는 변형이 %(정의 값이 인장변형), 이동도가 ㎠/Vs이다.
Ge 조성비(x) 변형 전자 이동도 정공 이동도
0 0 1300 400
0.1 0.4 2600 850
0.2 0.8 3300 2000
0.3 1.2 3550 3100
0.4 1.6 3500 4500
0.5 2.0 3450 5200
0.6 2.4 3400 6100
실시예 7에서 나타낸 방법으로, {100}면의 Si 기판(13)을 이용하여 pMOSFET를 Si1-xGex변형 인가층(2)의 Ge 조성비(x)를 여러 가지로 변경하여 제작하고, 소자의 상호 컨덕턴스에서 변형 Ge 채널 중의 <001> 방향의 정공의 이동도를 견적하면, 표 2에 나타내는 바와 같이 면내 압축변형을 받는데 따라 이동도가 비약적으로 커진다. 단위는, 변형이 %(정의 값이 인장변형), 이동도가 ㎠/Vs이다.
Ge 조성비(x) 변형 정공 이동도
1.0 0 1900
0.9 -0.4 2800
0.8 -0.8 4100
0.7 -1.2 7000
0.6 -1.6 9000
0.5 -2.0 12000
0.4 -2.4 13500
실시예 1에서 나타낸 방법으로, {110}면의 Si기판(13)을 이용하여 상보형 전계효과 트랜지스터를 제작하고, 소자의 상호 컨덕턴스에서 변형 Si 채널 중의 <001> 방향, <110> 방향의 전자 및 정공의 이동도를 견적하면, 표 3에 나타내는 바와 같이 전자 이동도는 <110> 방향 쪽이 커진다. 단위는, 변형이 % (정의 값이 인장변형), 이동도가 ㎠/Vs이다.
Ge 조성비(x) 변형 방위 전자 이동도 정공 이동도
0.2 0.8 <001> 900 1800
0.2 0.8 <110> 3100 1800
0.3 1.2 <001> 900 2700
0.3 1.2 <110> 3300 2700
본 발명에 의하면 고속이며 저소비전력의 상보형 전계효과 트랜지스터 및 이것을 내장하는 반도체장치를 실현할 수 있다.

Claims (37)

  1. 전계효과 트랜지스터의 채널이 형성되는 채널 형성층과, 그 채널 형성층의 격자에 변형을 인가시키는 변형 인가 반도체층을 가지며, 상기 채널 중의 캐리어의 이동도는 무변형의 상기 채널 형성층의 재료보다 큰 반도체장치에 있어서, 상기 반도체장치는 상보형 전계효과 트랜지스터를 가지고 있고, 상기 전계효과 트랜지스터는 그 상보형 전계효과 트랜지스터의 구성요소이며, 상기 상보형 전계효과 트랜지스터를 구성하는 p형 및 n형의 상기 전계효과 트랜지스터의 상기 채널 형성층은, Si로 이루어지고, 그 Si 채널 형성층의 면내의 격자 정수는 무변형의 Si 보다 큰 것으로서, 상기 변형 인가 반도체층의 다른 영역상에 형성되어 있으며, 상기 전계효과 트랜지스터의 소스 ㆍ드레인 영역의 한쪽은 상기 Si 반도체층과 접한 SiGe층에 형성되어 있는 반도체장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 전계효과 트랜지스터의 소스ㆍ드레인 영역은 상기 채널 형성층에 형성되어 있는 반도체장치.
  4. 삭제
  5. 제 3항에 있어서,
    상기 전계효과 트랜지스터의 소스ㆍ드레인 영역의 접합 깊이는, 상기 Si 채널 형성층의 두께 보다도 작은 반도체장치.
  6. 제 1항에 있어서,
    상기 전계효과 트랜지스터는 p형이며, 상기 변형 인가 반도체층과 상기 채널 형성층과의 계면 부근의 상기 변형 인가 반도체층 및 상기 채널 형성층의 적어도 한쪽에는 상기 변형 인가 반도체층 및 상기 채널 형성층에 대하여 n형을 나타내는 불순물이 도입되어 있는 반도체장치.
  7. 제 6항에 있어서,
    상기 불순물의 도입은 상기 변형 인가 반도체층 및 상기 채널 형성층의 두께방향으로 0.1㎚에서 30㎚의 범위로 되어 있는 반도체장치.
  8. 제 1항, 제 3항, 제5항 내지 제 7항 중 어느 한 항에 있어서,
    상기 전계효과 트랜지스터는 p형이며, 상기 변형 인가 반도체층은 바이어스 인가 전극을 가지고 있는 반도체장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. p형 전계효과 트랜지스터의 채널이 형성되는 Si1-yGey(0 < y ≤1)로 이루어지는 채널 형성층과, 그 채널 형성층에 변형을 인가시키는 Si1-xGex(0 < x < 1)로 이루어지는 변형 인가 반도체층을 가지고 있고, 상기 조성비(y)는 상기 조성비(x) 보다 크고, 상기 변형 인가 반도체층은 상기 채널 형성층에 대하여 게이트 절연막과는 반대측에 형성되어 있으며, 상기 채널 형성층과 상기 게이트 절연막은 접해 있고, 또 상기 채널 중의 캐리어인 정공에 대하여 에너지 장벽을 구성하고 있는 반도체장치.
  17. 제 16항에 있어서,
    상기 Si 채널 형성층 및 상기 Si1-yGey채널 형성층의 두께는 각각 1㎚ 이상 200㎚ 이하의 범위에 있는 반도체장치.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 전계효과 트랜지스터의 채널이 형성되는 채널 형성층과, 그 채널 형성층의 격자에 변형을 인가시키는 변형 인가 반도체층을 가지며, 상기 채널 중의 캐리어의 이동도는 무변형의 상기 채널 형성층의 재료보다 큰 반도체장치에 있어서, 상기 반도체 장치는 상보형 전계효과 트랜지스터를 가지고 있고, 상기 전계효과 트랜지스터는 그 상보형 전계효과 트랜지스터의 구성요소이며, 상기 상보형 전계효과 트랜지스터를 구성하는 p형 및 n형의 상기 전계효과 트랜지스터의 상기 채널 형성층은 상기 변형 인가 반도체층의 다른 영역상에 형성되어 있고, 상기 변형 인가 반도체층으로서의 Si1-xGex층 및 채널 형성층으로서의 면내 격자정수가 무변형의 Si에 비해 4% 미만 큰 Si층의 면방위가 {100}인 반도체장치.
  22. 전계효과 트랜지스터의 채널이 형성되는 채널 형성층과, 그 채널 형성층의 격자에 변형을 인가시키는 변형 인가 반도체층을 가지며, 상기 채널 중의 캐리어의 이동도는 무변형의 상기 채널 형성층의 재료보다 큰 반도체장치에 있어서, 상기 반도체 장치는 상보형 전계효과 트랜지스터를 가지고 있고, 상기 전계효과 트랜지스터는 그 상보형 전계효과 트랜지스터의 구성요소이며, 상기 상보형 전계효과 트랜지스터를 구성하는 p형 및 n형의 상기 전계효과 트랜지스터의 상기 채널 형성층은 상기 변형 인가 반도체층의 다른 영역상에 형성되어 있고, 상기 변형 인가 반도체층으로서의 Si1-xGex층 및 채널 형성층으로서의 면내 격자정수가 무변형의 Si에 비해 4% 미만 큰 Si층의 면방위는 {110}이며, 그 {110}과 직교하는 면내의 <110> 방향 또는 <001> 방향에 상기 채널이 형성되어 있는 반도체장치.
  23. 제 22항에 있어서,
    상기 채널의 방향은, n형의 전계효과 트랜지스터의 경우 상기 <110> 방향이며, p형의 전계효과 트랜지스터의 경우 상기 <110> 방향 또는 상기 <001> 방향인 반도체장치.
  24. Si 단결정상에 Si1-xGex층 (0 < x < 1), 두께가 1㎚ 이상 100㎚ 이하의 제1의 Si층, SiO2절연층 및 두께가 1㎚ 이상 100㎚ 이하의 제2의 Si층이 이 순서로 적층되어 있는 반도체기판.
  25. 삭제
  26. 지지기판상에 절연층 및 Si층이 이 순서로 접하여 적층되어 있고, 또 상기 Si층 면내의 격자정수는 무변형의 Si에 비해 4% 미만 큰 반도체기판.
  27. 제 24항에 있어서,
    상기 Si1-xGex층 및 상기 Si층의 면방위는 {100}인 반도체기판.
  28. 제 24항에 있어서,
    상기 Si1-xGex층 및 상기 Si층의 면방위는 {110}인 반도체기판.
  29. 전계효과 트랜지스터의 채널이 형성되는 채널 형성층과, 그 채널 형성층의 격자에 변형을 인가시키는 변형 인가 반도체층을 가지며, 상기 채널 중의 캐리어의 이동도는 무변형의 상기 채널 형성층의 재료보다 큰 반도체장치에 있어서, 상기 채널 형성층은 Si로 이루어지며, 그 Si 채널 형성층의 면내의 격자정수는 무변형의 Si보다 크고, 상기 전계효과 트랜지스터의 소스ㆍ드레인 영역의 한쪽은 상기 Si 반도체층과 접한 SiGe층에 형성되어 있는 반도체장치.
  30. 전계효과 트랜지스터의 채널이 형성되는 채널 형성층과, 그 채널 형성층의 격자에 변형을 인가시키는 변형 인가 반도체층을 가지며, 상기 채널 중의 캐리어의 이동도는 무변형의 상기 채널 형성층의 재료보다 큰 반도체장치에 있어서, 상기 전계효과 트랜지스터는 p형이며, 상기 변형 인가 반도체층과 상기 채널 형성층과의 계면부근의 상기 변형 인가 반도체층 및 상기 채널 형성층에는 상기 변형 인가 반도체층 및 상기 채널 형성층에 대하여 n형을 나타내는 불순물이 도입되어 있는 반도체장치.
  31. 제 1항에 있어서,
    상기 변형 인가 반도체층은 Si1-xGex(0 < x < 1)로 이루어지는 반도체장치.
  32. 전계효과 트랜지스터의 채널이 형성되는 채널 형성층과, 상기 채널 형성층의 격자에 변형을 인가시키는 변형 인가 반도체층을 가지며, 그 채널 중의 캐리어의 이동도는 무변형의 상기 채널 형성층의 재료보다 큰 반도체장치에 있어서, 상기 채널 형성층은 Si로 이루어지며, 그 Si 채널 형성층 면내의 격자정수는 무변형의 Si보다 크고, 상기 전계효과 트랜지스터의 소스ㆍ드레인 영역의 한쪽은 상기 Si 반도체층과 접한 SiGe층에 형성되어 있고, 상기 반도체장치는 상보형 전계효과 트랜지스터를 가지고 있으며, 상기 전계효과 트랜지스터는 상기 상보형 전계효과 트랜지스터의 구성요소이고, 상기 상보형 전계효과 트랜지스터를 구성하는 p형 및 n형의 상기 전계효과 트랜지스터의 상기 채널 형성층은 상기 변형 인가 반도체층상에 적층되어 있는 반도체장치.
  33. 삭제
  34. 삭제
  35. 지지기판상에 절연층 및 Si층이 이 순서로 접하여 적층되어 있고, 상기 Si층은 전계효과 트랜지스터의 채널 형성층이며, 또 상기 Si층의 면내의 격자정수는 무변형의 Si에 비해 4% 미만 큰 반도체장치.
  36. 지지기판상에 절연층, Si층 및 Si1-xGex층 (0 < x < 1)이 이 순서로 적층되어 있는 반도체기판에 있어서, 상기 Si1-xGex층 및 상기 Si층의 면방위는 {100}인 반도체기판.
  37. 지지기판상에 절연층, Si층 및 Si1-xGex층 (0 < x < 1)이 이 순서로 적층되어 있는 반도체기판에 있어서, 상기 Si1-xGex층 및 상기 Si층의 면방위는 {110}인 반도체기판.
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