CN103377941B - Pmos晶体管及形成方法 - Google Patents

Abstract

一种PMOS晶体管及形成方法，所述PMOS晶体管的形成方法包括：提供半导体衬底，在所述半导体衬底表面形成碳化硅层；在所述碳化硅层表面形成应变硅层；在所述应变硅层表面形成栅极结构；在所述栅极结构两侧的碳化硅层内形成锗硅源/漏区。由于本发明实施例的PMOS晶体管的沟道区位于所述碳化硅层和应变硅层内，所述碳化硅层的晶格常数较小，所述碳化硅层会使得应变硅层内部产生压缩应力，且所述源/漏区为锗硅源/漏区，所述锗硅源/漏区也可以使得所述沟道区产生压缩应力，从而可以提高PMOS晶体管沟道区中的空穴的迁移率，提高PMOS晶体管的电学性能。

Description

PMOS晶体管及形成方法

技术领域

本发明涉及半导体领域，特别涉及一种PMOS晶体管及形成方法。

背景技术

众所周知，应力可以改变半导体材料的能隙和载流子迁移率。随着半导体材料压阻效应（Piezoresistance Effect）的深入研究，业界逐渐认识到，可以利用应力增加MOS器件的载流子迁移率，即应变硅技术（Strained Silicon）。

公开号为US2007/0196992A1的美国专利文献公开了一种具有锗硅和碳化硅源/漏区的应变硅CMOS晶体管，请参考图1，包括：半导体衬底10，所述半导体衬底10包括待形成NMOS晶体管的区域A和待形成PMOS晶体管的区域B，利用浅沟槽隔离结构15将相邻的区域A和区域B隔开；位于所述半导体衬底区域A表面的栅极结构20，所述栅极结构20包括位于所述半导体衬底区域A表面的栅氧化层21、位于所述栅氧化层21表面的栅电极22、位于所述栅氧化层21和栅电极22侧壁表面的侧墙23，位于所述栅极结构20两侧的半导体衬底10内的源/漏区25；位于所述半导体衬底区域B表面的栅极结构30，所述栅极结构30包括位于所述半导体衬底区域B表面的栅氧化层31、位于所述栅氧化层31表面的栅电极32、位于所述栅氧化层31和栅电极32侧壁表面的侧墙33，位于所述栅极结构30两侧的半导体衬底10内的源/漏区35；其中所述半导体衬底区域A的源/漏区的材料为原位形成的碳化硅（SiC），所述半导体衬底区域B的源/漏区的材料为原位形成的锗硅（SiGe）。

对于NMOS晶体管而言，填充所述源/漏区25的材料是碳化硅，其晶格常数小于半导体衬底的晶格常数，对所述源/漏区25之间的沟道区产生拉伸应力（Tensile Stress），提高电子的迁移率。

对于PMOS晶体管而言，填充所述源/漏区35的材料是锗硅，其晶格常数大于半导体衬底的晶格常数，对所述源/漏区35之间的沟道区产生压缩应力（Tensile Stress），提高了空穴的迁移率。

然而现有技术中晶体管的锗硅源/漏区、碳化硅源/漏区对栅极结构下方的沟道区产生的应力有限，载流子的迁移率的提高较小，晶体管的性能提高有限，因此业界需要能产生更大应力的MOS器件。

发明内容

本发明解决的问题是提供一种PMOS晶体管及形成方法，可以有效地提高栅极结构下方的沟道区产生的应力。

为解决上述问题，本发明技术方案首先提供了一种PMOS晶体管的形成方法，包括：

提供半导体衬底，在所述半导体衬底表面形成碳化硅层；

在所述碳化硅层表面形成应变硅层；

在所述应变硅层表面形成栅极结构；

在所述栅极结构两侧的碳化硅层内形成锗硅源/漏区。

可选的，所述碳化硅层的厚度大于或等于所述锗硅源/漏区的厚度。

可选的，所述碳化硅层的厚度范围为50nm~2μm。

可选的，所述碳化硅层中碳的摩尔百分比含量为3%~10%。

可选的，所述锗硅源/漏区的厚度范围为50nm~100nm。

可选的，所述锗硅源/漏区中锗的摩尔百分比含量为20%~50%。

可选的，所述应变硅层的厚度范围为20nm~100nm。

可选的，形成所述碳化硅层的工艺为选择性外延工艺。

可选的，形成所述碳化硅层的工艺包括：在半导体衬底表面形成掩膜层；以所述掩膜层为掩膜，对所述半导体衬底进行刻蚀，形成第一开口；在所述第一开口内填充满碳化硅，形成碳化硅层。

可选的，形成所述碳化硅层的工艺包括：提供半导体衬底和碳化硅衬底，对所述碳化硅衬底的表面进行离子注入；将所述半导体衬底表面和碳化硅衬底的表面相对放置并粘合；对所述碳化硅衬底、半导体衬底进行退火处理，使得所述碳化硅衬底开裂为两个部分，其中一个部分与半导体衬底相粘结，在所述半导体衬底表面形成碳化硅层。

可选的，所述半导体衬底为硅衬底或绝缘体上硅衬底。

可选的，形成所述碳化硅层的工艺包括：对所述半导体衬底进行碳离子注入，所述半导体衬底靠近表面的部分形成碳化硅层。

可选的，所述应变硅层的形成工艺为外延工艺或化学气相沉积工艺。

可选的，所述锗硅源/漏区的形成工艺包括：在所述应变硅层表面形成栅介质层和栅电极的堆叠结构；以所述堆叠结构为掩膜，对所述应变硅层进行轻掺杂离子注入；在所述堆叠结构的侧壁表面形成侧墙；在所述侧墙两侧的碳化硅层内形成锗硅层；对所述锗硅层进行重掺杂离子注入，形成锗硅源/漏区。

可选的，形成所述锗硅层的工艺包括：以所述侧墙和堆叠结构为掩膜，对所述侧墙两侧的应变硅层、碳化硅层进行刻蚀，形成第二开口；在所述第二开口内填充满锗硅，形成锗硅层。

可选的，所述应变硅层的厚度与轻掺杂离子注入的深度相对应。

本发明技术方案还提供了一种PMOS晶体管，包括：

半导体衬底，位于所述半导体衬底表面的碳化硅层；

位于所述碳化硅层上的栅极结构；

位于所述栅极结构两侧的碳化硅层内的锗硅源/漏区。

可选的，还包括：位于所述碳化硅层和栅极结构之间的应变硅层。

可选的，所述应变硅层的厚度范围为20nm~100nm。

可选的，所述锗硅源/漏区包括轻掺杂区和重掺杂区，所述轻掺杂区的厚度与所述应变硅层的厚度相对应。

可选的，所述碳化硅层的厚度大于或等于所述锗硅源/漏区的厚度。

可选的，所述碳化硅层的厚度范围为50nm~2μm。

可选的，所述碳化硅层中碳的摩尔百分比含量为3%~10%。

可选的，所述锗硅源/漏区的厚度范围为50nm~100nm。

可选的，所述锗硅源/漏区中锗的摩尔百分比含量为20%~50%。

与现有技术相比，本发明具有以下优点：

所述PMOS晶体管的形成方法包括：提供半导体衬底，在所述半导体衬底表面形成碳化硅层；在所述碳化硅层表面形成应变硅层；在所述应变硅层表面形成栅极结构；在所述栅极结构两侧的碳化硅层内形成锗硅源/漏区。由于本发明实施例的PMOS晶体管的沟道区位于所述碳化硅层和应变硅层内，所述碳化硅层的晶格常数较小，所述碳化硅层会使得应变硅层内部产生压缩应力，且所述源/漏区为锗硅源/漏区，所述锗硅源/漏区也可以使得所述沟道区产生压缩应力，所述两种压缩应力叠加可以提高沟道区受到的压缩应力，且整个沟道区的压缩应力比较均匀，从而可以提高PMOS晶体管沟道区中的空穴的迁移率，提高PMOS晶体管的电学性能。

进一步的，所述锗硅源/漏区包括轻掺杂区和重掺杂区，所述应变硅层的厚度与所述轻掺杂区的厚度相对应，由于所述应变硅层下方的碳化硅层对杂质离子的扩散具有抑制作用，通过控制所述应变硅层的厚度，有利于所述轻掺杂区形成超浅结，可以有效的缓解短沟道效应，抑制阈值电压的衰退。

附图说明

图1是现有技术形成的CMOS结构的剖面结构示意图；

图2为本发明实施例的PMOS晶体管的形成方法的流程示意图；

图3至图9为本发明实施例的PMOS晶体管的形成过程的剖面结构示意图；

图10为本发明实施例的PMOS晶体管的沟道区的应力与现有技术形成的PMOS晶体管的沟道区的应力的实验结果对比图。

具体实施方式

由于现有技术中MOS晶体管的锗硅源/漏区或碳化硅源/漏区对栅极结构下方的沟道区产生的应力有限，载流子的迁移率的提高较小，晶体管的性能提高有限。为此，发明人提出了一种PMOS晶体管及形成方法，所述PMOS晶体管的形成方法包括：提供半导体衬底，在所述半导体衬底表面形成碳化硅层；在所述碳化硅层表面形成应变硅层；在所述应变硅层表面形成栅极结构；在所述栅极结构两侧的碳化硅层内形成锗硅源/漏区。由于本发明实施例的PMOS晶体管的沟道区位于所述碳化硅层和应变硅层内，所述碳化硅层的晶格常数较小，所述碳化硅层会使得应变硅层内部产生压缩应力，且所述源/漏区为锗硅源/漏区，所述锗硅源/漏区也可以使得所述沟道区产生压缩应力，所述两种压缩应力叠加可以提高沟道区受到的压缩应力，且整个沟道区的压缩应力比较均匀，从而可以PMOS晶体管沟道区中的空穴的迁移率，提高了PMOS晶体管的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

本发明实施例首先提供了一种PMOS晶体管的形成方法，请参考图2，为本发明实施例的PMOS晶体管的形成方法的流程示意图，包括：

步骤S101，提供半导体衬底，在所述半导体衬底表面形成碳化硅层；

步骤S102，在所述碳化硅层表面形成应变硅层；

步骤S 103，在所述应变硅层表面形成栅介质层，在所述栅介质层表面形成栅电极，形成栅介质层和栅电极的堆叠结构；

步骤S104，以所述堆叠结构为掩膜，对所述应变硅层进行轻掺杂离子注入，形成轻掺杂区；

步骤S105，在所述堆叠结构的侧壁表面形成侧墙；

步骤S 106，以所述侧墙和堆叠结构为掩膜，对所述侧墙两侧的应变硅层、碳化硅层进行刻蚀，形成第二开口；

步骤S107，在所述第二开口内填充满锗硅，形成锗硅源/漏区。

具体的，图3至图9为本发明实施例的PMOS晶体管的形成过程的剖面结构示意图。

请参考图3，提供半导体衬底100，在所述半导体衬底100表面形成碳化硅层110。

所述半导体衬底100为硅衬底、硅锗衬底、绝缘体上硅衬底、绝缘体上锗衬底其中的一种。在本实施例中，所述半导体衬底100为硅衬底，所述硅衬底的晶向为<110>、<100>等。本领域的技术人员可以根据待形成的半导体器件性能选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应过分限制本发明的保护范围。

在一个实施例中，形成所述碳化硅层110的工艺具体包括：在所述半导体衬底100的表面形成掩膜层（未图示），所述掩膜层具有开口，所述掩膜层的材料为光刻胶、氮化硅等；以所述掩膜层为掩膜，对所述半导体衬底100进行刻蚀形成第一开口（未图示），所述第一开口的大小与有源区的大小相一致；在所述第一开口内利用外延工艺或化学气相沉积工艺形成碳化硅层110，所述碳化硅层110填充满所述第一开口。

当所述碳化硅层110是利用选择性外延形成的，碳化硅填充满所述第一开口，然后利用化学机械研磨工艺除去多余的碳化硅。

当所述碳化硅层110是利用非选择性外延或化学气相沉积工艺形成的，当碳化硅填充满所述第一开口后，利用化学机械研磨工艺除去位于半导体衬底100表面的碳化硅，直到暴露出所述半导体衬底100表面。

在另一实施例中，形成所述碳化硅层110的工艺具体包括：提供半导体衬底100和碳化硅衬底（未图示），对所述碳化硅衬底的表面进行离子注入，所述注入的离子为氢离子或稀有气体离子，所述离子注入的深度与待形成的碳化硅层的厚度相对应；将所述半导体衬底100表面和碳化硅衬底注入离子的表面相对放置并施加压力使得所述半导体衬底100和碳化硅衬底发生粘合；对所述碳化硅衬底、半导体衬底进行退火处理，使得在所述碳化硅衬底内离子注入对应的深度位置发生开裂，所述碳化硅衬底分为两个部分，其中一个部分与半导体衬底100相粘结，在所述半导体衬底100表面形成碳化硅层110。

在另一实施例中，形成所述碳化硅层110的工艺具体包括：在所述半导体衬底100表面形成利用外延工艺或化学气相沉积工艺形成碳化硅层110。

在另一实施例中，当所述半导体衬底为硅衬底或绝缘体上硅衬底，形成所述碳化硅层110的工艺具体包括：在所述半导体衬底100表面进行碳离子注入，所述半导体衬底110靠近表面的部分形成碳化硅层110。所述碳化硅层110可以是只形成于有源区对应的位置，也可以是形成于整个半导体衬底表面。

所述碳化硅层110的厚度范围为50nm~2μm。其中，当所述碳化硅层110的厚度大于或等于后续形成的所述锗硅源/漏区的厚度，可以使得所述锗硅源/漏区之间的位置都具有碳化硅，可以提高沟道区的压缩应力。所述碳化硅层110中碳的摩尔百分比含量为3%~10%。所述碳化硅层110不同高度的碳的摩尔百分比含量可以相同，也可以不同。在本发明实施例中，所述碳化硅层110中的碳的摩尔百分比含量相同，从而降低工艺成本。

在本发明实施例中，由于待形成的器件为PMOS晶体管，所述碳化硅层110内还原位掺杂有N型杂质离子，例如磷、砷等。

请参考图4，在所述碳化硅层110表面形成应变硅层120。

形成所述应变硅层120的工艺为外延工艺或化学气相沉积工艺。由于所述碳化硅的晶格常数小于单晶硅的晶格常数，在所述碳化硅层110表面形成的应变硅层120会由于晶格失配受到压缩应力的作用，因此所述应变硅层120具有压缩应力，且由于碳化硅层110的晶格常数小于单晶硅的晶格常数，空穴在应变硅层120或碳化硅层110中的迁移速度都大于在单晶硅衬底中迁移的速度，可以提高空穴的迁移速度。

且由于后续形成的栅介质层的厚度很薄，而所述碳化硅层的晶格常数与栅介质层的晶格常数失配较大，如果直接在所述碳化硅层表面形成栅介质层，所述碳化硅层和栅介质层之间失配产生的应力容易让栅介质层产生缺陷，容易产生栅极漏电流，使得栅介质层发生击穿，因此，在所述碳化硅层110表面形成有应变硅层120。

所述应变硅层120的厚度范围为20nm~100nm。在本实施例中，所述应变硅层120的厚度与后续形成的轻掺杂区的厚度相对应。由于碳离子能抑制杂质离子的扩散，当轻掺杂离子注入时，注入到所述应变硅层120内的杂质离子不容易扩散到碳化硅层110中，通过调整所述应变硅层的厚度容易控制所述轻掺杂区的厚度，容易形成超浅结，可以缓解短沟道效应，抑制阈值电压的衰退。

在其他实施例中，当后续利用氧化工艺形成氧化硅层时，对应的会消耗一定厚度的应变硅层，因此，需要根据后续形成的氧化硅层的厚度确定所述应变硅层的最小厚度，所述应变硅层的厚度大于或等于所述最小厚度。当所述应变硅层的厚度等于所述最小厚度，后续形成的PMOS晶体管的碳化硅层表面不具有应变硅层。

在所述半导体衬底100、碳化硅层110和应变硅层120内形成有浅沟槽隔离结构105，所述浅沟槽隔离结构105位于相邻的有源区之间，用于电隔离相邻的器件。所述浅沟槽隔离结构的具体形成工艺为本领域技术人员的公知技术，在此不再赘述。

请参考图5，在所述应变硅层120表面形成栅介质层131，在所述栅介质层131表面形成栅电极132，形成栅介质层131和栅电极132的堆叠结构133。

所述栅介质层131的材料为氧化硅或高K介质材料，所述栅电极132的材料为多晶硅或金属。在本实施例中，所述栅介质层131的材料为氧化硅，所述栅电极132的材料为多晶硅，具体形成工艺为：在所述应变硅层120表面利用氧化工艺形成氧化硅层（未图示），在所述氧化硅层表面利用化学气相沉积工艺形成多晶硅层（未图示），在所述多晶硅层表面形成光刻胶层（未图示）；对所述光刻胶层进行曝光显影，形成光刻胶图形，所述光刻胶图形定义出所述栅电极的形状；以所述光刻胶图形为掩膜，依次对所述多晶硅层、氧化硅层进行刻蚀，对应地，形成栅介质层131和栅电极132的堆叠结构133。

请参考图6，以所述堆叠结构133为掩膜，对所述堆叠结构133两侧的应变硅层120进行轻掺杂离子注入，形成轻掺杂区141。

由于本发明实施例待形成的半导体器件为PMOS晶体管，所述轻掺杂离子注入工艺注入的离子为P型杂质离子，例如硼、镓、铟等。所述轻掺杂离子注入的深度可以小于所述应变硅层120的厚度，也可以等于所述应变硅层120的厚度，也可以大于所述应变硅层120的厚度。在本发明实施例中，所述轻掺杂离子注入的深度等于所述应变硅层120的厚度，且由于所述碳化硅层110对杂质离子的扩散具有抑制作用，有利于所述轻掺杂区141形成超浅结，可以有效的缓解短沟道效应，抑制阈值电压的衰退。

在其他实施例中，形成所述轻掺杂区后，在所述轻掺杂区靠近堆叠结构的外侧区域通过倾斜的离子注入形成口袋（Pocket）区（未示出），所述注入的离子为N型杂质离子。通过在所述轻掺杂区靠近堆叠结构的外侧区域形成口袋区，由于所述口袋区的掺杂离子与源/漏区掺杂的掺杂离子电性相反，使得所述轻掺杂区在靠近沟道区的耗尽区变窄，缓解了短沟道效应。

在其他实施例中，形成口袋区的工艺可以在形成轻掺杂区之前形成。

请参考图7，在所述堆叠结构133的侧壁表面形成侧墙134，所述栅介质层131、栅电极132和侧墙134构成栅极结构130。其中，所述侧墙134为氧化硅层、氮化硅层或所述两者的多层堆叠结构。

请参考图8，以所述侧墙134和堆叠结构133为掩膜，对所述侧墙134两侧的应变硅层120、碳化硅层110进行刻蚀，形成第二开口150。

所述刻蚀工艺可以为干法刻蚀工艺，也可以为湿法刻蚀工艺，也可以为干法刻蚀、湿法刻蚀的混合工艺。在本发明实施例中，先以所述侧墙134和堆叠结构133为掩膜，依次对所述应变硅层120、碳化硅层110进行干法刻蚀，形成剖面图形为矩形的开口（未图示）；然后利用湿法刻蚀工艺对所述矩形的开口暴露出的碳化硅层110进行湿法刻蚀，形成第二开口150。由于所述湿法刻蚀是各向同性的，使得所述第二开口150会向沟道区一侧突出，后续形成锗硅层时，向沟道区突出的锗硅层能进一步提高沟道区的压缩应力。

请参考图9，在所述第二开口150（请参考图8）内填充满锗硅，形成锗硅层145，对所述锗硅层145进行重掺杂离子注入，所述重掺杂的锗硅层145与轻掺杂区141构成锗硅源/漏区140。

在所述第二开口150内填充满锗硅的工艺为选择性外延工艺，如气相外延生长或固相外延生长等。所述锗硅层145的厚度范围为50nm~100nm，所述锗硅层145中锗的摩尔百分比含量为20%~50%。其中，不同位置的锗硅层145中锗的含量可以相同，也可以不同。在本发明实施例中，在利用外延工艺形成所述锗硅层145时，通过控制反应气体中锗、硅的含量，在外延工艺的开始阶段形成锗含量较低的锗硅，在外延工艺的中间阶段形成锗含量较高的锗硅，在外延工艺的结束阶段形成锗含量较低的锗硅，相对应的，靠近第二开口150底部和侧壁的锗硅中锗的摩尔百分比含量较低，靠近应变硅层120表面的锗硅中锗的摩尔百分比含量较低，位于所述两者之间的锗硅中锗的摩尔百分比含量较高，使得所述硅锗层145与碳化硅层110和后续形成的硅均有良好地晶格匹配，且中间位置的锗硅中具有较高的锗的摩尔百分比含量可以保证位于两个锗硅层145之间沟道区具有较大的压缩应力。

在其他实施例中，当PMOS晶体管形成工艺中不包括轻掺杂离子注入工艺，形成栅极结构后，在所述栅极结构两侧的碳化硅层、应变硅层内形成锗硅层，所述锗硅层内原位掺杂有杂质离子或对所述锗硅层进行离子注入，形成锗硅源/漏区。所述锗硅源/漏区的厚度范围为50nm~100nm，所述锗硅源/漏区中锗的摩尔百分比含量为20%~50%。其中，不同位置的锗硅源/漏区中锗的含量可以相同，也可以不同。

在本发明实施例中，形成所述重掺杂的锗硅层145的工艺为重掺杂离子注入，注入的离子为P型杂质离子，所述注入离子的浓度大于轻掺杂离子注入的浓度。在其他实施例中，所述重掺杂的杂质离子在利用外延工艺形成锗硅层时原位掺杂在所述锗硅层中。在其他实施例中，所述重掺杂的杂质离子既采用原位掺杂工艺掺杂在所述锗硅层中，又采用离子注入工艺掺杂在所述锗硅层中。

根据上述PMOS晶体管的形成方法，本发明实施例还提供了一种PMOS晶体管，请参考图9，包括：半导体衬底100，位于所述半导体衬底100表面的碳化硅层110；位于所述碳化硅层110表面的应变硅层120；位于所述半导体衬底100、碳化硅层110和应变硅层120内的浅沟槽隔离结构105；位于所述应变硅层120表面的栅极结构130；位于所述栅极结构130两侧的碳化硅层110内的锗硅源/漏区140，所述锗硅源/漏区140包括轻掺杂区141和重掺杂区，所述重掺杂区为重掺杂的锗硅层145。

所述碳化硅层110的厚度范围为50nm~2μm，所述碳化硅层110的厚度大于或等于所述锗硅源/漏区140的厚度。所述碳化硅层110中碳的摩尔百分比含量为3%~10％，不同高度的碳化硅层110中碳的摩尔百分比含量可以相同，也可以不同。

所述应变硅层120的厚度范围为20nm~100nm，在本发明实施例中，所述轻掺杂区141的厚度与所述应变硅层120的厚度相对应。

所述锗硅层145的厚度范围为50nm~100nm，所述锗硅层145中锗的摩尔百分比含量为20%~50%，不同位置的锗硅层145中锗的摩尔百分比含量可以相同，也可以不同。

在其他实施例中，所述锗硅源/漏区为原位掺杂有杂质离子的锗硅层或注入有杂质离子的锗硅层，所述锗硅源/漏区的厚度范围为50nm~100nm，所述锗硅源/漏区中锗的摩尔百分比含量为20%~50%，不同位置的锗硅源/漏区中锗的摩尔百分比含量可以相同，也可以不同。

请参考图10，为本发明实施例的PMOS晶体管的沟道区的应力与现有技术形成的PMOS晶体管的沟道区的应力的实验结果对比图。图10中的横坐标为距沟道区中心的距离，纵坐标为距沟道区表面5nm处沟道区的压缩应力。虚线表示现有技术形成的PMOS晶体管，实线表示本发明实施例形成的PMOS晶体管。由图中可以非常清楚的看到，本发明实施例的PMOS晶体管的沟道区受到的压缩应力远远大于现有技术的PMOS晶体管的沟道区受到的压缩应力，特别是在沟道区中心的位置。由于现有技术的沟道区的材料是未形变的硅，所述沟道区受到的应力作用完全是由锗硅源/漏区产生的，因此沟道区中心受到的压缩应力就较小，但本发明实施例的所述锗硅源/漏区之间的位置形成有碳化硅层，所述碳化硅层具有较小的晶格常数，且所述碳化硅层还会使得位于所述碳化硅层表面的应变硅层具有压缩应力，使得本发明实施例的PMOS晶体管的沟道区本身具有压缩应力，再加上所述锗硅源/漏区对沟道区产生的压缩应力，使得本发明实施例的PMOS晶体管的沟道区受到的压缩应力比现有技术的PMOS晶体管的沟道区受到的压缩应力更大，更均匀，有利于提高PMOS晶体管载流子的迁移率，有利于提高PMOS晶体管的电学性能。

综上，本发明实施例的PMOS晶体管的形成方法包括：提供半导体衬底，在所述半导体衬底表面形成碳化硅层；在所述碳化硅层表面形成应变硅层；在所述应变硅层表面形成栅极结构；在所述栅极结构两侧的碳化硅层内形成锗硅源/漏区。由于本发明实施例的PMOS晶体管的沟道区位于所述碳化硅层和应变硅层内，所述碳化硅层的晶格常数较小，所述碳化硅层会使得应变硅层内部产生压缩应力，且所述源/漏区为锗硅源/漏区，所述锗硅源/漏区也可以使得所述沟道区产生压缩应力，所述两种压缩应力叠加可以提高沟道区受到的压缩应力，且整个沟道区的压缩应力比较均匀，从而可以提高PMOS晶体管沟道区中的空穴的迁移率，提高PMOS晶体管的电学性能。

进一步的，所述锗硅源/漏区包括轻掺杂区和重掺杂区，所述应变硅层的厚度与所述轻掺杂区的厚度相对应，由于所述应变硅层下方的碳化硅层对杂质离子的扩散具有抑制作用，通过控制所述应变硅层的厚度，有利于所述轻掺杂区形成超浅结，可以有效的缓解短沟道效应，抑制阈值电压的衰退。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (24)

1.一种PMOS晶体管的形成方法，其特征在于，包括：

提供半导体衬底，在所述半导体衬底表面形成碳化硅层；

在所述碳化硅层表面形成应变硅层；

在所述应变硅层表面形成栅极结构；

在所述栅极结构两侧的碳化硅层内形成锗硅源/漏区。

2.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述碳化硅层的厚度大于或等于所述锗硅源/漏区的厚度。

3.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述碳化硅层的厚度范围为50nm～2μm。

4.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述碳化硅层中碳的摩尔百分比含量为3％～10％。

5.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述锗硅源/漏区的厚度范围为50nm～100nm。

6.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述锗硅源/漏区中锗的摩尔百分比含量为20％～50％。

7.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述应变硅层的厚度范围为20nm～100nm。

8.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，形成所述碳化硅层的工艺为选择性外延工艺。

9.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，形成所述碳化硅层的工艺包括：在半导体衬底表面形成掩膜层；以所述掩膜层为掩膜，对所述半导体衬底进行刻蚀，形成第一开口；在所述第一开口内填充满碳化硅，形成碳化硅层。

10.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，形成所述碳化硅层的工艺包括：提供半导体衬底和碳化硅衬底，对所述碳化硅衬底的表面进行离子注入；将所述半导体衬底表面和碳化硅衬底的表面相对放置并粘合；对所述碳化硅衬底、半导体衬底进行退火处理，使得所述碳化硅衬底开裂为两个部分，其中一个部分与半导体衬底相粘结，在所述半导体衬底表面形成碳化硅层。

11.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述半导体衬底为硅衬底或绝缘体上硅衬底。

12.如权利要求11所述的PMOS晶体管的形成方法，其特征在于，形成所述碳化硅层的工艺包括：对所述半导体衬底进行碳离子注入，所述半导体衬底靠近表面的部分形成碳化硅层。

13.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述应变硅层的形成工艺为外延工艺或化学气相沉积工艺。

14.如权利要求1所述的PMOS晶体管的形成方法，其特征在于，所述锗硅源/漏区的形成工艺包括：在所述应变硅层表面形成栅介质层和栅电极的堆叠结构；以所述堆叠结构为掩膜，对所述应变硅层进行轻掺杂离子注入；在所述堆叠结构的侧壁表面形成侧墙；在所述侧墙两侧的碳化硅层内形成锗硅层；对所述锗硅层进行重掺杂离子注入，形成锗硅源/漏区。

15.如权利要求14所述的PMOS晶体管的形成方法，其特征在于，形成所述锗硅层的工艺包括：以所述侧墙和堆叠结构为掩膜，对所述侧墙两侧的应变硅层、碳化硅层进行刻蚀，形成第二开口；在所述第二开口内填充满锗硅，形成锗硅层。

16.如权利要求14所述的PMOS晶体管的形成方法，其特征在于，所述应变硅层的厚度与轻掺杂离子注入的深度相对应。

17.一种PMOS晶体管，其特征在于，包括：

半导体衬底，位于所述半导体衬底表面的碳化硅层；

位于所述碳化硅层上的栅极结构；

位于所述碳化硅层和栅极结构之间的应变硅层；

位于所述栅极结构两侧的碳化硅层内的锗硅源/漏区。

18.如权利要求17所述的PMOS晶体管，其特征在于，所述应变硅层的厚度范围为20nm～100nm。

19.如权利要求17所述的PMOS晶体管，其特征在于，所述锗硅源/漏区包括轻掺杂区和重掺杂区，所述轻掺杂区的厚度与所述应变硅层的厚度相对应。

20.如权利要求17所述的PMOS晶体管，其特征在于，所述碳化硅层的厚度大于或等于所述锗硅源/漏区的厚度。

21.如权利要求17所述的PMOS晶体管，其特征在于，所述碳化硅层的厚度范围为50nm～2μm。

22.如权利要求17所述的PMOS晶体管，其特征在于，所述碳化硅层中碳的摩尔百分比含量为3％～10％。

23.如权利要求17所述的PMOS晶体管，其特征在于，所述锗硅源/漏区的厚度范围为50nm～100nm。

24.如权利要求17所述的PMOS晶体管，其特征在于，所述锗硅源/漏区中锗的摩尔百分比含量为20％～50％。