CN102130012B - Soi超结ldmos器件的ldd、lds及缓冲层一体化制作方法 - Google Patents
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Abstract
本发明公开了一种SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，该方法采用SOI衬底对顶层硅进行离子注入形成交替排列的N型和P型柱区，作为漂移区的横向超结结构；然后利用多次离子注入方式对所述顶层硅中除漂移区以外的部分掺杂，形成P阱体区，制作出栅区；之后不采用版图，利用自对准工艺直接对所述SOI衬底露出的顶层硅表面进行浅掺杂N型离子注入，从而同时在漂移区的表层形成浅掺杂N型缓冲层，在源、漏区的位置分别形成LDS和LDD；最后再制作源区、漏区和体接触区完成器件。该方法制作的缓冲层处于漂移区表层，LDD和LDS以及缓冲层两步工艺一体化完成，节省版图，大大降低了工艺难度。
Description
技术领域
本发明涉及一种横向双扩散金属氧化物半导体(LDMOS，LateralDouble-diffused MOSFET)器件的制作工艺，尤其是一种具有缓冲层的SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，属于微电子与固体电子技术领域。
背景技术
横向双扩散金属氧化物半导体(LDMOS，Lateral Double-diffused MOSFET)是高压集成电路HVIC(High Voltage Integrated Circuit)和功率集成电路PIC(Power Integrated Circuit)的关键技术。其主要特征在于沟道区和漏区之间加入一段相对较长的轻掺杂漂移区，该漂移区掺杂类型与漏端一致，通过加入漂移区，可以起到分担击穿电压的作用。
所谓超结LDMOS，是一种改进型LDMOS，即传统LDMOST的低掺杂N型漂移区被一组交替排布的N型柱区和P型柱区所取代。理论上，如果P/N柱区之间的电荷能够完美补偿，漂移区达到完全耗尽，则超结LDMOS可以获得比传统LDMOS更高的击穿电压，而高掺杂的N型柱区则可以获得很低的导通电阻，因此，超结器件可以在击穿电压和导通电阻两个关键参数之间取得一个很好的平衡。不过，由于衬底辅助耗尽效应(substrate-assisted depletion effects)的存在，降低了超结LDMOS器件的击穿电压。
所谓衬底辅助耗尽效应是指横向的超结由于受到纵向电场的影响，使超结中对称的P/N柱区不能同时被完全耗尽，其本质在于P/N柱区之间的电荷平衡被打破。对于SOI衬底来说，由于衬底的背栅作用，非均匀分布的电荷在纵向电场的作用下积累在埋氧层和硅的上下界面处，加大了P/N柱区之间的电荷差，导致P/N柱区无法在理论计算的击穿电压下同时完全耗尽。
为了解决SOI横向超结器件由于衬底辅助耗尽效应带来的P/N柱区电荷失衡的问题，有一种解决办法是在漂移区下方靠近埋氧层的区域引入一层缓冲层，以补偿P/N柱区之间的电荷差值，达到P/N柱区之间完全耗尽的目的。
然而，如果出于设计需要，必须使用厚膜SOI(厚度tsi＞1.5um)，则引入缓冲层虽然可以缓解SOI横向超结器件的衬底辅助耗尽效应，但是由于缓冲层位于漂移区下方的埋氧层上，在进行离子注入时，要达到如此注入深度，不仅注入能量要非常大，而且要精确控制其杂质分布，工艺实现非常困难。
同时，由于传统的漂移区P柱区的存在，导致LDS(lightly doped source)和LDD(lightly doped drain)无法像普通的LDMOS和MOS器件一样无需光刻即可通过自对准实现，即使实现，也必须单独定制一张光刻版，相应地增加了一定的工艺复杂性和工艺成本。
鉴于此，本发明提出一种新型的SOI超结LDMOS器件的制作方法，采用LDD、LDS及缓冲层一体化的制作工艺，大大降低其工艺难度。
发明内容
本发明要解决的技术问题在于提供一种SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，可以缓解SOI横向超结器件的衬底辅助耗尽效应，并能大大降低其工艺难度。
为了解决上述技术问题，本发明采用如下技术方案：
一种SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，包括以下步骤：
(A)采用SOI衬底，利用版图对其顶层硅进行离子注入，形成交替排列的N型柱区和P型柱区，作为漂移区的横向超结结构；
(B)利用多次离子注入方式对所述顶层硅中除漂移区以外的部分掺杂，形成P阱体区；
(C)在P阱体区上靠近漂移区的一端制作出栅区；
(D)不采用版图，利用自对准工艺直接对所述SOI衬底露出的顶层硅表面进行浅掺杂N型离子注入，从而同时在漂移区的表层形成浅掺杂N型缓冲层，在源、漏区的位置分别形成LDS和LDD；
(E)在所述栅区的一侧，通过离子注入在P阱体区上形成体接触区和源区；在所述栅区的另一侧，通过离子注入在横向超结结构上远离栅区的一端形成漏区，从而得到LDMOS器件的核心结构。
作为本发明的优选方案，步骤(A)采用磷离子注入作为N型离子注入以形成N型柱区；采用硼离子注入作为P型离子注入以形成P型柱区。
作为本发明的优选方案，步骤(D)进行浅掺杂N型离子注入的注入能量和注入剂量以浅掺杂N型缓冲层用于补偿衬底辅助耗尽效应带来的多余电荷的实际需要为准，通过对器件进行仿真来确定。
作为本发明的优选方案，步骤(D)进行浅掺杂N型离子注入的注入能量＜50kev，注入剂量为1×1015cm-3～7×1015cm-3。
作为本发明的优选方案，步骤(D)采用浅掺杂磷离子注入作为浅掺杂N型离子注入。
作为本发明的优选方案，在步骤(D)之后，步骤(E)之前，还包括在栅区两侧制备侧墙隔离结构。
作为本发明的优选方案，步骤(E)采用重掺杂N型离子注入形成源、漏区，采用重掺杂P型离子注入形成体接触区。
作为本发明的优选方案，步骤(F)制作栅区时，先制备一层栅介质材料，再在所述栅介质材料上制备栅材料，然后通过光刻在所述P阱体区上靠近所述漂移区的一端制作出栅区，使所述栅区包括栅介质材料和栅材料。
进一步优选地，利用热氧化法形成所述栅介质材料。
进一步优选地，所述栅材料为多晶硅材料。
本发明的有益效果在于：
本发明在借鉴传统超结LDMOS缓冲层的基础上，通过改变缓冲层的位置，将其移位于漂移区表面，同样可以起到补偿衬底辅助耗尽效应带来的多余电荷的作用，上方的漂移区电荷通过由上而下逐步移位，可以补偿埋氧层上方积累的多余电荷，见图1所示，进而缓解衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷平衡的影响，提高器件的击穿电压。
这种新型的缓冲层由于处于漂移区上方，因此，可以对超结SOI超结LDMOS的LDD和LDS以及缓冲层这两步工艺进行一体化设计，即LDD、LDS和缓冲层无需单独另加光刻版，利用自对准技术，通过一次离子注入便可直接实现，这样不仅能够满足LDD、LDS和缓冲层的工艺要求，还可以同时节省两张版图，大大降低了工艺难度。
附图说明
图1为实施例中的SOI超结LDMOS器件的原理示意图；
图2为实施例中P/N型柱区的版图；
图3为实施例中制作方法步骤(B)中的结构示意图；
图4为实施例中制作方法步骤(C)中的结构示意图；
图5为实施例中制作方法步骤(D)中的结构示意图；
图6为实施例中制作方法所得的SOI超结LDMOS器件核心结构示意图；
图7为实施例中的SOI超结LDMOS器件的最终封装结构示意图。
其中各附图标记说明如下：
10、SOI衬底的底层半导体
11、SOI衬底的绝缘埋层
21、栅材料层
22、栅介质层
23、源区
321、LDS区域
24、漏区
241、LDD区域
25、体区
26、横向超结结构
261、P型柱区
262、N型柱区
27、缓冲层
28、体接触区
29、侧墙隔离结构
31、源极
32、栅极
33、漏极
具体实施方式
下面结合附图进一步说明本发明，为了示出的方便附图并未按照比例绘制。
对于超结LDMOS器件而言，由于传统的漂移区的存在，导致LDS(lightlydoped source)和LDD(lightly doped drain)无法像普通的LDMOS和MOS器件一样无需光刻即可通过自对准实现，即使实现，也必须单独定制一张光刻版，相应地增加了一定的工艺复杂性和工艺成本。本发明的发明人通过对采用SOI(Silicon On Insulator)衬底的超结LDMOS器件的深入研究，发现在漂移区表层设置缓冲层可以起到补偿衬底辅助耗尽效应带来的多余电荷的作用。如图1所示，上方漂移区缓冲层的电荷(图中所示的电子)可以通过由上而下逐步移位，从而补偿绝缘埋层上方积累的多余电荷(图中所示的空穴)，进而可以缓解衬底辅助耗尽效应对SOI超结LDMOS漂移区电荷平衡的影响，提高器件的击穿电压。由于可将缓冲层设置在漂移区的表层，这使得缓冲层与LDS(以及LDD)都位于器件表面，且它们对杂质的电荷极性要求相同，同时杂质掺杂浓度均为低剂量的轻掺杂，因此，发明人提出了一种将SOI超结LDMOS的LDS(以及LDD)以及缓冲层这两步工艺进行一体化设计的制作方法。即LDS(以及LDD)和缓冲层无需单独另加光刻版，其注入剂量和能量以缓冲层的实际需求为准，利用自对准技术，通过一次离子注入便可直接实现，这样不仅能够满足LDS(以及LDD)和缓冲层的工艺要求，还可以同时节省两张版图，大大降低了工艺难度。LDD与LDS工艺上是相同的，由于在超结LDMOS器件中，LDS位于源区表层，对器件沟道性能有一定影响，而LDD位于漏区表层与沟道相距较远，对器件性能影响不大，因此工艺上LDS显得更加重要。
图6是所述SOI超结LDMOS器件的一个优选实例的结构示意图。该SOI超结LDMOS器件，包括SOI衬底和位于所述SOI衬底之上的有源区；SOI衬底由底层半导体10、绝缘埋层11以及顶层硅组成；所述有源区包括：栅区、分别位于所述栅区两侧的源区23和漏区24、位于所述栅区之下的体区25、位于所述体区25与所述漏区24之间的漂移区；所述漂移区包括横向超结结构26和位于所述横向超结结构26上方的缓冲层27。所述栅区包括栅介质层22和位于栅介质层22之上的栅材料层21。所述横向超结结构26包括横向交替排列的P型柱区261和N型柱区262，用于分担击穿电压。所述缓冲层27为浅掺杂的N型缓冲层，可以补偿衬底辅助耗尽效应带来的多余电荷。本实施例中优选地，将所述缓冲层27设置于所述漂移区的表层，这样采用掺杂的方法制作缓冲层27时，掺杂深度大幅变浅，不仅降低了杂质的注入能量，而且更容易实现漂移区杂质的均匀分布。另外，由于采用的是SOI衬底，该SOI超结LDMOS器件还包括体接触区28，所述体接触区28位于所述源区23旁，与所述体区25相接触，用于引出体区25聚集的多余电荷，避免浮体效应。其中源区23和漏区24还分别包括LDS区域231和LDD区域241。
制备上述SOI超结LDMOS器件时，可对该超结SOI超结LDMOS的LDS(和LDD)以及缓冲层这两步工艺进行一体化设计，具体过程如下：
(A)采用SOI衬底，利用如图2所示版图对其顶层硅进行离子注入，形成横向交替排列的N型柱区262和P型柱区261，作为漂移区的横向超结结构26。其中可以采用磷离子注入作为N型离子注入以形成N型柱区；采用硼离子注入作为P型离子注入以形成P型柱区。通过调节版图图案可以使形成的P型柱区261和N型柱区262宽度相等。
(B)利用浅沟槽隔离(STI)技术制作沟槽隔离结构，将包含了漂移区的部分硅材料隔离出来，该部分硅材料用于制备器件的有源区。然后利用多次离子注入方式对所述顶层硅中该部分硅材料除漂移区以外的部分掺杂，形成P阱体区25。步骤(B)之后所得结构如图3所示。
(C)在P阱体区25上靠近漂移区的一端制作出栅区。制作栅区时，先制备一层栅介质材料，再在所述栅介质材料上制备栅材料，然后通过光刻制作出包括栅介质材料和栅材料的栅区。例如，在上述被隔离的部分硅材料表面利用热氧化法形成一层栅氧化材料，在栅氧化材料上淀积多晶硅、掺杂形成多晶硅栅材料，并通过光刻制作出栅区。栅区由栅介质层22(栅氧化材料)和栅材料层21(多晶硅栅材料)构成。步骤(C)之后所得结构如图4所示。
(D)制作好栅区之后，不采用版图，利用自对准工艺直接对所述SOI衬底露出的顶层硅表面进行浅掺杂N型离子注入，从而在露出的顶层硅表层形成浅掺杂的N型区域，如图5所示。其中在漂移区表层的浅掺杂N型区域作为缓冲层27，在源、漏区的位置形成的浅掺杂N型区域作为LDS区域231和LDD区域241。可以采用浅掺杂磷离子注入作为浅掺杂N型离子注入，注入能量和剂量应以具体器件的实际需求为准，可以通过对器件进行仿真从而确定具体参数，一般而言，注入能量＜50kev，掺杂浓度(注入剂量)为1×1015cm-3～7×1015cm-3。其中，注入剂量以缓冲层27需要补偿电荷的多少而定，用于补偿衬底辅助耗尽效应带来的多余电荷。
然后，在栅区两侧制备侧墙隔离结构29。
(E)在所述栅区的一侧，通过离子注入在P阱体区25上形成体接触区28和源区23。在所述栅区的另一侧，通过离子注入在横向超结结构上远离栅区的一端形成漏区，从而得到LDMOS器件的核心结构，如图6所示。其中，采用重掺杂N型离子注入形成源区23、漏区24，采用重掺杂P型离子注入形成体接触区28。由于体接触区28为重掺杂P型，而步骤(D)中制作在体接触区28位置处的浅掺杂N型区域掺杂剂量相对较小，因此在重掺杂P型离子注入之后可以忽略。
其中，制作的栅区和漏区24纵向排列，而横向超结结构26由横向交替排列的N型柱区262和P型柱区261组成。
(F)采用LTO(低温二氧化硅)方式生长二氧化硅，覆盖整个有源区。
(E)在所述二氧化硅上刻蚀出窗口，然后淀积金属，光刻，引出栅极32、源极31、漏极33。源极31设于体接触区28与源区23交界处之上。
(G)最后淀积氮化硅，生成钝化层。
最后得到的器件如图7所示。
本发明中涉及的其他技术属于本领域技术人员熟悉的范畴，在此不再赘述。上述实施例仅用以说明而非限制本发明的技术方案。任何不脱离本发明精神和范围的技术方案均应涵盖在本发明的专利申请范围当中。
Claims (10)
1.一种SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，其特征在于，包括以下步骤：
(A)采用SOI衬底，利用版图对其顶层硅进行离子注入，形成交替排列的N型柱区和P型柱区，作为漂移区的横向超结结构；
(B)利用多次离子注入方式对所述顶层硅中除漂移区以外的部分掺杂，形成P阱体区；
(C)在P阱体区上靠近漂移区的一端制作出栅区；
(D)不采用版图，利用自对准工艺直接对所述SOI衬底露出的顶层硅表面进行浅掺杂N型离子注入，从而同时在漂移区的表层形成浅掺杂N型缓冲层，在源、漏区的位置分别形成LDS和LDD；
(E)在所述栅区的一侧，通过离子注入在P阱体区上形成体接触区和源区；在所述栅区的另一侧，通过离子注入在横向超结结构上远离栅区的一端形成漏区，从而得到LDMOS器件的核心结构。
2.根据权利要求1所述SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，其特征在于：步骤(A)采用磷离子注入作为N型离子注入以形成N型柱区；采用硼离子注入作为P型离子注入以形成P型柱区。
3.根据权利要求1所述SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，其特征在于：步骤(D)进行浅掺杂N型离子注入的注入能量和注入剂量以浅掺杂N型缓冲层用于补偿衬底辅助耗尽效应带来的多余电荷的实际需要为准，通过对器件进行仿真来确定。
4.根据权利要求1或3所述SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，其特征在于：步骤(D)进行浅掺杂N型离子注入的注入能量＜50kev，注入剂量为1×1015cm-3～7×1015cm-3。
5.根据权利要求1所述SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，其特征在于：步骤(D)采用浅掺杂磷离子注入作为浅掺杂N型离子注入。
6.根据权利要求1所述SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，其特征在于：在步骤(D)之后，步骤(E)之前，还包括在栅区两侧制备侧墙隔离结构。
7.根据权利要求1所述SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，其特征在于：步骤(E)采用重掺杂N型离子注入形成源、漏区，采用重掺杂P型离子注入形成体接触区。
8.根据权利要求1所述SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，其特征在于：步骤(F)制作栅区时，先制备一层栅介质材料，再在所述栅介质材料上制备栅材料，然后通过光刻在所述P阱体区上靠近所述漂移区的一端制作出栅区，使所述栅区包括栅介质材料和栅材料。
9.根据权利要求8所述SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，其特征在于：利用热氧化法形成所述栅介质材料。
10.根据权利要求8所述SOI超结LDMOS器件的LDD、LDS及缓冲层一体化制作方法，其特征在于：所述栅材料为多晶硅材料。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1661812A (zh) * | 2004-02-24 | 2005-08-31 | 崇贸科技股份有限公司 | 具有隔离结构的高电压ldmos晶体管 |
| US20080237703A1 (en) * | 2007-03-28 | 2008-10-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage semiconductor devices and methods for fabricating the same |
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Family Cites Families (3)
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|---|---|---|---|---|
| JP4684523B2 (ja) * | 2002-09-09 | 2011-05-18 | 株式会社デンソー | 半導体装置の製造方法 |
| US7023050B2 (en) * | 2003-07-11 | 2006-04-04 | Salama C Andre T | Super junction / resurf LDMOST (SJR-LDMOST) |
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Patent Citations (3)
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|---|---|---|---|---|
| CN1661812A (zh) * | 2004-02-24 | 2005-08-31 | 崇贸科技股份有限公司 | 具有隔离结构的高电压ldmos晶体管 |
| US20080237703A1 (en) * | 2007-03-28 | 2008-10-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | High voltage semiconductor devices and methods for fabricating the same |
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