TWI525817B - Semiconductor device and method for manufacturing semiconductor device - Google Patents
Semiconductor device and method for manufacturing semiconductor device Download PDFInfo
- Publication number
- TWI525817B TWI525817B TW100132444A TW100132444A TWI525817B TW I525817 B TWI525817 B TW I525817B TW 100132444 A TW100132444 A TW 100132444A TW 100132444 A TW100132444 A TW 100132444A TW I525817 B TWI525817 B TW I525817B
- Authority
- TW
- Taiwan
- Prior art keywords
- region
- diffusion layer
- layer
- conductivity type
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 19
- 238000005468 ion implantation Methods 0.000 claims description 15
- 230000001133 acceleration Effects 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 210000000746 body region Anatomy 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 238000009826 distribution Methods 0.000 claims description 2
- 229910052732 germanium Inorganic materials 0.000 claims description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 2
- 238000010276 construction Methods 0.000 claims 1
- 238000009751 slip forming Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 208000031872 Body Remains Diseases 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
- H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66045—Field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
本發明係關於半導體裝置及半導體裝置之製造方法。尤其係關於形成在與MOS電晶體為相同基板上的溝槽型MOS場效電晶體(溝槽MOSFET)的構造及製造方法。
MOS電晶體係在電子技術中擔任核心的電子元件，MOS電晶體的小型化與高驅動能力化係無關於低耐壓區域及高耐壓區域而成為重要的課題。
將載體移動的方向設定為上下方向的縱型構造的溝槽MOSFET係可構成以小面積具有較大通道寬幅的電晶體，因此大部分被使用在必須要有高驅動能力的用途。至今作為分離的驅動器元件而廣被利用，但是將該高驅動能力的溝槽MOSFET與構成控制電路的CMOS一體化的製程在近年來已被提出。
溝槽MOSFET一般大部分採取將在被稱為P-本體的區域中與閘極氧化膜相接的部分形成為通道形成區域的縱型的DMOS(Double Diffused MOS)構造。相較於相鄰接的汲極的不純物濃度較低的區域，將該P-本體區域的濃度設定為較高，藉此使得對汲極施加高電壓時的空乏層的延伸大部分發生在比P-本體更接近汲極側，由汲極延伸的空乏層到達至源極區域，可抑制被稱為穿隧效應的耐壓降低，具有即使將電晶體的通道長設定為較小，亦可確保耐壓的優點。因此，具有容易獲得高驅動能力之元件的特徵。
但是，汲極之不純物濃度較低的區域係電阻值與不純物濃度呈反比而上升，因此希望一面考慮接合耐壓，一面以一定程度提高不純物濃度。此時若P-本體的濃度保持原狀，空乏層會大幅擴展至P-本體區域側，因此穿隧效應耐壓會降低。另一方面，若配合汲極濃度而提高P-本體的不純物濃度時，會導致接合耐壓降低或臨限值電壓上升。
以往係以維持耐壓而可盡量抑制汲極寄生電阻的方式，調整P-本體區域的不純物濃度與汲極的濃度，或者如專利文獻1所示，在Epi工程附加遮罩對合/曝光工程與不純物注入工程，藉此抑制因P-本體區域的空乏層擴展所造成的穿隧效應耐壓降低的方法已被提出。
專利文獻1的技術如第5圖所示，溝槽型MOSFET30係形成在包含形成N+型基板32的上層的P型磊晶層34的構造體內(在此N+的標記表示為高濃度的N型區域)。N型汲極區域33係通過溝槽35的底部而被注入至P型磊晶層內，經由擴散步驟而在N+型基板32與溝槽的底部之間延伸。N型汲極區域與P型磊晶層34之間的接合部33a係在N+型基板與溝槽的側壁之間延伸。
如上所示，在該技術中，藉由將N型汲極區域33注入至溝槽35的底部的P型磊晶層內，在溝槽側壁近傍，係使P-本體區域較淺、遠離溝槽的區域的P-本體較深，藉此一面將通道長度以一定程度控制為較短，一面使來自汲極的空乏層到達至源極側的穿隧效應耐壓提升。此係基於由汲極延伸的空乏層係在由通道分離一定程度的區域成為最大的伸展之故，相較於位於閘極正下方的通道區域，控制分離一定程度的區域的空乏層對於耐壓提升乃為有效。
(專利文獻1)日本特開2000-164869號公報
但是，專利文獻1的技術係附加遮罩對合/曝光工程來進行離子注入，俾以改變決定通道長度的溝槽側壁近傍的P-本體的深度、及由溝槽以一定程度分離距離的區域的P-本體的深度，而造成工程增加。此外，由於進行透過溝槽的離子注入，存在多數個溝槽寬幅、溝槽深度、溝槽側壁中的絕緣膜厚、離子注入的角度等使不均增大的參數，要進行正確的控制乃極為困難。因此，無法避免伴隨電晶體/通道長的不均、汲極電阻層的不均、甚至大部分電晶體特性的不均。
因此，本發明之目的在提供一種不會如專利文獻1般增加工程，而且使用控制性佳的工程，可製造改變P-本體之深度的溝槽MOSFET的工程及藉此所製作的溝槽MOSFET。
為達成前述目的，本發明係使用以下手段。
1.一種半導體裝置之製造方法，其由以下工程所構成：在第1導電型的半導體基板形成第2導電型的埋入層的工程；在前述埋入層上形成第2導電型的磊晶層的工程；在前述第2導電型的磊晶層內形成第1導電型的第1擴散層區域的工程；形成由前述第1導電型的第1擴散層區域延伸至前述第2導電型的磊晶層內的深溝槽區域的工程；在前述深溝槽區域的內壁形成閘極絕緣膜的工程；與前述閘極絕緣膜相接，在前述深溝槽區域內填充多晶矽的工程；在前述第1導電型的第1擴散層區域表面形成第2導電型的源極區域的工程；由前述第1導電型的第1擴散層區域表面將不純物進行離子注入，形成第1導電型的第2擴散層區域的工程；及在前述第1導電型的第1擴散層區域表面形成第1導電型的高濃度擴散層的工程，前述第1導電型的第2擴散層區域係使用比前述第1導電型的第1擴散層區域為更高的加速能量來進行離子注入。
2.一種半導體裝置之製造方法，其由以下工程所構成：在第1導電型的半導體基板形成第2導電型的埋入層的工程；在前述埋入層上形成第2導電型的磊晶層的工程；在前述第2導電型的磊晶層表面形成淺溝槽區域的工程；藉由由前述第2導電型的磊晶層表面進行離子注入，形成第1導電型的擴散層區域的工程；形成由前述第1導電型的擴散層延伸至前述第2導電型的磊晶層內的深溝槽區域的工程；在前述深溝槽區域的內壁形成閘極絕緣膜的工程；與前述閘極絕緣膜相接，在前述深溝槽區域內填充多晶矽的工程；在前述第1導電型的第1擴散層區域表面形成第2導電型的源極區域的工程；及在前述第1導電型的第1擴散層區域表面形成第1導電型的高濃度擴散層的工程，前述第1導電型的擴散層區域係透過淺溝槽區域來進行離子注入。
3.一種半導體裝置，其係具有：第1導電型的半導體基板；形成在前述半導體基板上之成為高濃度汲極的第2導電型的埋入層；形成在前述埋入層上之成為低濃度汲極的第2導電型的磊晶層；形成在前述第2導電型的磊晶層內之成為本體區域的第1導電型的第1擴散層區域；由前述第1擴散層區域延伸至前述磊晶層內所形成的深溝槽區域；形成在前述深溝槽區域的內壁的閘極絕緣膜；與前述閘極絕緣膜相接，由被填充在前述深溝槽區域內的多晶矽所構成的閘極電極；形成在前述第1擴散層區域表面的第2導電型的源極區域；及形成在前述第1擴散層區域表面之成為本體接觸區域的第1導電型的高濃度擴散層，前述第1擴散層區域係在由前述深溝槽區域分離的位置，在底部具有朝向前述磊晶層延伸的第2擴散層區域的形狀。
藉由本發明，可製造一種低成本且具有充分的元件特性，且亦可對應所希望的微細尺寸的半導體裝置。
第1及2圖係用以說明本實施形態之半導體裝置之製造方法的圖。
按照圖示，依序顯示本發明之溝槽MOSFET的製造工程。
首先，如第1圖(a)所示，在形成於P型半導體基板1上的N+型埋入層2之上設置epi層3，全體摻雜N型不純物(在此稱為N-epi層3)。N+型埋入層2係藉由摻雜具有5×1017cm-3～5×1019cm-3的濃度的Sb(銻)、或As(砷)、或P(磷)來形成，而且N-epi層3係以1×1015cm-3～5×1017cm-3的濃度摻雜磷來實現。以厚度而言，N+型埋入層2為約2～10μm，N-epi層3為2～10μm。
接著，在N-epi層3內形成供元件分離之用的STI(Shallow Trench Isolation)，但是並未形成在溝槽MOSFET區域內。
接著，如第1圖(b)所示，藉由離子注入來形成P-本體4。P-本體4係將B(硼)或BF2(二氟化硼)以成為5×1016cm-3～1×1018cm-3的濃度的方式進行注入。此時的注入加速能量係依溝槽MOSFET的所需耐壓而改變，較佳為50～250keV的範圍內。
此外，如第1圖(c)所示，形成深溝槽5。深溝槽5的深度為1～3um左右，藉由電晶體所希望的汲極耐壓來作適當設定。
接著，如第2圖(a)所示，藉由熱氧化，在深溝槽5的內壁形成閘極氧化膜6，隔著閘極氧化膜6，在溝槽5內填充成為閘極電極7的多晶矽。閘極電極7係藉由沿著深溝槽5的側壁及底面延伸的閘極氧化膜6，而與N-epi層3及P-本體4作電性隔離。閘極氧化膜6的厚度係考慮到所希望的電晶體的閘極破壞耐壓來作設定，約為7nm～20nm。此外，以閘極氧化膜6的形成溫度而言，為800℃至1150℃，較佳為1000℃～1150℃的範圍。
接著，如第2圖(b)所示，在P-本體4的上側表面區域進行用以形成N+型源極高濃度區域8的離子注入。為了形成N+型源極高濃度區域8，例如將As較佳為以5×1014～1×1016atoms/cm2的劑量進行離子注入，俾以減低片電阻。當然，亦可高濃度注入P(磷)。
之後，如第2圖(c)所示，藉由較低的加速能量來形成P+本體接觸區域9，藉由較高的加速能量來形成延伸P-本體區域10。在此，在形成P+型本體接觸區域9時，例如將BF2較佳為以5×1014～1×1016atoms/cm2的劑量進行離子注入，俾以減低片電阻。當然，亦可高濃度注入B(硼)。
接著，以與既存的P-本體區域的底部呈連續的方式，而且在與深溝槽5稍微分離的位置形成延伸P-本體區域10。延伸P-本體區域10係以成為5×1016cm-3～1×1018cm-3的濃度的方式注入B(硼)或BF2(二氟化硼)。此時的注入加速能量係依溝槽MOSFET的所需耐壓而改變，較佳為50～1000keV的範圍內。此外，此時供離子注入之用的遮罩圖案係使用與供P+本體接觸區域9形成之用的離子注入所使用者為相同者。之後，進行供視需要而進行離子注入的不純物的活性化、擴散之用的熱處理。
之後，形成金屬層(未圖示)，且形成N+型源極高濃度區域8及P-本體4的電極。
以上說明係在使用N-epi層3的情形下進行說明，但是亦可使用P-epi層而與P-本體4同時將N型的不純物進行離子注入，而將N+型埋入層2與P-本體4之間設定為N型汲極區域。此外，在此係以N型電晶體為前提來作說明，但是在將埋入層、epi層作為P型、P-本體區域作為N型的P型的電晶體的情形下亦可同樣地適用。(當然亦可將epi層設定為N型，藉由不純物導入而將P型埋入層與本體區域之間設定為P型汲極區域。)
此外，關於形成在與溝槽MOSFET為相同基板上的CMOS，雖然完全未提及，但是以上所示之工程係在形成CMOS時，並未存在任何成為障礙的工程，而容易將溝槽MOSFET與CMOS形成在同一基板上。
第3及4圖係用以說明本實施形態之第2半導體裝置之製造方法的圖。
首先，如第3圖(a)所示，在形成於P型半導體基板21上的N+型埋入層22上設置epi層23，全體摻雜N型不純物(在此稱為N-epi層23)。N+型埋入層22係以具有5×1017cm-3～5×1019cm-3的濃度的Sb(銻)、或As(砷)、或P(磷)予以摻雜而形成，而且N-epi層23係藉由以1×1015cm-3～5×1017cm-3的濃度摻雜磷而實現。以N+型埋入層22的厚度而言，為約2～10μm厚，N-epi層23為2～10μm厚。
接著，在N-epi層23內形成供元件分離之用的STI(稱為淺溝槽24)，將絕緣膜埋入在淺溝槽24內。之後，位於溝槽MOSFET之形成預定區域的淺溝槽內的絕緣膜係予以去除。(該絕緣膜的去除亦可在之後對P-本體注入離子用的阻劑圖案形成後進行。)其中，淺溝槽的深度係藉由一般所被要求的動作電壓作適當設定，為大約200nm～600nm。
此外，如第3圖(b)所示，藉由離子注入來形成P-本體25。P-本體25係將B(硼)或BF2(二氟化硼)以成為5×1016cm-3～1×1018cm-3的濃度的方式進行注入。此時，形成有內部的絕緣膜已被去除的淺溝槽24的區域係將不純物注入地比表面為更深，因此可在淺溝槽24正下方將P-本體25形成較深，在其他區域將P-本體25形成較淺。亦即，可形成具有反映出N-epi層23的表面形狀的深度方向的不純物分布形狀的P-本體25。
接著，如第3圖(c)所示，形成深溝槽26。深溝槽26的深度為1～3um左右，藉由所希望的電晶體/汲極耐壓來作適當設定。而且，深溝槽26設定在P-本體25為較淺的區域乃極為重要。
接著，如第4圖(a)所示，藉由熱氧化，將閘極氧化膜27形成在深溝槽26的內壁，隔著閘極氧化膜27，將成為閘極電極28的多晶矽填充在溝槽26內。閘極電極28係藉由沿著深溝槽26的側壁及底面延伸的閘極氧化膜27而與N-epi層23及P-本體25作電性隔離。閘極氧化膜27的厚度係考慮到所希望的電晶體的閘極破壞耐壓來作設定，為大約7nm～20nm。此外，以閘極氧化膜27的形成溫度而言，為800℃至1150℃的範圍，較佳為1000℃～1150℃的範圍。
之後，如第4圖(b)所示，在P-本體25的上側表面及與深溝槽26的側壁相鄰接的淺溝槽24區域形成N+源極區域29及P+本體接觸區域30。
在以上說明中，係說明使用N-epi層23的情形，但是亦可使用P-epi層，與P-本體25同時地將N型的不純物進行離子注入，將N+型埋入層22與P-本體25之間設定為N型的汲極區域。此外，在此係以N型的電晶體為前提加以說明，但是將埋入層、epi層設為P型、P-本體區域設為N型的P型的電晶體的情形亦可同樣地適用。當然亦可將epi層設為N型，藉由不純物導入，將P型埋入層與本體區域之間設定為P型的汲極區域。
此外，關於形成在與溝槽MOSFET為相同基板上的CMOS，雖然完全未提及，但是以上所示工程係在CMOS形成時，並未存在任何成為障礙的工程，而容易將溝槽MOSFET與CMOS形成在同一基板上。
藉由以上說明的本實施形態，可得如下所示之效果。
(1)簡單的工程且不會增加遮罩工程，即可形成穿隧效應耐壓高的溝槽MOSFET。
(2)由於成為不均要因的因子少，因此可製造穩定品質的元件。
(3)可將通道長度保持較小的原狀而使穿隧效應耐壓提升，因此可實現電晶體的電流驅動能力高的溝槽MOSFET。
(產業上可利用性)
可利用在被要求較為高耐壓/高驅動能力之適於汽車的半導體裝置、或TV、DVD、生活家電等適於家庭的電化製品中成為有效的半導體裝置。
1、21．．．P型半導體基板
2、22．．．N+型埋入層
3、23．．．N-epi層
4、25．．．P-本體
5、26．．．深溝槽
6、27．．．閘極氧化膜
7、28．．．閘極電極
8、29．．．N+型源極高濃度區域
9、30．．．P+型本體接觸區域
10．．．延伸P-本體區域
24．．．淺溝槽
第1圖係用以說明本發明之實施形態之第一半導體裝置之製造方法的工程順序剖面圖。
第2圖係接續第1圖的工程順序剖面圖。
第3圖係用以說明本發明之實施形態之第二半導體裝置之製造方法的工程順序剖面圖。
第4圖係接續第3圖的工程順序剖面圖。
第5圖係用以說明習知的半導體裝置的圖。
1．．．P型半導體基板
2．．．N+型埋入層
3．．．N-epi層
4．．．P-本體
5．．．深溝槽
6．．．閘極氧化膜
7．．．閘極電極
8．．．N+型源極高濃度區域
9．．．P+型本體接觸區域
10．．．延伸P-本體區域
Claims (8)
- 一種半導體裝置之製造方法，其由以下工程所構成：在第1導電型的半導體基板形成成為高濃度汲極的第2導電型的埋入層的工程；在前述埋入層上形成成為低濃度汲極的第2導電型的磊晶層的工程；在前述磊晶層內形成成為本體區域的第1導電型的第1擴散層區域的工程；形成由前述第1擴散層區域延伸至前述磊晶層內的深溝槽區域的工程；在前述深溝槽區域的內壁形成閘極絕緣膜的工程；與前述閘極絕緣膜相接，在前述深溝槽區域內填充多晶矽而形成閘極電極的工程；在前述第1擴散層區域的表面形成第2導電型的源極區域的工程；由前述第1擴散層區域的表面，在與前述深溝槽區域分離的位置，且成為前述第1擴散層區域的底部的區域，將不純物進行離子注入，在前述第1擴散層區域連續形成成為朝向前述磊晶層延伸且比前述深溝槽區域為較淺的延伸本體區域的第1導電型的第2擴散層區域的工程；及在前述第1擴散層區域表面形成成為本體接觸區域的第1導電型的高濃度擴散層的工程。
- 如申請專利範圍第1項之半導體裝置之製造方法， 其中，形成前述第1擴散層區域的離子注入的加速能量為50~250keV的範圍，形成前述第2擴散層區域的離子注入的加速能量為100~1000keV的範圍，而且比形成前述第1擴散層區域的離子注入的加速能量為更高。
- 如申請專利範圍第1項之半導體裝置之製造方法，其中，前述第2擴散層區域係使用與形成成為前述本體接觸區域的第1導電型的高濃度擴散層的遮罩圖案為相同的遮罩圖案所形成。
- 一種半導體裝置之製造方法，其由以下工程所構成：在第1導電型的半導體基板形成成為高濃度汲極的第2導電型的埋入層的工程；在前述埋入層上形成成為低濃度汲極的第2導電型的磊晶層的工程；在前述磊晶層表面，在與之後形成的深溝槽區域分離的位置形成淺溝槽區域的工程；藉由由前述磊晶層表面透過前述淺溝槽區域進行離子注入，將具有反映出前述磊晶層表面的形狀的不純物分布形狀之成為本體區域的第1導電型的第1擴散層區域，形成為比前述深溝槽區域為較淺的工程；形成由前述第1擴散層區域延伸至前述磊晶層內的前述深溝槽區域的工程；在前述深溝槽區域的內壁形成閘極絕緣膜的工程；與前述閘極絕緣膜相接，在前述深溝槽區域內填充多 晶矽而形成閘極電極的工程；在前述第1擴散層區域的表面形成第2導電型的源極區域的工程；及在前述第1擴散層區域的表面形成成為本體接觸區域的第1導電型的高濃度擴散層的工程。
- 如申請專利範圍第4項之半導體裝置之製造方法，其中，前述淺溝槽的深度為200nm~600nm的範圍內。
- 一種半導體裝置，其係藉由如申請專利範圍第1項至第4項中任一項之半導體裝置之製造方法所製造的半導體裝置，其具有：第1導電型的半導體基板；形成在前述半導體基板上之成為高濃度汲極的第2導電型的埋入層；形成在前述埋入層上之成為低濃度汲極的第2導電型的磊晶層；形成在前述第2導電型的磊晶層內之成為本體區域的第1導電型的第1擴散層區域；由前述第1擴散層區域延伸至前述磊晶層內所形成的深溝槽區域；形成在前述深溝槽區域的內壁的閘極絕緣膜；與前述閘極絕緣膜相接，由被填充在前述深溝槽區域內的多晶矽所構成的閘極電極；形成在前述第1擴散層區域的表面的第2導電型的源極區域；及 形成在前述第1擴散層區域的表面之成為本體接觸區域的第1導電型的高濃度擴散層，前述第1擴散層區域係在由前述深溝槽區域分離的位置，在底部具有朝向前述磊晶層延伸且比前述深溝槽區域為較淺的第2擴散層區域的形狀。
- 如申請專利範圍第6項之半導體裝置，其中，前述第2擴散層區域係位於前述本體接觸區域之下。
- 如申請專利範圍第6項之半導體裝置，其中，另外具有形成在前述磊晶層表面的淺溝槽區域，前述第2擴散層區域係位於前述淺溝槽區域之下。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010214467A JP2012069824A (ja) | 2010-09-24 | 2010-09-24 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201225293A TW201225293A (en) | 2012-06-16 |
| TWI525817B true TWI525817B (zh) | 2016-03-11 |
Family
ID=45869779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW100132444A TWI525817B (zh) | 2010-09-24 | 2011-09-08 | Semiconductor device and method for manufacturing semiconductor device |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8450797B2 (zh) |
| JP (1) | JP2012069824A (zh) |
| KR (1) | KR20120031450A (zh) |
| CN (1) | CN102420146B (zh) |
| TW (1) | TWI525817B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8610172B2 (en) * | 2011-12-15 | 2013-12-17 | International Business Machines Corporation | FETs with hybrid channel materials |
| JP6022777B2 (ja) * | 2012-02-28 | 2016-11-09 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP6244147B2 (ja) * | 2013-09-18 | 2017-12-06 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP6179409B2 (ja) | 2014-01-24 | 2017-08-16 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689128A (en) * | 1995-08-21 | 1997-11-18 | Siliconix Incorporated | High density trenched DMOS transistor |
| US6084264A (en) | 1998-11-25 | 2000-07-04 | Siliconix Incorporated | Trench MOSFET having improved breakdown and on-resistance characteristics |
| US6472709B1 (en) * | 1999-03-01 | 2002-10-29 | General Semiconductor, Inc. | Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface |
| US6812526B2 (en) * | 2000-03-01 | 2004-11-02 | General Semiconductor, Inc. | Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface |
| JP2002170890A (ja) * | 2000-12-01 | 2002-06-14 | New Japan Radio Co Ltd | 半導体装置 |
| JP4109565B2 (ja) * | 2003-03-31 | 2008-07-02 | ローム株式会社 | 半導体装置の製造方法および半導体装置 |
| JP2007221024A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体装置 |
| JP5721308B2 (ja) * | 2008-03-26 | 2015-05-20 | ローム株式会社 | 半導体装置 |
-
2010
- 2010-09-24 JP JP2010214467A patent/JP2012069824A/ja active Pending
-
2011
- 2011-09-06 US US13/225,840 patent/US8450797B2/en not_active Expired - Fee Related
- 2011-09-08 TW TW100132444A patent/TWI525817B/zh not_active IP Right Cessation
- 2011-09-22 KR KR1020110095894A patent/KR20120031450A/ko not_active Application Discontinuation
- 2011-09-23 CN CN201110302770.8A patent/CN102420146B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW201225293A (en) | 2012-06-16 |
| US8450797B2 (en) | 2013-05-28 |
| KR20120031450A (ko) | 2012-04-03 |
| CN102420146A (zh) | 2012-04-18 |
| JP2012069824A (ja) | 2012-04-05 |
| US20120074490A1 (en) | 2012-03-29 |
| CN102420146B (zh) | 2016-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9269806B2 (en) | Semiconductor device and method of fabricating same | |
| TWI570928B (zh) | 包括翼片和汲極延伸區的半導體裝置和製造方法 | |
| US7981783B2 (en) | Semiconductor device and method for fabricating the same | |
| KR100790257B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US8981462B2 (en) | Semiconductor device | |
| US9660020B2 (en) | Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same | |
| JP2007227746A (ja) | 半導体装置及びその製造方法 | |
| JP2008270806A (ja) | 半導体素子及びその製造方法 | |
| US8748980B2 (en) | U-shape RESURF MOSFET devices and associated methods of manufacturing | |
| TW201606857A (zh) | 半導體裝置之製造方法 | |
| US10217828B1 (en) | Transistors with field plates on fully depleted silicon-on-insulator platform and method of making the same | |
| TWI525817B (zh) | Semiconductor device and method for manufacturing semiconductor device | |
| KR101985664B1 (ko) | 반도체 장치의 제조 방법 | |
| TWI624065B (zh) | 雙擴散金屬氧化物半導體元件及其製造方法 | |
| TWI555095B (zh) | Semiconductor device and manufacturing method thereof | |
| CN108574014B (zh) | Ldmos器件及其制造方法 | |
| CN112054061B (zh) | 一种部分耗尽绝缘体上硅的体接触结构及其制作方法 | |
| TWI619200B (zh) | 具有雙井區之金屬氧化物半導體元件及其製造方法 | |
| US7932140B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR20150065489A (ko) | 고전압 반도체 소자 및 그 제조방법 | |
| KR20090102689A (ko) | 반도체 디바이스 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |