KR20090102689A - 반도체 디바이스 및 그의 제조 방법 - Google Patents
반도체 디바이스 및 그의 제조 방법Info
- Publication number
- KR20090102689A KR20090102689A KR1020090025248A KR20090025248A KR20090102689A KR 20090102689 A KR20090102689 A KR 20090102689A KR 1020090025248 A KR1020090025248 A KR 1020090025248A KR 20090025248 A KR20090025248 A KR 20090025248A KR 20090102689 A KR20090102689 A KR 20090102689A
- Authority
- KR
- South Korea
- Prior art keywords
- conductivity type
- impurity diffusion
- layer
- concentration impurity
- concentration
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 122
- 238000002955 isolation Methods 0.000 claims abstract description 29
- 238000009792 diffusion process Methods 0.000 claims description 86
- 230000015572 biosynthetic process Effects 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
트랜지스터 특성이 설계 특성으로부터 벗어나지 않게 방지할 수 있는 반도체 디바이스를 제공하는 것을 목적으로 하며, 본 발명의 반도체 디바이스는, 게이트 절연막 및 채널 형성 영역 위에 위치된 게이트 전극; 트랜지스터의 소스 및 드레인으로서 기능하는 2개의 제 2 도전형 고-농도 불순물 확산층들; 깊이층 방향 및 채널-길이측 방향으로 제 2 도전형 고-농도 불순물 확산층들을 확장시키기 위해, 제 2 도전형 고-농도 불순물 확산층들의 농도보다 낮은 농도를 갖고, 제 2 도전형 고-농도 불순물 확산층들 주변에 각각 제공되는 2개의 제 2 도전형 저-농도 불순물 확산층들; 및 반도체 층의 농도보다 높은 농도를 갖고, 제 2 도전형 저-농도 불순물 확산층들 아래에 위치되며, 디바이스 격리막 아래의 영역을 통해 채널 형성 영역 아래의 영역으로부터 디바이스 격리막의 외주변을 향해 연장되는 제 1 도전형 매립층을 갖는다.
Description
본 출원은 일본 특허 출원 제 2008-081620호에 기초하며, 그의 내용은 여기에 참조로서 포함된다.
본 발명은, 설계 특성을 벗어나지 않고도 트랜지스터 특성을 억제할 수 있는 반도체 디바이스 및 그의 제조 방법에 관한 것이다.
고-전압 MOS 트랜지스터의 공지된 일 예가 일본 특허 공개 공보 제 2002-289847호에 설명되어 있다. 도 7의 단면도에 의해 도시된 바와 같이, 트랜지스터는 제 1 도전형 반도체 층 (300) 에 형성되어 있으며, 게이트 절연막 (330), 게이트 전극 (340), 및 소스 및 드레인으로서 기능하는 제 2 도전형 고-농도 불순물 확산층 (370) 및 저-농도 불순물 확산층 (360) 을 갖는다. 게이트 절연막 (330) 및 게이트 전극 (340) 은 채널 형성 영역 (380) 위에 위치되어 있다. 깊이측 (depth-wise) 방향 및 채널-길이측 방향으로 고-농도 불순물 확산층 (370) 이 확장하도록 저-농도 불순물 확산층 (360) 이 형성된다. 고-농도 불순물 확산층 (370) 은, 게이트 전극 (340) 을 마스크로서 사용하면서, 자기-정렬 (self-aligned) 방식으로 불순물의 이온 주입에 의해 형성된다.
트랜지스터가 내부에 형성되는 반도체 층에서, 종종 기판 전류는 채널 형성 영역 아래에 위치된 영역으로부터 디바이스 형성 영역의 외주변을 향해 흐를 수도 있다. 그러한 기판 전류가 흘러야 한다면, 채널 형성 영역 아래에 위치된 반도체 층의 전위는 변할 수도 있으며, 그에 의해 소스, 반도체 층, 및 드레인은 바이폴라 트랜지스터처럼 함께 동작할 수도 있다. 바이폴라 트랜지스터의 그러한 동작은 설계 특성으로부터 트랜지스터 특성을 벗어나게 할 수도 있다.
본 발명에 따르면,
제 1 도전형 반도체 층에 형성된 디바이스 격리막;
상기 디바이스 격리막에 의해 분할된 디바이스 형성 영역;
상기 디바이스 형성 영역에 제공된 채널 형성 영역;
상기 채널 형성 영역 위에 위치된 게이트 절연막;
상기 게이트 절연막 위에 위치된 게이트 전극;
트랜지스터의 소스 및 드레인으로서 기능하고, 상기 디바이스 형성 영역에 형성된 적어도 2개 이상의 제 2 도전형 고-농도 불순물 확산층들;
깊이층 방향 및 채널-길이측 방향으로 상기 제 2 도전형 고-농도 불순물 확산층들을 확장시키기 위해, 상기 제 2 도전형 고-농도 불순물 확산층들의 농도보다 낮은 농도를 갖고, 상기 디바이스 형성 영역에 형성되며, 상기 제 2 도전형 고-농도 불순물 확산층들 주변에 각각 제공되는 제 2 도전형 저-농도 불순물 확산층들; 및
상기 반도체 층의 농도보다 높은 농도를 갖고, 상기 제 2 도전형 저-농도 불순물 확산층들 아래에 위치되며, 상기 디바이스 격리막 아래의 영역을 통해, 상기 채널 형성 영역 아래의 영역으로부터 상기 디바이스 격리막의 외주변을 향해 연장되는 제 1 도전형 매립층을 포함하는 반도체 디바이스가 제공된다.
본 발명에 따르면, 반도체 디바이스를 제조하는 방법이 또한 제공되며, 상기 방법은,
디바이스 형성 영역을 분할하도록 제 1 도전형 반도체 층에 디바이스 격리막을 형성하는 단계;
상기 디바이스 형성 영역에 적어도 2개 이상의 제 2 도전형 저-농도 불순물 확산층들을 형성하는 단계;
제 1 도전형 불순물을 내부에 도입함으로써 상기 반도체 층에 제 1 도전형 매립층을 형성하는 단계;
상기 디바이스 형성 영역 위에 게이트 절연막 및 게이트 전극을 형성하는 단계; 및
트랜지스터의 소스 및 드레인으로서 기능하는 제 2 도전형 고-농도 불순물 확산층을 상기 제 2 도전형 저-농도 불순물 확산층들에 각각 형성하는 단계를 포함하며,
상기 제 2 도전형 저-농도 불순물 확산층들은 깊이측 방향 및 채널-길이측 방향으로 상기 제 2 도전형 고-농도 불순물 확산층들을 확장시키고,
상기 제 1 도전형 매립층은 상기 제 2 도전형 저-농도 불순물 확산층들 아래에 위치되고, 상기 디바이스 격리막 아래의 영역을 통해 상기 게이트 절연막 아래의 영역으로부터 상기 디바이스 격리막의 외주변을 향해 연장된다.
본 발명에 따르면, 채널 형성 영역 아래에 위치된 반도체 층의 전위가 기판 전류에 의해 상승되는 것을 억제할 수도 있도록, 그 기판 전류는 제 1 도전형 매립층을 통해 디바이스 형성 영역의 외주변으로 흐른다. 따라서, 2개의 제 2 도전형 저-농도 불순물 확산층들 및 그 사이에 위치된 반도체 층은 바이폴라 트랜지스터로서 동작하는 것이 억제될 수도 있다. 이러한 방식으로, 트랜지스터 특성이 설계 특성으로부터 벗어나지 않고도 억제될 수도 있다.
도 1은 제 1 실시형태의 반도체 디바이스의 일 구성을 도시한 단면도.
도 2는 도 1의 A-A' 단면에서 관측되는 바와 같은 제 1 도전형 및 제 2 도전형 불순물의 농도들의 각각의 깊이 프로파일들을 도시한 도면.
도 3a 내지 도 3c는 이러한 실시형태의 반도체 디바이스를 제조하는 방법을 도시한 단면도.
도 4는 제 2 실시형태의 반도체 디바이스의 일 구성을 도시한 단면도.
도 5a 및 도 5b는 도 4의 A-A' 단면에서 관측되는 바와 같은 제 1 도전형 및 제 2 도전형 불순물의 농도들의 깊이 프로파일들을 도시한 도면.
도 6a 및 도 6b는 일본 특허 공개 공보 제 2002-289847호에 설명된 트랜지스터의 일 구성을 도시한 단면도.
도 7은 제 3 실시형태의 반도체 디바이스를 제조하는 방법을 설명하는 단면도.
*도면의 주요부분에 대한 부호의 설명*
100: 반도체 층 110: 디바이스 형성 영역
120: 디바이스 격리막 130, 330: 게이트 절연막
140, 340: 게이트 전극 150: 측벽
160, 360: 제 2 도전형 저-농도 불순물 확산층
170, 370: 제 2 도전형 고-농도 불순물 확산층
180: 채널 형성 영역 190: 제 1 도전형 매립층
200: 제 1 도전형 고-농도 불순물 확산층
300: 제 1 도전형 반도체 층
본 발명의 상기 및 다른 목적들, 이점들 및 특성들은 첨부한 도면과 함께 취해진 다음의 설명으로부터 더 명백해질 것이다.
다음으로, 본 발명은 예시적인 실시형태를 참조하여 여기에 설명될 것이다. 당업자는, 본 발명의 교시를 사용하여 많은 대안적인 실시형태들이 달성될 수 있고, 본 발명은 설명의 목적을 위해 도시된 실시형태에 제한되지 않는다는 것을 인식할 것이다.
본 발명의 실시형태는 첨부된 도면을 참조하여 설명될 것이다. 임의의 유사한 구성물이 모든 도면에서 유사한 도면 부호와 함께 제공될 것이고, 이에 따라, 설명이 반복되지 않을 것이라는 것을 유의한다.
도 1은 제 1 실시형태의 반도체 디바이스를 도시한 단면도이다. 반도체 디바이스는, 반도체 층 (100), 그 반도체 층 (100) 에 형성된 디바이스 격리막 (120), 디바이스 형성 영역 (110), 채널 형성 영역 (180), 게이트 절연막 (130), 게이트 전극 (140), 적어도 2개 이상의 제 2 도전형 고-농도 불순물 확산층들 (170), 적어도 2개 이상의 제 2 도전형 저-농도 불순물 확산층들 (160), 및 제 1 도전형 매립층 (190) 을 갖는다. 반도체 층 (100) 은 제 1 도전형이다. 디바이스 형성 영역 (110) 은 디바이스 격리막 (120) 에 의해 분할된다. 채널 형성 영역 (180) 은 디바이스 형성 영역 (110) 에 제공된다. 게이트 절연막 (130) 은 채널 형성 영역 (180) 위에 위치된다. 게이트 전극 (140) 은 게이트 절연막 (130) 위에 위치된다.
제 2 도전형 고-농도 불순물 확산층들 (170) 은 디바이스 형성 영역 (110) 에 형성되며, 트랜지스터의 소스 및 드레인으로서 기능한다. 제 2 도전성 저-농도 불순물 확산층들 (160) 은, 각각, 제 2 도전형 고-농도 불순물 확산층들 (170) 주변의 디바이스 형성 영역 (110) 에 형성된다. 제 2 도전형 저-농도 불순물 확산층들 (160) 은, 깊이측 방향 및 채널-길이측 방향으로 제 2 도전형 고-농도 불순물 확산층들 (170) 을 확장시키고, 제 2 도전형 고-농도 불순물 확산층들 (170) 의 농도보다 낮은 농도를 갖도록 형성된다.
제 1 도전형 매립층 (190) 은 반도체 층 (100) 에 형성되며, 제 2 도전형 저-농도 불순물 확산층들 (160) 아래의 영역으로부터 디바이스 격리막 (120) 의 외주변을 향해 연장한다. 제 1 도전형 매립층 (190) 은 반도체 층 (100) 의 불순물 농도보다 더 높은 불순물 농도를 갖는다.
반도체 디바이스에서, 가급적, 기판 전류는 제 1 도전형 매립층 (190) 을 통하여 채널 형성 영역 (180) 아래의 영역으로부터 디바이스 형성 영역 (110) 의 외주변을 향해 흐를 수도 있다. 상술된 바와 같이, 제 1 도전형 매립층 (190) 의 불순물 농도는 반도체 층 (100) 의 불순물 농도보다 더 크다. 따라서, 디바이스 형성 영역 (110) 의 외주변을 향해 흐르는 기판 전류에 대한 저항도는 낮아질 것이며, 따라서, 채널 형성 영역 (180) 아래에 위치된 반도체 층 (100) 의 전위는 그 기판 전류에 의해 상승되는 것이 억제될 수도 있다. 따라서, 2개의 제 2 도전형 저-농도 불순물 확산층들 (160) 및 그들 사이에 위치된 반도체 층 (100) 은 바이폴라 트랜지스터와 같이 동작하는 것이 억제될 수도 있다. 따라서, 트랜지스터 특성은 설계 특성으로부터 벗어나지 않고도 억제될 수도 있다.
반도체 층 (100) 은 실리콘 기판과 같은 반도체 기판이거나, SOI (Silicon On Insulator) 기판의 반도체 층일 수도 있다.
반도체 층 (100) 의 표면부에서, 제 1 도전형 고-농도 불순물 확산층 (200) 이 형성된다. 제 1 도전형 고-농도 불순물 확산층 (200) 은 디바이스 형성 영역 (110) 외부에 위치되며, 반도체 층 (100) 의 불순물 농도보다 높은 제 1 도전형 불순물 농도를 갖는다. 제 1 도전형 고-농도 불순물 확산층 (200) 은, 기판 전위를 인가하는 접촉부 (미도시) 와 전기적으로 접속된다. 제 1 도전형 매립층 (190) 은 채널 형성 영역 (180) 아래의 영역으로부터 제 1 도전형 고-농도 불순물 확산층 (200) 아래의 영역을 향해 확장한다. 가급적, 기판 전류는 제 1 도전형 매립층 (190) 을 통해 제 1 도전형 고-농도 불순물 확산층 (200) 을 향해 흐른다.
도 1에 도시된 트랜지스터는 고-전압 트랜지스터이며, 여기서, 게이트 절연막 (130) 은 통상적으로 실리콘 옥사이드 막으로 구성된다. 이러한 구성에서, 게이트 절연막 (130) 의 두께는 통상적으로 10nm 이상이고 70nm 이하이다. 게이트 전극 (140) 의 측면상에서, 측벽 (150) 이 형성된다.
이러한 실시형태에서, 게이트 전극 (140) 은 채널 길이보다 더 긴 채널-길이측 방향의 폭을 가지며, 2개의 측면들 (140a) 은, 각각, 상이한 면상에서 제 2 도전형 저-농도 불순물 확산층들 (160) 위에 위치된다. 제 2 도전형 저-농도 불순물 확산층들 (160) 의 일부가 게이트 전극 (140) 아래에 위치되므로, 트랜지스터는 축소될 수도 있다. 게이트 전극 (140) 과 제 2 도전형 저-농도 불순물 확산층들 (160) 각각이 중첩하는 영역의 폭은 통상적으로 0.2㎛ 이상 및 1.2㎛ 이하이다.
게이트 전극 (140) 의 측면들 (140a) 중 하나의 측면이, 드레인으로서 기능하는 제 2 도전형 저-농도 불순물 확산층들 (160) 중 하나의 확산층 위에 위치되면, 전계가 그 측면 (140a) 의 하단부에 집중될 수도 있으며, 그에 의해, 기판 전류가 증가할 가능성이 더 있을 수도 있다는 것을 유의한다. 그러나, 이러한 실시형태에 따르면, 기판 전류가 증가해야 할지라도, 상술된 바와 같이, 2개의 제 2 도전형 저-농도 불순물 확산층들 (160) 및 그들 사이에 위치된 반도체 층 (100) 은 바이폴라 트랜지스터로서 함께 동작하는 것이 억제될 수도 있다. 따라서, 트랜지스터 특성은 설계 특성으로부터 벗어나지 않고도 억제될 수도 있다.
예를 들어, 제 2 도전형 저-농도 불순물 확산층들 (160) 과 일반적인 반도체 층 (100) 사이의 경계는, 활성화된 제 2 도전형 불순물의 농도가 활성화된 제 1 도전형 불순물의 농도를 초과하는 라인에 의해 정의될 수도 있다. 통상적으로 활성화된 제 1 도전형 불순물의 농도를 1×1014/cm3 으로 가정하면서, 제 1 도전형 매립층 (190) 과 일반적인 반도체 층 (100) 사이의 경계가 결정될 수도 있다.
도면에 도시된 예에서, 제 1 도전형 매립층 (190) 과 제 2 도전형 저-농도 불순물 확산층들 (160) 사이의 거리 L이, 예를 들어, 0㎛ 이상 및 0.2㎛ 이하인 것이 바람직하다. 거리 L이 감소함에 따라, 가급적 채널 형성 영역 (180) 에 형성된 공핍층은 채널-길이측 방향으로 확장할 가능성이 적어질 수도 있으며, 그에 의해, 펀치-스루 (punch-through) 가 2개의 제 2 도전형 저-농도 불순물 확산층들 (160) 사이에서 발생하는 것이 억제될 수도 있다.
도 2는 도 1의 A-A' 단면에서 관측되는 바와 같은 제 1 도전형 및 제 2 도전형 불순물의 농도들의 각각의 깊이 프로파일들을 도시한 도면이다. A-A' 단면에서 관측되는 바와 같이, 트랜지스터의 문턱 전압 (threshold voltage; Vth) 을 조정하기 위한 제 1 도전형 불순물 (파선), 제 2 도전형 저-농도 불순물 확산층들 (160) 을 형성하기 위한 제 2 도전형 불순물 (점괘선), 및 제 1 도전형 매립층 (190) 을 형성하기 위한 제 1 도전형 불순물 (실선) 이 주입되어 있다. 파선과 점괘선이 교차하는 포인트는, 제 2 도전형 저-농도 불순물 확산층들 (160) 중 하나의 확산층과 반도체 층 (100) 사이의 경계를 나타낸다. 예를 들어, 그 경계의 깊이는 0.3㎛ 이상 및 1㎛ 이하이다. 파선과 실선이 교차하는 포인트는, 제 1 도전형 매립층 (190) 과 반도체 층 (100) 사이의 경계를 나타낸다. 그 경계에서의 불순물 농도는 통상적으로 1×1014/cm3 이상이고, 바람직하게는 1×1015/cm3 이상이며, 더 바람직하게는 1×1016/cm3 이상이다.
디바이스 격리막 (120) 의 하단부를 0으로서 가정하고, 또한, 상기 반도체 층의 표면을 향한 방향을 포지티브 방향으로서 가정하면서, 제 1 도전형 매립층 (190) 의 불순물 농도의 깊이측 방향에서의 피크 위치는, 바람직하게는 -0.5㎛ 이상 및 0.5㎛ 이하, 더 바람직하게는 -0.3㎛ 이상 및 0.3㎛ 이하로 조정된다. 이러한 조정에 의해, 도 1에 도시된 복수의 트랜지스터들이 그 사이에 디바이스 격리막 (120) 을 배치하면서 나란히 형성되는 경우에 있어서, 인접한 트랜지스터들 사이에 기대되는 임의의 전류 누설은 제 1 도전형 매립층 (190) 의 기여에 의해 억제될 수도 있다.
피크 위치의 깊이는 통상적으로 1㎛ 이상 및 2㎛ 이하이고, 그 피크 위치에서의 불순물 농도는 통상적으로 1×1017/cm3 이상이다.
도 3a 내지 도 3c는 이러한 실시형태의 반도체 디바이스를 제조하는 방법을 도시한 단면도이다. 먼저, 도 3a에 도시된 바와 같이, 디바이스 격리막 (120) 이 반도체 층 (100) 에 형성된다. 통상적으로, 디바이스 격리막 (120) 은 STI (Shallow Trench Isolation) 프로세스에 의해 형성될 수도 있거나, LOCOS 프로세스에 의해 형성될 수도 있다. 다음으로, 마스크 패턴 (미도시) 이 형성되며, 그 후, 제 2 도전형 불순물이 그 마스크 패턴을 통한 이온 주입에 의해 도입된다. 그 후, 마스크 패턴이 제거되며, 반도체 층 (100) 은 어닐링 (anneal) 된다. 이들 프로세스들에 의해, 제 2 도전형 저-농도 불순물 확산층들 (160) 이 형성된다.
다음으로, 도 3b에 도시된 바와 같이, 디바이스 격리막 (120) 을 마스크로서 사용하는 자기-정렬 방식으로 제 1 도전형 불순물 이온이 주입된다. 여기에서의 이온 주입은 상이한 이온 주입 에너지 하에서 복수회 반복된다. 이들 프로세스들에 의해, 채널 형성 영역 (180) 및 제 1 도전형 매립층 (190) 이 형성된다. 이러한 프로세스에서, 예를 들어, 먼저 제 1 도전형 매립층 (190) 을 형성하고, 그 후 채널 형성 영역 (180) 을 형성하는 것이 허용가능할 수도 있다.
다음으로, 도 3c에 도시된 바와 같이, 게이트 절연막 (130) 및 게이트 전극 (140) 이 형성된다. 예를 들어, 게이트 절연막 (130) 은 열 산화에 의해 형성된다.
그 후, 측벽들 (150) 이 형성된다. 다음으로, 제 2 도전형 불순물 이온이 자기-정렬 방식으로 주입되어, 그에 의해, 제 2 도전형 저-농도 불순물 확산층들 (160) 에서 제 2 도전형 고-농도 불순물 확산층들 (170) 을 형성한다. 각각의 제 2 도전형 고-농도 불순물 확산층 (170) 의 말단부는 각각의 측벽 (150) 과 중첩한다. 이들 프로세스들에 의해, 도 1에 도시된 반도체 디바이스가 형성될 수도 있다.
상술된 바와 같이, 이러한 실시형태에 따르면, 제 1 도전형 매립층 (190) 이 트랜지스터 아래에 형성된다. 제 1 도전형 매립층 (190) 은 통상적으로 디바이스 형성 영역 (110) 아래 및 주변에 형성되며, 채널 형성 영역 (180) 아래의 영역으로부터 그의 외주변을 향해 연장한다. 따라서, 가급적 디바이스 형성 영역 (110) 외부에 흐르는 기판 전류에 대한 저항도는 낮아질 수도 있으며, 그에 의해, 채널 형성 영역 (180) 아래에 위치된 반도체 층 (100) 의 전위는 그 기판 전류로 인해 상승하는 것이 억제될 수도 있다. 따라서, 2개의 제 2 도전형 저-농도 불순물 확산층들 (160) 및 그 사이에 위치된 반도체 층 (100) 은 바이폴라 트랜지스터로서 함께 동작하는 것이 억제될 수도 있다. 따라서, 트랜지스터 특성은 설계 특성을 벗어나지 않고도 억제될 수도 있다.
또한, 게이트 전극 (140) 의 2개의 측면들 (140a) 각각은, 각각, 상이한 측면상에서 제 2 도전형 저-농도 불순물 확산층들 (160) 위에 위치된다. 이러한 경우의 트랜지스터는 다운사이징될 수도 있지만, 기판 전류가 더 용이하게 증가할 수도 있다. 그러나, 상술된 바와 같이, 제 1 도전형 매립층 (190) 의 포메이션으로 인해, 2개의 제 2 도전형 저-농도 불순물 확산층들 (160) 및 그 사이에 위치된 반도체 층 (100) 은, 이러한 구조에도 불구하고, 바이폴라 트랜지스터로서 함께 동작하는 것이 억제될 수도 있다.
도 4는 제 2 실시형태에 따른 반도체 디바이스의 일 구성을 도시한 단면도이다. 반도체 디바이스는, 제 2 도전형 저-농도 불순물 확산층들 (160) 의 저부면들 및 제 1 도전형 매립층 (190) 의 상부면이 접촉되어 있다는 점을 제외하고, 제 1 실시형태에서 도시된 반도체 디바이스와 유사하게 구성된다. 또한, 이러한 실시형태에 따라 반도체 디바이스를 제조하는 방법은, 제 1 실시형태에서 도시된 방법과 유사하다.
도 5a 및 도 5b는 도 4의 A-A' 단면에서 관측되는 바와 같은 제 1 도전형 및 제 2 도전형 불순물의 농도들의 각각의 깊이 프로파일들을 도시한 도면이고, 제 1 실시형태의 도 2에 대응한다.
도 5a에 도시된 예시적인 경우에서, A-A' 단면에서 관측되는 바와 같이, 채널 형성 영역 (180) 에서 트랜지스터의 문턱 전압 (Vth) 을 조정하기 위한 제 1 도전형 불순물 (파선), 제 2 도전형 저-농도 불순물 확산층들 (160) 을 형성하기 위한 제 2 도전형 불순물 (점괘선), 및 제 1 도전형 매립층 (190) 을 형성하기 위한 제 1 도전형 불순물 (실선) 이 주입되어 있다. 이러한 도면에 도시된 예에서, 실선과 점괘선이 교차하는 포인트는 도 2에 도시된 예와 비교하여 더 높은 농도 영역에 더 얕게 시프트한다. 이러한 이유 때문에, 제 1 도전형 매립층 (190) 및 제 2 도전형 저-농도 불순물 확산층 (160) 이 접촉하게 된다.
도 5b에 도시된 예는, 제 1 도전형 매립층 (190) 을 형성하기 위한 제 1 도전형 불순물 (실선) 이 제 1 에너지 하에서 2개의 단계에 의해 주입된다는 점을 제외하고 도 5a에 도시된 예와 유사할 수도 있으며, 제 2 에너지는 제 1 에너지보다 작다. 제 2 에너지 하의 이온 주입은 2개의 제 2 도전형 저-농도 불순물 확산층들 (160) 사이의 펀치-스루를 억제하는 것을 목적으로 하며, 여기서, 도즈는 제 1 에너지 하의 도즈보다 작다.
또한, 이러한 실시형태에서, 제 1 실시형태에서의 효과와 유사한 효과가 획득될 수도 있다. 또한, 제 1 도전형 매립층 (190) 및 반도체 층 (100) 의 표면들은 더 근접하게 될 수도 있다. 따라서, 공핍층은 채널 형성 영역 (180) 에서 채널-길이측 방향으로 확장할 가능성이 더 적을 수도 있으며, 그에 의해, 펀치-스루가 2개의 제 2 도전형 저-농도 불순물 확산층들 (160) 사이에서 발생하는 것이 억제될 수도 있다. 따라서, 2개의 제 2 도전형 저-농도 불순물 확산층들 (160) 사이의 거리는 짧아질 수도 있으며, 그에 의해, 트랜지스터는 추가적으로 축소될 수도 있다.
도 6a 및 도 6b는 제 3 실시형태의 반도체 디바이스를 제조하는 방법을 설명하는 단면도이다. 반도체 디바이스를 제조하는 이러한 방법에서 측벽들 (150) 을 형성하는 단계들까지의 프로세스들은 제 1 실시형태에서 나타낸 반도체 디바이스를 제조하는 방법의 프로세스와 유사하므로, 그에 대한 설명은 반복되지 않을 것이다.
측벽들 (150) 이 형성된 이후, 마스크 패턴 (20) 이 형성된다. 다음으로, 마스크로서 마스크 패턴 (20) 및 디바이스 격리막 (120) 을 사용하여 제 2 도전형 불순물 이온이 주입된다. 이러한 방식으로, 제 2 도전형 고-농도 불순물 확산층들 (170) 이 형성된다. 제 2 도전형 고-농도 불순물 확산층들 (170) 은 측벽들 (150) 과 중첩하지 않는다. 각각의 제 2 도전형 고-농도 불순물 확산층 (170) 과 게이트 전극 (140) 사이의 거리 S는, 예를 들어, 0.2㎛ 이상 및 1㎛ 이하이다.
이후, 도 6b에 도시된 바와 같이, 마스크 패턴 (20) 이 제거된다.
또한, 이러한 실시형태에서 제조된 반도체 디바이스에 의하면, 제 1 실시형태에서의 효과와 유사한 효과가 획득될 수도 있다. 각각의 제 2 도전형 고-농도 불순물 확산층 (170) 과 각각의 측벽 (150) 및 이에 따라 게이트 전극 (140) 사이의 특정한 거리가 보장될 수도 있으므로, 트랜지스터의 내압 (voltage resistance) 이 증가될 수도 있다.
본 발명의 실시형태들은, 상술된 구성들 이외의 임의의 구성들의 이용을 허용하면서, 단지 본 발명의 예로서 첨부된 도면을 참조하여 상술되었다. 예를 들어, 상술된 개별 실시형태에서, 제 2 도전형 고-농도 불순물 확산층들 (170) 및 제 2 도전형 저-농도 불순물 확산층들 (160) 의 레이아웃은 개별 도면들에서 도시된 레이아웃에 제한되지 않는다.
본 발명이 상기 실시형태에 제한되지 않으며, 본 발명의 범위 및 사상을 벗어나지 않고도 변형 및 변경될 수도 있다는 것이 명백하다.
Claims (10)
- 제 1 도전형 반도체 층에 형성된 디바이스 격리막;상기 디바이스 격리막에 의해 분할된 디바이스 형성 영역;상기 디바이스 형성 영역에 제공된 채널 형성 영역;상기 채널 형성 영역 위에 위치된 게이트 절연막;상기 게이트 절연막 위에 위치된 게이트 전극;상기 디바이스 형성 영역에 형성되며, 트랜지스터의 소스 및 드레인으로서 기능하는 적어도 2개 이상의 제 2 도전형 고-농도 불순물 확산층;상기 제 2 도전형 고-농도 불순물 확산층을 깊이측 (depth-wise) 방향 및 채널-길이측 (channel-length-wise) 방향으로 확장시키기 위해, 상기 제 2 도전형 고-농도 불순물 확산층의 농도보다 낮은 농도를 갖고, 상기 디바이스 형성 영역에 형성되며, 상기 제 2 도전형 고-농도 불순물 확산층 주변에 각각 제공되는 제 2 도전형 저-농도 불순물 확산층; 및상기 제 1 도전형 반도체 층의 농도보다 높은 농도를 갖고, 상기 제 2 도전형 저-농도 불순물 확산층 아래에 위치되며, 상기 디바이스 격리막 아래의 영역을 통해, 상기 채널 형성 영역 아래의 영역으로부터 상기 디바이스 격리막의 외주변을 향해 연장되는 제 1 도전형 매립층을 포함하는, 반도체 디바이스.
- 제 1 항에 있어서,상기 게이트 전극은 채널 길이보다 더 큰 상기 채널-길이측 방향의 폭을 갖고, 2개의 상기 제 2 도전형 저-농도 불순물 확산층들 각각 위에 각각 위치된 2개의 측면을 갖는, 반도체 디바이스.
- 제 2 항에 있어서,상기 게이트 전극이 상기 제 2 도전형 저-농도 불순물 확산층 각각과 중첩하는 영역은, 0.2㎛ 이상 및 1.2㎛ 이하의 폭을 갖는, 반도체 디바이스.
- 제 1 항에 있어서,상기 디바이스 형성 영역 외부에 위치하면서, 상기 제 1 도전형 반도체 층의 농도보다 높은 농도를 갖고 상기 제 1 도전형 반도체 층에 형성되는 제 1 도전형 고-농도 불순물 확산층을 더 포함하며,상기 제 1 도전형 매립층은, 상기 채널 형성 영역 아래의 영역으로부터 상기 제 1 도전형 고-농도 불순물 확산층 아래의 영역을 향해 연장되는, 반도체 디바이스.
- 제 1 항에 있어서,상기 게이트 절연막은 10nm 이상 및 70nm 이하의 두께를 갖는, 반도체 디바이스.
- 제 4 항에 있어서,상기 제 1 도전형 고-농도 불순물 확산층은, 다른 영역들과 경계진 그의 영역에서 1×1014/cm3 이상의 불순물 농도를 갖는, 반도체 디바이스.
- 제 6 항에 있어서,상기 제 1 도전형 고-농도 불순물 확산층은, 다른 영역들과 경계진 그의 영역에서 1×1016/cm3 의 불순물 농도를 갖는, 반도체 디바이스.
- 제 1 항에 있어서,상기 제 2 도전형 저-농도 불순물 확산층과 상기 제 1 도전형 매립층 사이의 거리가 0.2㎛ 이하인, 반도체 디바이스.
- 제 1 항에 있어서,상기 제 1 도전형 반도체 층의 깊이측 방향에서,상기 제 1 도전형 매립층은, 상기 디바이스 격리막의 하단부를 0으로 가정하고, 또한, 상기 제 1 도전형 반도체 층의 표면을 향한 방향을 포지티브 방향으로 가정할 때, -0.5㎛ 이상 및 0.5㎛ 이하의 불순물 농도의 피크 위치를 갖는, 반도체 디바이스.
- 디바이스 형성 영역을 분할하도록 제 1 도전형 반도체 층에 디바이스 격리막을 형성하는 단계;상기 디바이스 형성 영역에 적어도 2개 이상의 제 2 도전형 저-농도 불순물 확산층을 형성하는 단계;제 1 도전형 불순물을 내부에 도입함으로써 상기 제 1 도전형 반도체 층에 제 1 도전형 매립층을 형성하는 단계;상기 디바이스 형성 영역 위에 게이트 절연막 및 게이트 전극을 형성하는 단계; 및트랜지스터의 소스 및 드레인으로서 기능하는 제 2 도전형 고-농도 불순물 확산층을 상기 제 2 도전형 저-농도 불순물 확산층에 각각 형성하는 단계를 포함하며,상기 제 2 도전형 저-농도 불순물 확산층은 깊이측 방향 및 채널-길이측 방향으로 상기 제 2 도전형 고-농도 불순물 확산층을 확장시키고,상기 제 1 도전형 매립층은 상기 제 2 도전형 저-농도 불순물 확산층 아래에 위치되고, 상기 디바이스 격리막 아래의 영역을 통해 상기 게이트 절연막 아래의 영역으로부터 상기 디바이스 격리막의 외주변을 향해 연장되는, 반도체 디바이스 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2008-081620 | 2008-03-26 | ||
| JP2008081620A JP5081030B2 (ja) | 2008-03-26 | 2008-03-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090102689A true KR20090102689A (ko) | 2009-09-30 |
| KR101090049B1 KR101090049B1 (ko) | 2011-12-07 |
Family
ID=41115790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090025248A KR101090049B1 (ko) | 2008-03-26 | 2009-03-25 | 반도체 디바이스 및 그의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20090242984A1 (ko) |
| JP (1) | JP5081030B2 (ko) |
| KR (1) | KR101090049B1 (ko) |
| CN (1) | CN101546771B (ko) |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218158A (ja) * | 1982-06-11 | 1983-12-19 | Toshiba Corp | 相補型ｍｏｓ半導体装置 |
| JPS62279675A (ja) * | 1986-05-29 | 1987-12-04 | Hitachi Ltd | 半導体集積回路の保護回路 |
| JPH0158960U (ko) * | 1987-10-08 | 1989-04-13 | ||
| JPH01120067A (ja) * | 1987-11-02 | 1989-05-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPH0320081A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体集積回路 |
| JPH0342874A (ja) * | 1989-07-11 | 1991-02-25 | Seiko Epson Corp | 半導体装置 |
| JPH0824147B2 (ja) * | 1989-11-17 | 1996-03-06 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JPH0316141A (ja) * | 1990-05-17 | 1991-01-24 | Toshiba Corp | 半導体装置 |
| JP3073382B2 (ja) * | 1993-12-27 | 2000-08-07 | シャープ株式会社 | 半導体装置とその製造方法 |
| US5721170A (en) * | 1994-08-11 | 1998-02-24 | National Semiconductor Corporation | Method of making a high-voltage MOS transistor with increased breakdown voltage |
| JPH11284178A (ja) * | 1998-03-30 | 1999-10-15 | Hitachi Ltd | 絶縁ゲートトランジスタ及びその製造方法並びに半導体集積回路装置 |
| JP2000012836A (ja) | 1998-06-19 | 2000-01-14 | Sony Corp | 半導体装置および半導体装置の製造方法 |
| JP2000068499A (ja) * | 1998-08-17 | 2000-03-03 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP2000340676A (ja) * | 1999-05-31 | 2000-12-08 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイス及びｃｍｏｓデバイスの製造方法 |
| JP2003100862A (ja) * | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3631464B2 (ja) * | 2001-12-27 | 2005-03-23 | 株式会社東芝 | 半導体装置 |
| CN100342506C (zh) * | 2004-04-14 | 2007-10-10 | 中芯国际集成电路制造(上海)有限公司 | 采用两次离子注入的高操作电压双扩散漏极mos器件 |
| JP4426996B2 (ja) * | 2005-03-29 | 2010-03-03 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| JP5302493B2 (ja) * | 2005-03-30 | 2013-10-02 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
| US20070069309A1 (en) * | 2005-09-26 | 2007-03-29 | Richard Lindsay | Buried well for semiconductor devices |
| US20070158779A1 (en) * | 2006-01-12 | 2007-07-12 | International Business Machines Corporation | Methods and semiconductor structures for latch-up suppression using a buried damage layer |
-
2008
- 2008-03-26 JP JP2008081620A patent/JP5081030B2/ja not_active Expired - Fee Related
-
2009
- 2009-02-24 US US12/379,512 patent/US20090242984A1/en not_active Abandoned
- 2009-03-25 KR KR1020090025248A patent/KR101090049B1/ko not_active IP Right Cessation
- 2009-03-26 CN CN2009101298445A patent/CN101546771B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN101546771B (zh) | 2012-05-30 |
| CN101546771A (zh) | 2009-09-30 |
| US20090242984A1 (en) | 2009-10-01 |
| KR101090049B1 (ko) | 2011-12-07 |
| JP5081030B2 (ja) | 2012-11-21 |
| JP2009238936A (ja) | 2009-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6946705B2 (en) | Lateral short-channel DMOS, method of manufacturing the same, and semiconductor device | |
| US10115720B2 (en) | Integrated semiconductor device and method for manufacturing the same | |
| JP5098026B2 (ja) | 高圧ｎｍｏｓトランジスタの製造方法 | |
| US9390983B1 (en) | Semiconductor device and method for fabricating the same | |
| KR102068395B1 (ko) | 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법 | |
| US9660020B2 (en) | Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same | |
| KR20100006342A (ko) | Ｌｄｍｏｓ 소자 및 ｌｄｍｏｓ 소자의 제조 방법 | |
| JP2008514007A (ja) | スタック状ヘテロドーピング周縁部及び徐々に変化するドリフト領域を備えた促進された表面電界低減化高耐圧ｐ型ｍｏｓデバイス | |
| JP2007049039A (ja) | 半導体装置 | |
| US7173308B2 (en) | Lateral short-channel DMOS, method for manufacturing same and semiconductor device | |
| KR101781220B1 (ko) | 디프레션형 ｍｏｓ 트랜지스터를 갖는 반도체 장치 | |
| KR102255545B1 (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| US8598659B2 (en) | Single finger gate transistor | |
| KR20110078621A (ko) | 반도체 소자 및 그 제조 방법 | |
| US8207575B2 (en) | Semiconductor device and method of manufacturing the same | |
| US9263436B2 (en) | Semiconductor device and method for fabricating the same | |
| WO2017175544A1 (ja) | 半導体装置およびその製造方法 | |
| JP2011181709A (ja) | 半導体装置およびその製造方法 | |
| JP4952042B2 (ja) | 半導体装置 | |
| JP2014022487A (ja) | 半導体装置 | |
| US10868115B2 (en) | High voltage device and manufacturing method thereof | |
| KR101090049B1 (ko) | 반도체 디바이스 및 그의 제조 방법 | |
| JP2011176115A (ja) | 半導体装置およびその製造方法 | |
| TWI619200B (zh) | 具有雙井區之金屬氧化物半導體元件及其製造方法 | |
| JP2005093456A (ja) | 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |