CN101546771B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。本发明旨在提供一种半导体器件，该半导体器件能够防止晶体管的特性偏离设计特性。本发明的半导体器件具有栅绝缘膜和栅电极，位于沟道形成区上方；两个第二导电型的高浓度杂质扩散层，其用作晶体管的源区和漏区；两个第二导电型的低浓度杂质扩散层，其具有低于第二导电型的高浓度杂质扩散层浓度的浓度，分别提供在第二导电型的高浓度杂质扩散层的周围，以便在深度方向和沟道长度方向上扩展第二导电型的高浓度杂质扩散层；以及第一导电型埋层，其具有高于半导体层浓度的浓度，位于第二导电型的低浓度杂质扩散层的下方，并且经由在器件隔离膜下方的区域，从沟道形成区下方的区域延伸向器件隔离膜的外围。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于日本专利申请No.2008-081620，其内容通过引用结合于此。
技术领域
本发明涉及一种半导体器件及其制造方法，该方法能够抑制晶体管特性偏离设计特性。
背景技术
已知日本特开专利公布No.2002-289847中描述的高压MOS晶体管的一个示例。如图7中的截面图所示，将晶体管形成在第一导电型半导体层300中，并且具有栅绝缘膜330、栅电极340以及用作源区和漏区的第二导电型的高浓度杂质扩散层370和低浓度杂质扩散层360。栅绝缘膜330和栅电极340位于沟道形成区380的上方。形成低浓度杂质扩散层360，以便在深度方向和沟道长度方向上扩展高浓度杂质扩散层370。高浓度杂质扩散层370以自对准方式，在使用栅电极340作为掩模的同时，通过杂质的离子注入而形成。
在具有形成于其中的晶体管的半导体层中，衬底电流有时可以从位于沟道形成区下方的区域流至器件形成区的外围。当这种衬底电流流动时，在位于沟道形成区下方的半导体层中的电势可以改变，从而源区、半导体层以及漏区可以像双极晶体管那样一起操作。双极晶体管的这种操作可以使晶体管特性偏离设计特性。
发明内容
根据本发明，提供一种半导体器件，其包括：
器件隔离膜，在第一导电型半导体层中形成；
器件形成区，由器件隔离膜分隔；
沟道形成区，提供到器件形成区；
栅绝缘膜，位于沟道形成区的上方；
栅电极，位于栅绝缘膜的上方；
至少两个或更多第二导电型的高浓度杂质扩散层，在器件形成区中形成，并且用作晶体管的源区和漏区；
第二导电型的低浓度杂质扩散层，具有低于第二导电型的高浓度杂质扩散层的浓度，形成在器件形成区中，并且分别提供在第二导电型的高浓度杂质扩散层周围，以便在深度方向和沟道长度方向上扩展第二导电型的高浓度杂质扩散层；以及
第一导电型埋层，具有高于半导体层浓度的浓度，位于第二导电型的低浓度杂质扩散层的下方，并且经由器件隔离膜的下方的区域，从沟道形成区下方的区域向器件隔离膜的外围延伸。
根据本发明，还提供一种制造半导体器件的方法，该方法包括：
在第一导电型半导体层中形成器件隔离膜，以便分隔器件形成区；
在器件形成区中至少形成两个或更多第二导电型的低浓度杂质扩散层；
通过向半导体层中引入第一导电型杂质而在半导体层中形成第一导电型埋层；
在器件形成区上方形成栅绝缘膜和栅电极；以及
分别在第二导电型的低浓度杂质扩散层中，形成用作晶体管的源区和漏区的第二导电型的高浓度杂质扩散层；
其中，第二导电型的低浓度杂质扩散层在深度方向和沟道长度方向上扩展第二导电型的高浓度导杂质扩散层，以及
第一导电型埋层位于第二导电型的低浓度杂质扩散层的下方，并且经由器件隔离膜下方的区域，从栅绝缘膜下方的区域向器件隔离膜的外围延伸。
根据本发明，衬底电流通过第一导电型埋层，流至器件形成区的外围，使得可以抑制位于沟道形成区下方的半导体层的电势被衬底电流提高。结果，可以抑制两个第二导电型的低浓度杂质扩散层以及位于其间的半导体层操作为双极晶体管。以该种方式，可以抑制晶体管特性偏离设计特性。
附图说明
根据结合附图对下文进行的描述，本发明的上述和其他目的、优势以及特征将更加明显，其中：
图1是示出第一实施例的半导体器件的构造的截面图；
图2是示出如图1的A-A’截面中所示的第一导电型和第二导电型杂质的浓度的各个深度分布的图；
图3A至3C是示出制造该实施例的半导体器件的方法的截面图；
图4是示出第二实施例的半导体器件的构造的截面图；
图5A和5B是示出如图4的A-A’截面中所示的第一导电型和第二导电型杂质的浓度的深度分布的图；
图6A和6B是说明制造第三实施例的半导体器件的方法的截面图；以及
图7是示出日本特开专利公布No.2002-289847中描述的晶体管的构造的截面图。
具体实施方式
现在在此将参考说明性实施例来描述本发明。本领域的技术人员应当认识到，使用本发明的教导可以实现可替选的实施方式，并且本发明不限于为解释目的而说明的实施例。
将参考附图来说明本发明的实施例。需要注意的是，任何相似的组件在所有的附图中将被赋予相似的附图标记，并且不再重复对其的说明。
图1是示出第一实施例的半导体器件的截面图。该半导体器件具有半导体层100、在半导体层100中形成的器件隔离膜120、器件形成区110、沟道形成区180、栅绝缘膜130、栅电极140、至少两个或更多第二导电型的高浓度杂质扩散层170、至少两个或更多第二导电型的低浓度杂质扩散层160以及第一导电型埋层190。半导体层100是第一导电型。器件形成区110由器件隔离膜120分隔。将沟道形成区180提供到器件形成区110。栅绝缘膜130位于沟道形成区180的上方。栅电极140位于栅绝缘膜130的上方。
第二导电型的高浓度杂质扩散层170形成在器件形成区110，并且用作晶体管的源区和漏区。第二导电型的低浓度杂质扩散层160分别形成在器件形成区110中的第二导电型的高浓度杂质扩散层170周围。第二导电型的低浓度杂质扩散层160被形成，以便在深度方向和沟道长度方向上扩展第二导电型的高浓度杂质扩散层170，并且具有低于第二导电型的高浓度杂质扩散层170浓度的浓度。
第一导电型埋层190在半导体层100中形成，并且从在第二导电型的低浓度杂质扩散层160下方的区域向器件隔离膜120的外围延伸。第一导电型埋层190具有高于半导体层100的杂质浓度的杂质浓度。
在半导体器件中，衬底电流可能经由第一导电型埋层190，从沟道形成区180下方的区域流向器件形成区110的外围。如上所述，第一导电型埋层190的杂质浓度大于半导体层100的杂质浓度。因此，对衬底电流流向器件形成区110的外围的抵抗力被降低，从而可以抑制位于沟道形成区180下方的半导体层100的电势被衬底电流提高。结果，可以抑制两个第二导电型的低浓度杂质扩散层160和位于其间的半导体层100操作为双极晶体管。因此可以抑制晶体管特性偏离设计特性。
半导体层100是诸如硅衬底的半导体衬底，或可以是SOI(绝缘体上硅)衬底的半导体层。
在半导体层100的表面部分中，形成第一导电型的高浓度杂质扩散层200。第一导电型的高浓度杂质扩散层200位于器件形成区110的外部，并且具有高于半导体层100的杂质浓度的第一导电型杂质浓度。第一导电型的高浓度杂质扩散层200与施加衬底电势的接触电连接(未示出)。第一导电型埋层190从沟道形成区180下方的区域向第一导电型的高浓度杂质扩散层200下方的区域延伸。衬底电流可能经由第一导电型埋层190，流向第一导电型的高浓度杂质扩散层200。
图1中示出的晶体管是高压晶体管，其中，栅绝缘膜130通常由硅氧化物膜组成。在该构造中，栅绝缘膜130的厚度通常是10nm或更大以及70nm或更小。在栅电极140的侧面上，形成侧壁150。
在该实施例中，栅电极140在沟道长度方向上具有大于沟道长度的宽度，并且两个侧面140a分别位于在不同侧的第二导电型的低浓度杂质扩散层160的上方。因为部分第二导电型的低浓度杂质扩散层160位于栅电极140的下方，所以晶体管可以被缩小。栅电极140和每个第二导电型的低浓度杂质扩散层160重叠的区域的宽度通常是0.2μm或更大以及1.2μm或更小。
应注意的是，如果栅电极140的侧面140a中的一个位于用作漏区的第二导电型的低浓度杂质扩散层160中的一个的上方，则电场可以集中在侧面140a的下端，从而衬底电流可以更有可能增加。然而，根据该实施例，即使衬底电流增加，也可以抑制两个第二导电型的低浓度杂质扩散层160和位于其间的半导体层100如上所述的一起操作为双极晶体管。因此，可以抑制晶体管特性偏离设计特性。
第二导电型的低浓度杂质扩散层160和通常的半导体层100之间的边界，可以由例如使激活的第二导电型杂质的浓度超过激活的第一导电型杂质的浓度的线来确定。在通常假设激活的第一导电型杂质的浓度为1×1014/cm3时，可以确定第一导电型埋层190和通常的半导体层100之间的边界。
在图中示出的示例中，在第一导电型埋层190和第二导电型的低浓度杂质扩散层160之间的距离L可优选为例如0μm或更大以及0.2μm或更小。随着距离L减少，在沟道形成区180中可能形成的耗尽层不太可能在沟道长度方向上扩展，从而可以抑制在两个第二导电型的低浓度杂质扩散层160之间发生穿通。
图2是示出当从图1的A-A’截面观看时的第一导电型杂质和第二导电型杂质的浓度的各个深度分布的图。如A-A’截面所示，注入用于调整晶体管的阈值电压(Vth)的第一导电型杂质(虚线)；注入用于形成第二导电型的低浓度杂质扩散层160的第二导电型杂质(短划线)；以及注入用于形成第一导电型埋层190的第一导电型杂质(实线)。虚线和短划线相交的点表示第二导电型的低浓度杂质扩散层160中的一个与半导体层100之间的边界。边界的深度是例如0.3μm或更大以及1μm或更小。虚线和实线相交的点表示第一导电型埋层190和半导体层100之间的边界。在边界处的杂质浓度通常是1×1014/cm3或更大，可优选为1×1015/cm3或更大，并且更可优选为1×1016/cm3或更大。
当假设器件隔离膜120的下端为0，并且还假设朝向半导体层的表面的方向为正方向时，第一导电型埋层190的杂质浓度在深度方向上的峰值位置，可优选地调整为-0.5μm或更大以及0.5μm或更小，并且更可优选地调整为-0.3μm或更大以及0.3μm或更小。通过该调整，对于图1中所示的多个晶体管并排形成，同时器件隔离膜120位于其间的情形下，通过第一导电型埋层190的作用，可以抑制在相邻晶体管之间的预期的电流泄漏。
峰值位置的深度通常是1μm或以上以及2μm或以下，并且在峰值位置的杂质浓度通常是1×1017/cm3或更大。
图3A至3C是示出制造该实施例的半导体器件的方法的截面图。首先，如图3A中所示，器件隔离膜120形成在半导体层100中。器件隔离膜120通常可以通过STI(浅沟槽隔离)工艺形成，或可以通过LOCOS工艺形成。接下来，形成掩模图案(未示出)，然后通过穿过该掩模图案的离子注入，引入第二导电型杂质。随后去除掩模图案，并且半导体层100被退火。通过这些工艺，形成第二导电型的低浓度杂质扩散层160。
接下来，如图3B所示，第一导电型杂质离子以自对准方式被注入，使用器件隔离膜120作为掩模。在不同的离子注入能量下，将此处的离子注入重复多次。通过这些工艺，形成沟道形成区180和第一导电型埋层190。在该工艺中，例如，可以允许首先形成第一导电型埋层190，并且随后形成沟道形成区180。
接下来，如图3C所示，形成栅绝缘膜130和栅电极140。例如，通过热氧化，形成栅绝缘膜130。
此后，形成侧壁150。接下来，以自对准的方式将第二导电型杂质离子注入，从而在第二导电型的低浓度杂质扩散层160中形成第二导电型的高浓度杂质扩散层170。每个第二导电型的高浓度杂质扩散层170的端部与每个侧壁150重叠。通过这些工艺，可以形成图1中所示的半导体器件。
如上所描述，根据该实施例，第一导电型埋层190形成在晶体管的下方。第一导电型埋层190通常形成在器件形成区110的下方和周围，并且从沟道形成区180下方的区域向其外围延伸。因此，对可能流到器件形成区110外部的衬底电流的抵抗力可以被降低，从而可以抑制由于衬底电流所致的位于沟道形成区180下方的半导体层100的电势升高。结果，可以抑制两个第二导电型的低浓度杂质层160和位于其间的半导体层100一起操作为双极晶体管。因此，可以抑制晶体管特性偏离设计特性。
此外，栅电极140的两个侧面140a中的每个分别位于在不同侧上的第二导电型的低浓度杂质扩散层160上方。在这种情形下可以缩小晶体管，但在衬底电流中可能更容易被增大。然而，如上所述，不管何种结构，由于第一导电型埋层190的形成，会抑制两个第二导电型的低浓度杂质扩散层160和位于其间的半导体层100一起操作为双极晶体管。
图4是示出根据第二实施例的半导体器件构造的截面图。除了使第二导电型的低浓度杂质扩散层160的底表面和第一导电型埋层190的顶表面接触以外，该半导体器件被构造成与第一实施例中所示的半导体器件相似。此外，制造根据该实施例的半导体器件的方法也与第一实施例中所示的相似。
图5A和5B是示出当从图4中的A-A’截面观看时的第一导电型和第二导电型杂质的浓度的各个深度分布的图，并且与第一实施例中的图2相对应。
在图5A中示出的示例性情形中，如A-A’截面所示，注入用于调整在沟道形成区180中的晶体管的阈值电压(Vth)的第一导电型杂质(虚线)；注入用于形成第二导电型的低浓度杂质扩散层160的第二导电型杂质(短划线)；以及注入用于形成第一导电型埋层190的第一导电型杂质(实线)。在该图中所示的示例中，与图2中示出的示例相比较，实线和短划线相交点移动到更高的浓度区，并且更浅。由于该原因，使第一导电型埋层190和第二导电型的低浓度杂质扩散层160接触。
除了通过在第一能量下和小于第一能量的第二能量下的两个步骤来注入用于形成第一导电埋层190的第一导电型杂质(实线)以外，图5B中示出的示例可以与图5A中示出的示例相似。在第二能量下的离子注入旨在抑制两个第二导电型的低浓度杂质扩散层160之间的穿通，其中，剂量小于第一能下的剂量。
也在该实施例中，可以获得与第一实施例中的效果相似的效果。另外，可以使第一导电型埋层190的表面和半导体层100紧密邻近。因此耗尽层更不太可能在沟道长度方向上在沟道形成区180中扩展，因此，可以抑制在第二导电型的低浓度杂质扩散层160之间发生穿通。结果，在两个第二导电型的低浓度杂质扩散层160之间的距离可以被缩短，从而晶体管可以进一步缩小。
图6A和6B是示出制造第三实施例的半导体器件的方法的截面图。在制造半导体方法的方法中直到形成侧壁150的步骤的工艺与第一实施例中示出的制造半导体器件的方法中的那些相似，所以将不再重复对其的说明。
在侧壁150形成之后，形成掩模图案20。接下来，使用掩模图案20和器件隔离膜120作为掩模，注入第二导电型杂质离子。以这种方式，形成第二导电型的高浓度杂质扩散层170。第二导电型的高浓度杂质扩散层170与侧壁150不重叠。在每个第二导电型的高浓度杂质扩散层170和栅电极140之间的距离S是例如0.2μm或更大以及1μm或更小。
因此，如图6B中所示，去除掩模图案20。
此外，就在该实施例中制造的半导体器件而言，可以获得与第一实施例中的效果相似的效果。因为可以确保在每个第二导电型的高浓度杂质扩散层170和每个侧壁150之间以及与栅电极140之间的特定距离，所以可以提高晶体管的耐压。
上文已经参考附图描述了本发明的实施例，其仅作为本发明的示例，同时允许采用除了上文描述的那些之外的任何构造。例如，在上文描述的各个实施例中，第二导电型的高浓度杂质扩散层170和第二导电型的低浓度杂质扩散层160的结构不限于各个图中示出的那些。
显然本发明不限于上述实施例，在不偏离本发明的范围和精神的情况下，可以做出修正和改变。

Claims (10)

1.一种半导体器件，包括：
器件隔离膜，形成在第一导电型半导体层中；
器件形成区，通过所述器件隔离膜分隔；
沟道形成区，被提供到所述器件形成区；
栅绝缘膜，位于所述沟道形成区的上方；
栅电极，位于所述栅绝缘膜的上方；
至少两个或更多第二导电型的高浓度杂质扩散层，形成在所述器件形成区中，并且用作晶体管的源区和漏区；
第二导电型的低浓度杂质扩散层，具有低于所述第二导电型的高浓度杂质扩散层浓度的浓度，形成在所述器件形成区中，并且分别提供在所述第二导电型的高浓度杂质扩散层的周围，以便在深度方向以及沟道长度方向上扩展所述第二导电型的高浓度杂质扩散层；以及
第一导电型埋层，具有高于所述半导体层浓度的浓度，位于所述第二导电型的低浓度杂质扩散层的下方，并且从所述沟道形成区下方的区域、经由所述器件隔离膜下方的区域、朝向所述器件隔离膜的外围延伸。
2.根据权利要求1所述的半导体器件，
其中，所述栅电极具有在所述沟道长度方向上大于所述沟道长度的宽度，以及具有分别位于两个所述第二导电型的低浓度杂质扩散层中的每个的上方的两个侧面。
3.根据权利要求2所述的半导体器件，
其中，所述栅电极与所述第二导电型的低浓度杂质扩散层中的每个重叠的区域具有0.2μm或更大以及1.2μm或更小的宽度。
4.根据权利要求1所述的半导体器件，
还包括第一导电型的高浓度杂质扩散层，其具有高于所述半导体层浓度的浓度，形成在所述半导体层中，同时位于所述器件形成区外部，
其中，所述第一导电型埋层从所述沟道形成区下方的区域朝向所述第一导电型的高浓度杂质扩散层下方的区域延伸。
5.根据权利要求1所述的半导体器件，
其中，所述栅绝缘膜具有10nm或更大以及70nm或更小的厚度。
6.根据权利要求1所述的半导体器件，
其中，所述第一导电型埋层在与其他区域分界的区域中具有1×1014/cm3或更大的杂质浓度。
7.根据权利要求6所述的半导体器件，
其中，所述第一导电型埋层在与其他区域分界的区域中具有1×1016/cm3或更大的杂质浓度。
8.根据权利要求1所述的半导体器件，
其中，所述第二导电型的低浓度杂质扩散层和所述第一导电型埋层之间的距离是0.2μm或更小。
9.根据权利要求1所述的半导体器件，
其中，在所述半导体层的深度方向上，
假设所述器件隔离膜的下端为0，并且还假设朝向所述半导体层的表面的方向作为正方向，所述第一导电型埋层具有-0.5μm或以上以及0.5μm或以下的杂质浓度的峰值位置。
10.一种制造半导体器件的方法，包括：
在第一导电型半导体层中形成器件隔离膜，以便分隔器件形成区；
在所述器件形成区中形成至少两个或更多第二导电型的低浓度杂质扩散层；
通过在所述半导体层中引入第一导电型杂质，在所述半导体层中形成第一导电型埋层；
在所述器件形成区的上方形成栅绝缘膜和栅电极；以及
分别在所述第二导电型的低浓度杂质扩散层中形成第二导电型的高浓度杂质扩散层，其用作晶体管的源区和漏区，
其中，所述第二导电型的低浓度杂质扩散层在深度方向和沟道长度方向上，扩展所述第二导电型的高浓度杂质扩散层，以及
所述第一导电型埋层位于所述第二导电型的低浓度杂质扩散层的下方，并且从所述栅绝缘膜下方的区域、经由所述器件隔离膜下方的区域、朝向所述器件隔离膜的外围延伸。
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