JPH0316141A

JPH0316141A - 半導体装置

Info

Publication number: JPH0316141A
Application number: JP12536190A
Authority: JP
Inventors: Hiroyuki Nihei; 仁平　裕之; Shizuo Sawada; 沢田　静雄; Yasuo Matsumoto; 松元　保男; Takayoshi Higuchi; 樋口　孝義
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-05-17
Filing date: 1990-05-17
Publication date: 1991-01-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体装置に関し、特にゲート電極の側壁の絶
縁物に改良を施したＬ　Ｄ　Ｄ　（　Ｌ　Ｉｇｈｔｌｙ
Ｄ　ｏｐｅｄ　　Ｄ　ｒａｉｎ）構造のＭＯＳ型トラン
ジスタに係わる。

（従来の技術）近年、集積回路の高密度化に伴なってゲート長はますま
す短縮化され、かつこのゲート長の短縮化は種々悪影響
をもたらす。このゲート長の短縮化は種々悪影響をもた
らす。まず、第１に、ショートチャネル効果によるしき
い価電圧ＶＴＨの低下をもたらす。第２に、飽和領域で
動作させたとき、ピンチオフ領域での電界強度の増大に
伴なってドレイン電流により発生した電子・正孔対は電
界よりエネルギーを受け、基板間の電界により基板の方
へ引き寄せられて基板電流となる。第３に、更にドレイ
ン領域に高電圧を印加してゆくと、ビンチオフ領域のド
レイン近傍で電界集中を起こしてゲート電流の増大をも
たらし、ＶＴＩ＋の不安定性やゲート絶縁膜の劣化を早
める。第４に、基板電流の増大を促すことに伴なって相
当数の正孔がソース領域に流れ込み、ソース領域・基板
間に順方向のバイアスがかかって、ソース領域から基板
に電子が注入され、ソース領域・基板・ドレイン領域に
よるｎ　＋　ｐ　ｎ　＋バイボーラトランジスタ動作が
起こり、ＭＯＳ型トランジスタのブレイクダウン電圧を
規定してしまう（　Ｅ　．　　Ｓ　ｕｎ．ｅｔａｌｄ．
“Ｂｒ０ａｋｄｏｗｎ　　Ｍｃｃｈａｎ１ｓｓ　Ｉｎ　
Ｓｈｏｒｔ−ＣｈａｎｎｅｌＭＯＳ　　　Ｔｒａｎｓ１
ｓｔｏｒ　　　ＩＥ’Ｔｅｃｈ．ＤＩｇ．　　ＩｎｔＥ
　ｌｅｃｔｒｏｎ　　Ｄ　ｅｖ１ｃｅ　　Ｍｅｅｔｌｎ
ｇ．，ＷａｓｈｉｎｇｔｏｎＤ，　　Ｃ．　　１９７Ｌ
ｐ４７８　）。このようはことから、ピンチオフ領域の
ドレイン領域近傍での電界集中を緩和し、ブレイクダウ
ン電圧を高めることがショートチャネルＭＯＳ型トラン
ジスタの最大の課題となっている。

従来、半導体装置例えばＭＯＳ！４２トランジスタとし
ては第７図に示すものが知られている。図中の１は、例
えばｐ型の半導体基板である。この基板１の表面に素子
分離鎮域２が設けられ、この素子分離領域２で分離され
た複数の島頭域３には深さ０．１９μｍ，表面の不純物
濃度１０２０ｃｍ−’のｎ゜型のソース、ドレイン領域
４，５が互いに離間して設けられている。前記島領域３
上には、厚さ２００入のゲート地縁膜６を介してゲート
電極７が設けられている。このゲート電極７等を含む基
仮１上には、層間絶縁膜８が設けられている。この層間
絶縁膜８の前記ソース、ドレイン領域４，５及びゲート
電極７の一部に対応する部分には、夫々コンタクトホー
ル９が形或されている。前記層間砲縁膜８上には、コン
タクトホール９を介して前記ソース、ドレイン領域４，
５及びゲート電極７に接続するｉ配線１０が夫々設けら
れている。

しかしながら、第７図のＭＯＳ型トランジスタによれば
、第８図の（ａ）のようなゲート電極の長さとブレイク
ダウン電圧との関係を示す特性図が得られた。同図によ
れば、ゲート電極の長さが２μｍ，１μｍと次第に小さ
くなると、ブレイクダウン電圧は緩やかな弧を描いて徐
々に低下する。

このことは、ソール領域，基阪．ドレイン領域をエミッ
タ，ベース，コレクタとするバイボーラトランジスタに
おいては、ベース長が短くなり、電流増幅率が大きくな
るためにコレクタ・エミッタ間の耐圧が減少してくるこ
とに１口当している。ここで、ベース長は、コレクタ（
ドレイン領域）からの空乏層の伸びに関係している。

こうしたことから、従来、前述したピンチオフ領域のド
レイン電圧を高めるために、第９図に示す如＜、ＬＤＤ
横造のＭＯＳ型トランジスタが提？されている。このト
ランジスタのソース、ドレイン領域Ｉ＋，　　１２は、
夫々ゲート電＋５！７近傍の島賄域３に設けられた表面
の不純物濃度が比較的低く（　１０１７〜ｔｏ１８ｃｍ
−３）かつ拡散深さが比較的ｌ曵い（０．２２μｍ）第
１の不純物層ＬＬ　．　１４■、及びこれらの第１の不
純物層１３＋　，　＋４＋に近接して設けられた表面の
不純物濃度が高《　（約１０”ｃｍ−３）かつ拡散深が
深い（０．４５μｍ）第２の不純物層１３２ｌ４■とか
ら横戊されている。ここで、前記沁１の不純物層１３１
　，　１４１　はピンチオフ領域のドレイン領域１２近
傍での電界集中を緩和する動きをする。

ところで、第９図のトランジスタにおいて、ゲート電極
７の側壁に形成されている絶縁物Ｌ５としては一般にＳ
ＩＯ２膜が用いられており、ゲート電極側壁の絶級物ｌ
５にトラップされたホットキャリアによりトランジスタ
の特性が劣化する。つまり、トランジスタのソース側や
ドレイン側で発生したホットキャリアは絶縁物ｌ５中に
注入され、注された電荷は他の場所に移動できずにます
ます増え、その電荷によりチャネルのポテンシャルが影
響を受けトランジスタ特性が変化する。

本発明は上記事情に鑑みてなされたもので、ゲート電極
の側壁の絶縁物に電荷が蓄積するのを回避して、その電
荷によりチャネルのポテンシャルが影響を受けトランジ
スタ特性が劣化するのを回避しえる半導体装置を提供す
ることを目的とする。

［発明の｛ｌＩｉ成コ（課題を解決するための手段と作用）本願第１の発明は、表面に素子分離領域で分離された複
数の島頭域を有する半導体基板と、前記島領域上に絶縁
膜を介して設けられたゲート電極と、このゲート電極の
側壁に設けられた窒化シリコンあるいは多結晶シリコン
からなる絶縁物と、前記１免頭域表面のゲート電極近傍
に設けられたソース、ドレイン領域の一部を構成する低
濃度の第１の不純物層と、間島領域表面に前記ゲート電
極から遠ざかるとともに、前記不純物層に隣接して設け
られた該不純物層と夫々ソース、ドレイン領域を摺成す
る高濃度の第２の不純物層とを具備することを特徴とす
る半導体装置である。

本願第２の発明は、表面に素子分離領域で分離された複
数の烏領域を有する半導体基板と、前記鳥領域上に絶縁
膜を介して設けられたゲート電極と、このゲート電極の
側壁に設けられた絶縁物と、前記島領域表面のゲート電
極近傍に設けられたソース、ドレイン領域の一部を構成
する低濃度の第１の不純物層と、同島領域表面に前記ゲ
ート電極から遠ざかるとともに、前記不純物層に隣接し
て設けられた該不純物層と夫々ソース、ドレイン領域を
構成する高濃度の第２の不純物層とを具備し、前記絶縁
物ゲート電極寄りの側壁に設けられた第１絶縁物と、こ
の第１絶縁物の外側に設けられかつ該第１絶紛物より誘
電率が大きい第２絶縁物とから構成されることを特徴と
する半導体装置である。

本発明において、ゲート電極の側壁に第１の絶縁物を介
して該絶縁物より誘電串の大きい第２の絶縁物を設ける
ことにより、トランジスタのソース側やドレイン側で発
生したホットキャリアは第２の絶縁物中に注入されても
、注入された電荷は他の場所に移動することができるた
め、従来のように電荷が増えることなく、トランジスタ
特性を良好に保持することができる。

また、前記ゲート電極め側壁に高調電率材料である第２
の砲縁物を設けることにより、ホットなキャリアは電界
の強いドレイン頃域の低濃度の第１の不純物層で発生す
るが、絶縁物の誘電率が高い場含、ゲート電極端部から
の位置に対する電界のピーク値が低くかつこの電界の半
値幅が狭くなり、トランジスタの信頼性が飛耀的に向上
する。

（実施例）以下、本発明の一実施例に係るＬＤＤ構造のＭＯＳ型ト
ラジスタを製造′工程順に第１図（Ａ）〜（Ｅ）を参照
して説明する。

（１）まず、例えばｐ型のＳｔ基板２１表面に選択酸化
法等により素子分離領域２２を形威した後、この素子分
ｉ？ｉＩ　ｆｊＲ域２２で分離された島領域２３表面に
厚さ２００入の酸化膜２４を形或した。つづいて、全面
に厚さ４０００入の多結晶シリコン層２５を形威した（
第１図（Ａ）図示）。次いで、写真蝕刻法によ？、前記
多結晶シリコン層２５上のゲート電極形戊予定部にレジ
ストパターン（図示せず）を形或した。この後、レジス
トパターンをマスクとして前記多結晶シリコン層２５を
選択的にエッチング除去し、ゲート絶縁膜２７を形成し
た。ひきつづき、前記ゲート電極にｎ型不純物例えばリ
ンを加速電圧２５ＫｅＶ，　　ドーズｆｆｉ　８　Ｘ　
１０”ａｍ−２の条件でイオン注入し、低濃度の第１の
イオン注入層２８．　２９を形或した（第１図ＣＢ）図
示）。なお、リンの代りにひ素をイオン注入してもよい
。

（２）次に、９００℃の酸化雰囲気中で６０分間熱処理
を施し、露出する基！！ｉ２１表面に酸化膜（ＳｉＯ２
膜）３０．を、かつ露出するゲート電極２６の周囲に酸
化膜（Ｓｉｎ２膜）３０■を形戊するとともに、前記イ
オン注入層２８．　２９中のリンイオンを活性化して低
濃度の第１の不純物層３１＋　，　３２＋を夫々形戊し
た。つづいて、全面に厚さ１０００〜５０００入のＳｉ
３Ｎ４膜３３を形戊した後、９００℃で３０分間Ｓｔ３
Ｎ４膜３３を焼固めた（第４図（Ｃ）図示）。

次いで、反応性イオンエッチング（Ｒ　Ｉ　Ｅ）によ？
、前記Ｓｉ．Ｎ４膜３３を基板２１及びゲート電極が露
出するまでエッチング除去した。その結果、ゲート電極
２６の側壁にのみ第１の絶縁物としてのＳｉｎ２膜３０
■を介して第２の絶縁物としてのＳｔ，Ｎ４膜３３が残
存した（以下、この膜を残存Ｓｉ３Ｎ４膜３３と呼ぶ）
。なお、この残存Ｓｉ，Ｎ４膜３３の形状は、この膜の
厚みによって決定される。また、この残存Ｓｉ，Ｎ，膜
３３の誘電率は前記ＳｉＯ■膜３０■の誘電率よりも大
きい。この後、ゲート電極２６及び残存Ｓｉ３Ｎ４膜３
３をマスクとして露出する基板２１表面に加速電圧５０
ＫｅＶ，ドーズＩｎ　３　Ｘ　１０”ｃｍ−２の条件下
でイオン注入し、高濃度の第２のイオン注入層３４．　
３５を形戊した（第１図（Ｄ）図示）。

（３〉次に、リンゲッター、ガラスフロー等の熱処理を
９００℃、約９０分間行った。この結果、前記第２のイ
オン注入層３４．　３５中のひ素イオンが活性されて高
濃度の第２の不純物層３１２　，　３２２が形威される
とともに、第１の不純物層３１１　，　３２１　，　　
も深さ方向にやや広がり、第１，第２の不純物層？１＋
　，　３１２からなるソース領域３６、第１，第２の不
純物層３２■．３２■からなるドレイン領域３７が夫々
形成された。ここで、低濃度の第１の不純物層３Ｌ　，
３Ｌの表面濃度は大体Ｉ　Ｘ　１０”ｅｍ−３で、拡散
深さは０．２２μｍである。一方、高濃度の第２の不純
物層３１２　，　３２２の表面濃度は約１０２°ｃｍ−
’で、拡散深さは０．２１μｍである。なお、第１の不
純物層３１１　，　３２１の深さに対する制御性は、現
在の技ゝ・、術では±１５％以内に押さえられる。つづいて、全面に
層間絶縁膜３８を形威した後、前記ソース、ドレイン領
域３６．　３７の第２の不純物層３１■．３２２及びゲ
ート電極２６の夫々の一部に対応する層間絶縁膜３８を
開孔し、コンタクトホール３９を形或した。

次いで、前記第２の不純物層３１２　．　３２■及びゲ
ート電極２６にコンタクトホール３９を介して接続する
Ａρ配線４０を形或し、ＬＤＤ構造のＭＯＳ型トランジ
スタを製造した（第１図（Ｅ）図示）。

こうして製造されるＬＤＤ構造のＭＯＳ型トランジスタ
によれば、以下に列挙する効果を有する。

■．第１図（Ｅ）に示す如く、ゲート電極２６の？壁に
Ｓｉ０２膜（第１の絶縁物）３０■を介して該ＳｉＯ２
膜３０■より誘電率の大きい残存Ｓｉ，Ｎ４膜（第２の
絶縁物）３３′を設けた構成となっている。このため、
トランジスタのソース側やドレイン側で発生したホット
キャリアは残存Ｓｔ，Ｎ４膜３３′中に注入されても、
注入された電荷は他の場所に移動することができるため
、従来のように電荷が増えることな＜、トランジスタ特
性を良好に保持することができる。また、残存Ｓｉ３Ｎ
４１１！：３３’が基板上に直接形成されているのでは
なく、酸化膜（ＳｉＯ■膜）３０、を介して形成されて
いるため、ホットなキャリアが容易に残存Ｓｉ．Ｎ４膜
３３′に到達せず、安定である。

■．前記ゲート電極２６の側壁に高誘電率材料である残
存Ｓｉ：，Ｎ４膜（第２の絶縁物）３３′が設けられて
いるため、トランジスタの信頼性が向上する。つまり、
ホットなキャリアは電界の強いドレイン領域３７の低濃
度の第１の不純物層３２、で発生するが、絶縁物の誘電
率が高い場合、ゲート電極端部からの位置に対する電界
のピーク値が低くかつこの７ｌｌＳ昇の半値幅が狭くな
り、トランジスタの信頼性が飛躍的に向上する。

■．Ｓｉ基板２ｌの島領域２３表面のゲー｝’ｒＵｉ２
Ｂ近傍に低ｌ農度の第１の不純物層３１ｔ　，　３２＋
を設け、前記島領域２３表面にこれらの不純物層とソー
ス、ドレイン領域３８．　３７を構成する高濃度でかつ
拡散深さが第１の不純物層と略同じ第２の不純物層３１
２　．　３２２を、ゲート電極２６と遠ざかるとともに
第１の不純物層に隣接するように設けた構成となってい
る。従って、昂２図の（Ｃ）のようなゲート電極の長さ
とブレイクダウン電圧との関係を示す特性図が得られた
。同図により、ゲート電極の長さが２μｍ，ｌμｍと短
縮化しても、第７図や第９図図示の従来のＭＯＳ型トラ
ンジスタの如く、ブレイク電圧が緩やかな弧を描いて低
下せず、ブレイクダウン電圧が改善される事が確認でき
る。

このことは、第１の不純物層３１＋　，　３Ｌの空乏層
の伸びが関係していると考えられる。なお、同図におけ
る（ａ）　，　　（ｂ）は第７図，第９図のＭＯＳ型ト
ランジスタの場合を示す。

？。第３図に示す抽く、ショートチャネル効果によるｖ
Ｔ■の減少が改善されていることが確認できる。なお、
同図における（ｂ）　，　　（Ｃ）は夫々第９図のＭ　
Ｏ　Ｓ型トランジスタ，第１図（Ｅ）のＭＯＳ型トラン
ジスタの場合を示す。

■．第４図に示す如く、ゲート電極の長さに対する基板
電流！．，５のピーク値の依存性が小さい。

また、図示しないが、ゲート電流も改善されていること
は勿論のことである。

■．第９図のＭＯＳ型トランジスタの地２の不純物層の
シート抵抗が約２５Ω／口であったが、トランジスタ特
性に影響を及ぼすには至らなかった。

■．Ｓｉ，Ｎ４膜３３のエッチングの選択比がフィール
ド酸化膜のそれより大きいため、基板全面に形或したＳ
ｉ３Ｎ．膜３３をＲＩＥによりエッチングする際、仮に
Ｓｔ３Ｎ４膜３３をオーバーエッチングしても、フィー
ルド酸化膜のエッチングを最小限に止めることができる
。

■．残存Ｓｉ，Ｎ４膜３３′を形成後、熱処理■．）に
酸化剤の拡散係数がＳｉｎ２＞多結晶Ｓｉ＞Ｓｉ．Ｎ４
であるため、残存Ｓ　１　３　Ｎ　４　１Ｉ！＋３３’
の下は酸化されに＜＜、バーズビークの侵入に寄る特性
劣化を阻止できる。

なお、上記実施例では、ゲート電極の側壁に残存させる
第２の絶縁物としてＳｉ３Ｎ４膜を用いた場合について
述べたが、これに限らず、多結晶シリコン膜を用いても
よい。

また、上記実施例では、ゲート電極をマスクとして酸化
膜を除去したが、これに限らず、酸化膜を除去せずにイ
オン注入してもよい。

更に、通常バンチスルー防止のため、チャネル部に単独
あるいは深いインブラと浅いインブラの２重のイオン注
入を行うが、第１図（Ｅ）のＭＯＳ！！トランジスタの
ドレイン領域の第１，第２の不純物層との関係が成立す
るように工程で決定すれば、何等問題を生ぜず、一層の
ショートチャネルのＭＯＳ型トランジスタを得ることが
できる。

本発明に係るＭＯＳ型トランジスタとしては、第１図（
Ｅ）図示のもに限らず、例えば第５図に示す如くソース
、ドレイン領域４１．　４２の夫々の第２の不純物層４
３．　４４のコンタクトホール３９に対応する部分が一
層深く形威された構造のものでもよ０。なお、上記ソー
ス、ドレイン領域４１．　４２は、第１図（Ｅ）のトラ
ンジスタの如き第２の不純物層にコンタクトホール３９
を介して例えばリンを拡散したり、あるいはリンをイオ
ン注入した後熱処理することにより形成できる。こうし
たトランジスタによれば、ソース、ドレイン頭域４１．
　４２のコンタクトホール３９にχ・ｌ応ずる部分の拡
散深さが一層深いため、Ａｇ配線４０を形戊する際にＡ
ｌの突き抜けが生じるのを阻止できる。

また、第６図に示す如く、ソース、ドレイン領域４５．
　４Ｇの夫々の第１の不純物層３１＋　，　３Ｌより浅
い構造のものでもよい。ここで、第２の不純物層４７．
　４８の拡散深さが、第１の不純物層３１＋３２，の拡
散深さに比べてかなり浅くなって、ソース、ドレイン領
域４５．　４６の抵抗がトランジスタ特性に影響を及ぼ
すようになった場合は、ソース、ドレイン領域４５．　
４６上にタングステン（Ｗ）層、ＰｔＳｉ層を形成して
抵抗を下げることができる。

なお、上記実施例では、ゲート電極の材料として多結晶
シリコンを用いたが、これに限らず、例えばＭｏ，Ｗな
どの高融点金属あるいはそれらの娃化物等でもよい。

［発明の効果〕以上詳述した如く本発明によれば、ゲート電極の側壁の
絶縁物に電荷が蓄積するのを回避して、その電荷により
チャペルのポテンシャルが影響を受けトランジスタ特性
が劣化するのを回避しえ、更にゲート電極の縮小化に伴
なうブレイクダウン電圧の低下を減少し、ショートチャ
ネル効果によるＶＴＨの減少を改善する等種々の効果を
有する半導体装置を提供できる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｅ）は本発明の一実施例に係るＬＤＤ
構造のＭＯＳ型トランジスタを製造工程順に示す断面図
、第２図は第１図（Ｅ）のトランジスタのゲート電極の
長さとブレイクダウン電圧との関係を示す特性図、第３
図は従来及び第１図（Ｅ）のトランジスタのゲート電極
の長さと？ＶＴＨとの関係を示す特性図、第４図は従来
及び第１図（Ｅ）のトランジスタのゲート電極の長さと
基板電流のピーク値との関係を示す特性図、第５図及び
第６図は本発明の他の実施例に係るＬＤＤ構造のＭＯＳ
型トランジスタの断面図、第７図は従来のＭＯＳ型トラ
ンジスタの断面図、第８図は従来のＭＯＳ型トランジス
タのゲート電極の長さとブレイクダウン電圧との関係を
示す特性図、第９図は従来のＬＤＤ溝造のＭＯＳ型トラ
ンジスタの断面図である。２ｌ・・・Ｓｉ基板（半導体基板）、２２・・・素子分
離領域、２３・・・島領域、２４．　３０，　，　３０
■・・・酸化膜、２５・・・多結晶シリコン層、２６・
・・ゲート電極、２７・・・ゲート絶縁膜、２８，　２
９，　３５．　３５・・・イオン注入層、３１１，３ｈ
　．　３２，　，　３２■，　４３　　，　４４，　４
７．　４８・・・不純物層、３３・・・Ｓｉ３Ｎ４膜、
３３′・・・残存Ｓｉ３Ｎ４膜（第２の絶縁物）　、３
Ｂ，　４１．　４５・・・ソース領域、３７，　４２．
４６・・・ドレイン領域、３Ｂ・・・層間絶縁膜、３９
・・・コンタクトホール、４０・・・Ａｌ配線。

Claims

【特許請求の範囲】

（１）表面に素子分離領域で分離された複数の島領域を
有する半導体基板と、前記島領域上に絶縁膜を介して設
けられたゲート電極と、このゲート電極の側壁に設けら
れた窒化シリコンあるいは多結晶シリコンからなる絶縁
物と、前記島領域表面のゲート電極近傍に設けられたソ
ース、ドレイン領域の一部を構成する低濃度の第１の不
純物層と、同島領域表面に前記ゲート電極から遠ざかる
とともに、前記不純物層に隣接して設けられた該不純物
層と夫々ソース、ドレイン領域を構成する高濃度の第２
の不純物層とを具備することを特徴とする半導体装置。
（２）表面に素子分離領域で分離された複数の島領域を
有する半導体基板と、前記島領域上に絶縁膜を介して設
けられたゲート電極と、このゲート電極の側壁に設けら
れた絶縁物と、前記島領域表面のゲート電極近傍に設け
られたソース、ドレイン領域の一部を構成する低濃度の
第１の不純物層と、同島領域表面に前記ゲート電極から
遠ざかるとともに、前記不純物層に隣接して設けられた
該不純物層と夫々ソース、ドレイン領域を構成する高濃
度の第２の不純物層とを具備し、前記絶縁物ゲート電極
寄りの側壁に設けられた第１絶縁物と、この第１絶縁物
の外側に設けられかつ該第１絶縁物より誘電率が大きい
第２絶縁物とから構成されることを特徴とする半導体装
置。