JP2706162B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2706162B2 JP2706162B2 JP1322300A JP32230089A JP2706162B2 JP 2706162 B2 JP2706162 B2 JP 2706162B2 JP 1322300 A JP1322300 A JP 1322300A JP 32230089 A JP32230089 A JP 32230089A JP 2706162 B2 JP2706162 B2 JP 2706162B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特に電界効
果トランジスタのナローチャネル効果とパンチスルー現
象を抑えた微細加工トランジスタの製造方法に関するも
のである。
果トランジスタのナローチャネル効果とパンチスルー現
象を抑えた微細加工トランジスタの製造方法に関するも
のである。
従来の電界効果トランジスタの製造工程は、ウエル形
成工程，素子分離工程，チャネルドープ工程，ゲート形
成工程，ソース／ドレイン形成工程，コンタクト工程，
及びアルミ配線工程等からなっているが、近年では素子
の微細化の方向の中でチャネル長，チャネル幅の小さい
トランジスタが要求され、中でも特にウエル形成工程，
素子分離工程，チャネルドープ工程などで種々の工夫が
なされている。
成工程，素子分離工程，チャネルドープ工程，ゲート形
成工程，ソース／ドレイン形成工程，コンタクト工程，
及びアルミ配線工程等からなっているが、近年では素子
の微細化の方向の中でチャネル長，チャネル幅の小さい
トランジスタが要求され、中でも特にウエル形成工程，
素子分離工程，チャネルドープ工程などで種々の工夫が
なされている。
一般にチャネル長が短くなると、ソース・ドレイン間
で空乏層が結合し、ソース・ドレインがゲート電位に関
係なく導通するというパンチスルー現象が顕著になり、
またチャネル幅が狭くなると素子分離領域直下のチャネ
ルストップの不純物がトランジスタ領域に侵入し、トラ
ンジスタのしきい値を上げるというナローチャネル効果
が顕著になり、これらは微細化トランジスタを作る上で
大きな障害となっている。
で空乏層が結合し、ソース・ドレインがゲート電位に関
係なく導通するというパンチスルー現象が顕著になり、
またチャネル幅が狭くなると素子分離領域直下のチャネ
ルストップの不純物がトランジスタ領域に侵入し、トラ
ンジスタのしきい値を上げるというナローチャネル効果
が顕著になり、これらは微細化トランジスタを作る上で
大きな障害となっている。
第２図は従来法によるNMOSトランジスタ製造工程を示
している。
している。
本製造工程について説明すると、まず第２図（ａ）に
示すように、最初にシリコン基板１に薄い酸化膜２を形
成し、次に第２図（ｂ）に示すようにウエルを形成する
ためのボロン注入を行い、シリコン基板１にボロン注入
層３を形成する。次に第２図（ｃ）に示すようにドライ
ブを行い、注入したボロンを深く拡散させてウエル３′
を形成する。次に第２図（ｄ）にあるように酸化膜２を
除去後、第２図（ｅ）に示すように薄い酸化膜４と窒化
膜５を続けて堆積する。次に第２図（ｆ）に示すように
活性領域にすべきところにレジストが残るようにレジス
ト６をパターニングする。次にフィールド酸化膜下のボ
ロン濃度を上げるためにチャネルストッパのボロン注入
を行い注入層７を形成する。次に第２図（ｇ）に示すよ
うに、レジスト６を除去後、酸化雰囲気でシリコン基板
１を加熱してフィールド酸化膜４′を形成し、窒化膜５
の除去後、チャネルドープを行いイオン注入層８を形成
する。次に第２図（ｈ）にあるように酸化膜４を除去
し、次に第２図（ｉ）にあるようにイオン注入層８上に
ゲート酸化膜９を形成する。続けて第２図（ｊ）にある
ようにゲート導電層10を堆積する。次に第２図（ｋ）に
示すように、ゲート導電層10をパターニングしてゲート
電極10′を形成し、これをマスクとして第２図（ｌ）に
示すようにヒ素を注入し、ソース，ドレイン領域11を形
成する。
示すように、最初にシリコン基板１に薄い酸化膜２を形
成し、次に第２図（ｂ）に示すようにウエルを形成する
ためのボロン注入を行い、シリコン基板１にボロン注入
層３を形成する。次に第２図（ｃ）に示すようにドライ
ブを行い、注入したボロンを深く拡散させてウエル３′
を形成する。次に第２図（ｄ）にあるように酸化膜２を
除去後、第２図（ｅ）に示すように薄い酸化膜４と窒化
膜５を続けて堆積する。次に第２図（ｆ）に示すように
活性領域にすべきところにレジストが残るようにレジス
ト６をパターニングする。次にフィールド酸化膜下のボ
ロン濃度を上げるためにチャネルストッパのボロン注入
を行い注入層７を形成する。次に第２図（ｇ）に示すよ
うに、レジスト６を除去後、酸化雰囲気でシリコン基板
１を加熱してフィールド酸化膜４′を形成し、窒化膜５
の除去後、チャネルドープを行いイオン注入層８を形成
する。次に第２図（ｈ）にあるように酸化膜４を除去
し、次に第２図（ｉ）にあるようにイオン注入層８上に
ゲート酸化膜９を形成する。続けて第２図（ｊ）にある
ようにゲート導電層10を堆積する。次に第２図（ｋ）に
示すように、ゲート導電層10をパターニングしてゲート
電極10′を形成し、これをマスクとして第２図（ｌ）に
示すようにヒ素を注入し、ソース，ドレイン領域11を形
成する。
従来の電界効果トランジスタの製造方法は以上のよう
に構成されていたので、チャネルストッパ７′がフィー
ルド酸化の熱処理でチャネル領域に侵入し、ナローチャ
ネル効果を引き起し、またチャネル長が短くなった場
合、ウエル３の濃度を上げるなどの工夫が必要であり、
ウエル濃度上昇によるチャネル領域の移動度低下を免れ
ることはできなかった。また、フィールド酸化膜４′の
バーズビークにより半導体素子が形成される活性領域の
面積の縮小も防ぐことができなかった。
に構成されていたので、チャネルストッパ７′がフィー
ルド酸化の熱処理でチャネル領域に侵入し、ナローチャ
ネル効果を引き起し、またチャネル長が短くなった場
合、ウエル３の濃度を上げるなどの工夫が必要であり、
ウエル濃度上昇によるチャネル領域の移動度低下を免れ
ることはできなかった。また、フィールド酸化膜４′の
バーズビークにより半導体素子が形成される活性領域の
面積の縮小も防ぐことができなかった。
この発明は上記のような問題点を解消するためになさ
れたもので、ナローチャネル効果をなくせるとともに、
チャネル領域のウエル濃度を上げることなくパンチスル
ー現象を抑制でき、しかもバーズビークによる活性領域
の減少をも低減できる半導体装置の製造方法を提供する
ことを目的とする。
れたもので、ナローチャネル効果をなくせるとともに、
チャネル領域のウエル濃度を上げることなくパンチスル
ー現象を抑制でき、しかもバーズビークによる活性領域
の減少をも低減できる半導体装置の製造方法を提供する
ことを目的とする。
この発明に係る半導体装置の製造方法は、シリコン基
板上に堆積した絶縁膜をパターニングして、該シリコン
基板上の素子分離領域に絶縁膜を形成する工程と、該絶
縁膜の側壁にサイドウォールを形成する工程と、該絶縁
膜及び上記サイドウォールをマスクとしてイオン注入を
行い、上記シリコン基板上の素子形成領域にチャネルド
ープ層を形成する工程と、上記素子形成領域にゲート酸
化膜を形成する工程と、全面にゲート導電層を堆積した
後、該ゲート導電層のパターニングを行って、該ゲート
酸化膜上に上記絶縁膜の膜厚より薄い膜厚を有するゲー
ト電極を形成する工程と、上記絶縁膜の直下に濃度ピー
クを持つように上記基板全面に100keV以上の高エネルギ
ーでイオン注入を行ない、上記絶縁膜直下にチャネルス
トッパ領域を形成すると同時に、上記素子形成領域の基
板内にウエル領域を形成する工程とを含むものである。
板上に堆積した絶縁膜をパターニングして、該シリコン
基板上の素子分離領域に絶縁膜を形成する工程と、該絶
縁膜の側壁にサイドウォールを形成する工程と、該絶縁
膜及び上記サイドウォールをマスクとしてイオン注入を
行い、上記シリコン基板上の素子形成領域にチャネルド
ープ層を形成する工程と、上記素子形成領域にゲート酸
化膜を形成する工程と、全面にゲート導電層を堆積した
後、該ゲート導電層のパターニングを行って、該ゲート
酸化膜上に上記絶縁膜の膜厚より薄い膜厚を有するゲー
ト電極を形成する工程と、上記絶縁膜の直下に濃度ピー
クを持つように上記基板全面に100keV以上の高エネルギ
ーでイオン注入を行ない、上記絶縁膜直下にチャネルス
トッパ領域を形成すると同時に、上記素子形成領域の基
板内にウエル領域を形成する工程とを含むものである。
この発明においては、フィールド酸化膜の代わりにパ
ターニングした堆積絶縁膜を用いたので、バーズビーク
がなく、微細な素子分離が可能となり、また、堆積絶縁
膜よりも薄いゲート電極をパターニングした後に、堆積
絶縁膜直下に濃度ピークを持つように高エネルギー注入
したので、チャネルストッパ領域を形成できると同時に
ゲート電極直下のチャネル領域では低濃度，チャネル領
域よりも深いところで高濃度のウエルを形成でき、ゲー
トのキャリア移動度の低下とパンチスルーの抑制が図れ
るとともに、さらに熱処理工程を含まないのでナローチ
ャネル効果を防止できる。
ターニングした堆積絶縁膜を用いたので、バーズビーク
がなく、微細な素子分離が可能となり、また、堆積絶縁
膜よりも薄いゲート電極をパターニングした後に、堆積
絶縁膜直下に濃度ピークを持つように高エネルギー注入
したので、チャネルストッパ領域を形成できると同時に
ゲート電極直下のチャネル領域では低濃度，チャネル領
域よりも深いところで高濃度のウエルを形成でき、ゲー
トのキャリア移動度の低下とパンチスルーの抑制が図れ
るとともに、さらに熱処理工程を含まないのでナローチ
ャネル効果を防止できる。
さらに、上記堆積絶縁膜の側面上にサイドウォールを
形成した状態で、ゲート導体層の堆積及びそのパターニ
ングを行ってゲート電極を形成するので、該ゲート導体
層のパターニング時のエッチング残渣によるゲート電極
のショートを回避できる。しかも上記サイドウォールを
形成した状態でソース，ドレイン領域を形成するための
イオン注入を行うことにより、ソース，ドレイン領域が
チャネルストップ層より離れた位置に形成されることと
なり、これにより素子における接合耐圧の劣化を防止す
ることができる。
形成した状態で、ゲート導体層の堆積及びそのパターニ
ングを行ってゲート電極を形成するので、該ゲート導体
層のパターニング時のエッチング残渣によるゲート電極
のショートを回避できる。しかも上記サイドウォールを
形成した状態でソース，ドレイン領域を形成するための
イオン注入を行うことにより、ソース，ドレイン領域が
チャネルストップ層より離れた位置に形成されることと
なり、これにより素子における接合耐圧の劣化を防止す
ることができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の製造方
法を示す図であり、図において、１はシリコン基板、３
はウエル、４は酸化膜、６はレジスト、８はチャネルド
ープ層、９はゲート酸化膜、10はゲート導電層、10′は
ゲート、11はソース・ドレイン領域、12は酸化膜であ
る。
法を示す図であり、図において、１はシリコン基板、３
はウエル、４は酸化膜、６はレジスト、８はチャネルド
ープ層、９はゲート酸化膜、10はゲート導電層、10′は
ゲート、11はソース・ドレイン領域、12は酸化膜であ
る。
次に製造方法について説明する。
まず、第１図（ａ）に示すように、シリコン基板１に
酸化膜４を3000〜6000Å程度堆積させる。
酸化膜４を3000〜6000Å程度堆積させる。
次に第１図（ｂ）にあるように酸化膜４上にレジスト
を塗布して非活性領域にレジストが残るようにレジスト
６をパターニングし、このレジスト６をマスクとして酸
化膜４をパターニングする。
を塗布して非活性領域にレジストが残るようにレジスト
６をパターニングし、このレジスト６をマスクとして酸
化膜４をパターニングする。
次に第１図（ｃ）にあるようにレジスト６を除去した
後、第１図（ｄ）に示すように基板全面に酸化膜12を10
00〜3000Å程度堆積する。
後、第１図（ｄ）に示すように基板全面に酸化膜12を10
00〜3000Å程度堆積する。
次に、第１図（ｅ）にあるように異方性エッチングに
より酸化膜12をエッチングし、酸化膜４の側壁にゆるや
かなスペーサ12を形成し、続いてチャネルドープのため
のボロンイオンの注入を10〜80keV,1×1011〜５×1013i
ons/cm2,より好ましくは５×1011〜１×1013ions/cm2の
条件で行ない、チャネルドープ層を形成する。
より酸化膜12をエッチングし、酸化膜４の側壁にゆるや
かなスペーサ12を形成し、続いてチャネルドープのため
のボロンイオンの注入を10〜80keV,1×1011〜５×1013i
ons/cm2,より好ましくは５×1011〜１×1013ions/cm2の
条件で行ない、チャネルドープ層を形成する。
次に第１図（ｆ）にあるようにチャネルドープ層８上
にゲート酸化膜９を形成する。
にゲート酸化膜９を形成する。
続いて第１図（ｇ）にあるように基板全面にゲート導
電層10を2000〜5000Å程度堆積し、第１図（ｈ）にある
ようにパターニングによりゲート電極10′を形成する。
このときスペーサ12があるためゲート電極10′のエッチ
ング残渣でゲートがショートすることはない。
電層10を2000〜5000Å程度堆積し、第１図（ｈ）にある
ようにパターニングによりゲート電極10′を形成する。
このときスペーサ12があるためゲート電極10′のエッチ
ング残渣でゲートがショートすることはない。
続いて200keV程度の高エネルギーで酸化膜４とシリコ
ン基板１との境界に濃度ピークを持つようにチャネルス
トッパを形成する目的でボロンイオンを１×1011〜１×
1014ions/cm2,より好ましくは５×1011〜５×1012ions/
cm2程度注入する。この時ゲート電極10′は酸化膜４よ
り薄く形成しているので、酸化膜４直下にピークをもつ
ように注入してもゲート電極10直下のチャネル領域では
濃度が上がらず、チャネルでのキャリアの移動度は低下
しない。しかも、同時に、チャネルより1000〜5000Å程
度でのパンチスルーがおきる領域は高濃度に形成される
のでパンチスルーを抑えることが可能である。また、フ
ィールド酸化の熱処理工程を含まないのでチャネルスト
ッパのしみ出しがなく、ナローチャネル効果が起きる心
配がない。
ン基板１との境界に濃度ピークを持つようにチャネルス
トッパを形成する目的でボロンイオンを１×1011〜１×
1014ions/cm2,より好ましくは５×1011〜５×1012ions/
cm2程度注入する。この時ゲート電極10′は酸化膜４よ
り薄く形成しているので、酸化膜４直下にピークをもつ
ように注入してもゲート電極10直下のチャネル領域では
濃度が上がらず、チャネルでのキャリアの移動度は低下
しない。しかも、同時に、チャネルより1000〜5000Å程
度でのパンチスルーがおきる領域は高濃度に形成される
のでパンチスルーを抑えることが可能である。また、フ
ィールド酸化の熱処理工程を含まないのでチャネルスト
ッパのしみ出しがなく、ナローチャネル効果が起きる心
配がない。
次に第１図（ｉ）にあるようにヒ素注入を行うことに
よりソース・ドレイン領域11を形成する。
よりソース・ドレイン領域11を形成する。
なお、上記実施例ではNMOSトランジスタの製造方法に
ついて説明したが、これは注入イオンを変えることによ
りPMOSトランジスタとしてもよく、この場合においても
上記実施例と同様の効果を奏する。
ついて説明したが、これは注入イオンを変えることによ
りPMOSトランジスタとしてもよく、この場合においても
上記実施例と同様の効果を奏する。
以上の工程を簡単にまとめると以下のようになる。
なお、上記実施例では絶縁膜４の側壁にスペーサ12を
設けるようにしたが、これは第１図（ｇ）の工程でゲー
ト導電層10をゲート電極形成部分のみに残すよう加工で
き、エッチング残渣でゲートがショートするような心配
がなければ必ずしも必要なものではなく、省略してもよ
い。
設けるようにしたが、これは第１図（ｇ）の工程でゲー
ト導電層10をゲート電極形成部分のみに残すよう加工で
き、エッチング残渣でゲートがショートするような心配
がなければ必ずしも必要なものではなく、省略してもよ
い。
また、上記実施例では第１図（ｅ）の工程でチャネル
ドープ層形成のためのイオン注入を行うようにしたが、
該工程は必ずしも必要なものではなく、特に、ゲート長
が長い場合には省略してもよいものである。
ドープ層形成のためのイオン注入を行うようにしたが、
該工程は必ずしも必要なものではなく、特に、ゲート長
が長い場合には省略してもよいものである。
なお、上記実施例の第１図（ｈ）ではウエル注入を１
回だけで行ったが、これは２回以上の段階に分けて注入
してもよい。この場合、例えば上記表に示した条件のも
とでは、２回目のウエル形成の条件を、NMOS,PMOSそれ
ぞれ300〜1000keV,600〜2000keV程度のエネルギーでと
もに１×1011〜１×1016ions/cm2,より好ましくは１×1
012〜１×1013ions/cm2程度の注入量とするとよい。こ
の場合、さらに深く基板内にウエルが形成されることと
なり、例えば、NMOSとPMOSが同一基板上に存在するCMOS
構造ではラッチアップ現象を抑制できる効果がある。
回だけで行ったが、これは２回以上の段階に分けて注入
してもよい。この場合、例えば上記表に示した条件のも
とでは、２回目のウエル形成の条件を、NMOS,PMOSそれ
ぞれ300〜1000keV,600〜2000keV程度のエネルギーでと
もに１×1011〜１×1016ions/cm2,より好ましくは１×1
012〜１×1013ions/cm2程度の注入量とするとよい。こ
の場合、さらに深く基板内にウエルが形成されることと
なり、例えば、NMOSとPMOSが同一基板上に存在するCMOS
構造ではラッチアップ現象を抑制できる効果がある。
また、以上の実施例では特にNMOS,他にはPMOS,あるい
はCMOS構造のトランジスタについて説明したが、本発明
はこれらの構造のトランジスタに限定されるものではな
く、本発明の製造方法が適用できるものであれば他の構
造のものでもよい。
はCMOS構造のトランジスタについて説明したが、本発明
はこれらの構造のトランジスタに限定されるものではな
く、本発明の製造方法が適用できるものであれば他の構
造のものでもよい。
以上のようにこの発明によれば、フィールド酸化膜の
代わりにパターニングした堆積酸化膜を使用するように
したので、バーズビークによるチャネル活性領域の面積
の減少が生じる恐れがなく、微細分離を高精度にでき、
さらに堆積絶縁膜よりも薄いゲート電極を設けてから、
基板全面に100keV以上の高エネルギーで堆積絶縁膜直下
の基板内に濃度ピークを持つように不純物を注入するよ
うにしたので、素子形成領域にウエルを形成できると同
時に素子分離のチャネルストッパ領域を形成でき、しか
もウエル内の濃度をチャネル領域で低く、チャネル領域
よりも深いところで高く形成できるので、チャネルでの
キャリアの移動度の低下を防止できるとともに、パンチ
スルーを抑制でき、さらにはフィールド酸化の熱処理工
程を含まないようにしたので、ナローチャネル効果を生
じる心配がなく、高精度に微細化された素子を形成で
き、半導体装置も高密度に集積化できる効果がある。
代わりにパターニングした堆積酸化膜を使用するように
したので、バーズビークによるチャネル活性領域の面積
の減少が生じる恐れがなく、微細分離を高精度にでき、
さらに堆積絶縁膜よりも薄いゲート電極を設けてから、
基板全面に100keV以上の高エネルギーで堆積絶縁膜直下
の基板内に濃度ピークを持つように不純物を注入するよ
うにしたので、素子形成領域にウエルを形成できると同
時に素子分離のチャネルストッパ領域を形成でき、しか
もウエル内の濃度をチャネル領域で低く、チャネル領域
よりも深いところで高く形成できるので、チャネルでの
キャリアの移動度の低下を防止できるとともに、パンチ
スルーを抑制でき、さらにはフィールド酸化の熱処理工
程を含まないようにしたので、ナローチャネル効果を生
じる心配がなく、高精度に微細化された素子を形成で
き、半導体装置も高密度に集積化できる効果がある。
また、上記堆積絶縁膜の側面上にサイドウォールを形
成した状態で、ゲート導体層の堆積及びそのパターニン
グを行ってゲート電極を形成するので、該ゲート導体層
のパターニング時のエッチング残渣によるゲート電極の
短絡を回避でき、しかも上記サイドウォールを形成した
状態でソース，ドレイン領域を形成するためのイオン注
入を行うことにより、ソース，ドレイン領域がチャネル
ストップ層より離れた位置に形成されることとなり、こ
れによりソース，ドレイン領域とチャネルストップ層と
の接触による接合耐圧の劣化を防止することができる効
果もある。
成した状態で、ゲート導体層の堆積及びそのパターニン
グを行ってゲート電極を形成するので、該ゲート導体層
のパターニング時のエッチング残渣によるゲート電極の
短絡を回避でき、しかも上記サイドウォールを形成した
状態でソース，ドレイン領域を形成するためのイオン注
入を行うことにより、ソース，ドレイン領域がチャネル
ストップ層より離れた位置に形成されることとなり、こ
れによりソース，ドレイン領域とチャネルストップ層と
の接触による接合耐圧の劣化を防止することができる効
果もある。
第１図は本発明の一実施例による半導体装置の製造方法
を示す断面図、第２図は従来の半導体装置の製造方法を
示す断面図である。 図において、１はシリコン基板、３はウエル、４は絶縁
膜、６はレジスト、８はチャネルドープ層、９はゲート
酸化膜、10はゲート導電層、10′はゲート電極、11はソ
ース・ドレイン領域、12は酸化膜である。 なお図中同一符号は同一又は相当部分を示す。
を示す断面図、第２図は従来の半導体装置の製造方法を
示す断面図である。 図において、１はシリコン基板、３はウエル、４は絶縁
膜、６はレジスト、８はチャネルドープ層、９はゲート
酸化膜、10はゲート導電層、10′はゲート電極、11はソ
ース・ドレイン領域、12は酸化膜である。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】シリコン基板上に堆積した絶縁膜をパター
ニングして、該シリコン基板上の素子分離領域に絶縁膜
を形成する工程と、 該絶縁膜の側壁にサイドウォールを形成する工程と、 該絶縁膜及び上記サイドウォールをマスクとしてイオン
注入を行い、上記シリコン基板上の素子形成領域にチャ
ネルドープ層を形成する工程と、 上記素子形成領域にゲート酸化膜を形成する工程と、 全面にゲート導電層を堆積した後、該ゲート導電層のパ
ターニングを行って、該ゲート酸化膜上に上記絶縁膜の
膜厚より薄い膜厚を有するゲート電極を形成する工程
と、 上記絶縁膜の直下に濃度ピークを持つように上記基板全
面に100keV以上の高エネルギーでイオン注入を行ない、
上記絶縁膜直下にチャネルストッパ領域を形成すると同
時に、上記素子形成領域の基板内にウエル領域を形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322300A JP2706162B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322300A JP2706162B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03181136A JPH03181136A (ja) | 1991-08-07 |
| JP2706162B2 true JP2706162B2 (ja) | 1998-01-28 |
Family
ID=18142093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1322300A Expired - Fee Related JP2706162B2 (ja) | 1989-12-11 | 1989-12-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706162B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6275588B2 (ja) * | 2013-12-25 | 2018-02-07 | 住友重機械工業株式会社 | 遊星歯車装置およびその内歯歯車の製造方法 |
| JP6726925B2 (ja) | 2014-10-03 | 2020-07-22 | 住友重機械工業株式会社 | 偏心揺動型減速装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5527462B2 (ja) * | 1972-11-08 | 1980-07-21 | ||
| JPS5066181A (ja) * | 1973-10-12 | 1975-06-04 | ||
| US4409607A (en) * | 1980-07-25 | 1983-10-11 | Xerox Corporation | Normally-on enhancement mode MOSFET with negative threshold gating |
| JPS57107067A (en) * | 1980-12-25 | 1982-07-03 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS587837A (ja) * | 1981-07-07 | 1983-01-17 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01114078A (ja) * | 1987-10-27 | 1989-05-02 | Nec Corp | 半導体装置 |
| JPH02276274A (ja) * | 1989-04-18 | 1990-11-13 | Matsushita Electron Corp | 半導体装置の製造方法 |
-
1989
- 1989-12-11 JP JP1322300A patent/JP2706162B2/ja not_active Expired - Fee Related
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| JPH03181136A (ja) | 1991-08-07 |
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