JPH02276274A

JPH02276274A - 半導体装置の製造方法

Info

Publication number: JPH02276274A
Application number: JP1096449A
Authority: JP
Inventors: Hitoshi Kudo; 均工藤
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1989-04-18
Filing date: 1989-04-18
Publication date: 1990-11-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ＭＯＳ（金属酸化膜セミコンダクター）半導
体装置の製造方法、特に微細な素子寸崩を有する高集積
回路素子の製造方法に関するものである。

（従来の技術）ＭＯ８半導体装置は、Ｎチャネルトランジスタのみを用
いて製造方法を簡略にするＮチャネル方式か、またはＣ
ＭＯ８（相補型ＭＯ８）トランジスタを用いるＣＭＯ８
方式（ＰチャネルとＮチャネルを組み合わす）とが一般
的である。Ｎチャネル方式ではＰ型基板をそのまま用い
てＮチャネルトランジスタを形成するのに対し、ＣＭＯ
８方式では、（１）Ｐ型基板にＮチャネルトランジスタ
を、Ｐ基板に設けたＮウェル内にＰチャネルトランジス
タを形成する（Ｎウェル方式）方法、（２）Ｐ型基板あ
るいはＮ型基板にＰウェルとＮウェルを共に形成し、そ
れぞれにＮチャネルトランジスタとＰチャネルトランジ
スタとを形成する（両ウェル方式）方法とがある。

Ｎウェル方式は、Ｎウェルのみを形成するので工程が少
なくてすむという利点がある。一方、両ウェル方式は、
それぞれのウェルの濃度をトランジスタを最適化するよ
うに決定できるので自由度が大きい。

本発明は、これらのうち両ウェル方式を形成するＣＭＯ
８方式に関するものである。ウェルを形成するためには
、ＰチャネルトランジスタとＮチャネルトランジスタの
しきい値（以下、■、と略す）を決めるチャネル領域と
、各トランジスタ間の素子分離をするチャネルストッパ
領域をウェル内に形成する必要がある。

ウェルの深さは通常３から４μｍ以上であり、チャネル
領域やチャネルストッパ領域は０．２から０．５μｍで
あるため、最初にウェルを形成した後、素子形成領域以
外にフィールド酸化膜（素子分離酸化膜）、チャネルス
トッパ領域、チャネル領域を形成する。

第２図は、従来例１の両ウェル方式の製造方法を示した
ものである。第２図において、１は基板、２はＮウェル
マスク、３はＮウェル注入層、４はＰウェルマスク、５
はＰウェル注入層、６はＮウェル、７はＰウェル、８は
シリコン窒化膜、９はりん注入層、　１０はほう未注入
層、１１は分離酸化膜、１２はチャネル領域、１３はゲ
ート電極、１４はソース・ドレイン領域である。

次に、上記従来例１の製造方法について説明する。第２
図（ａ）では、基板１上に所定のＮウェルマスク２のパ
ターンを形成し、りん（Ｐ”）をイオン注入した状態を
示している。第、２図（ｂ）では、Ｐウェルマスク４（
Ｎウェルマスク２の逆のパターンに相当する）を用いて
ほう素（Ｂ”）をイオン注入した状態を示している。注
入された部分には、Ｐウェル注入層５が形成されている
。第２図（ｃ）では、熱処理によりＮウェル６とＰウェ
ル７が形成された状態が示されている。第２図（ｄ）で
は、Ｌ○Ｃ０５（選択酸化）法で分離酸化膜（フィール
ド酸化膜）を形成するためにシリコン窒化膜８を堆積し
、所定のパターンを形成し、Ｎチャネルストッパ層を形
成するためのりんを注入した状態が示されている。第２
図（ｅ）では、Ｐチャネルストン３層を形成するための
ほう素を注入した状態が示されている（はう素の注入量
はりんの１０倍程度であるため、全面にりん注入しても
打ち消されている）。第２図（ｆ）で番よ、分離酸化膜
１１を形成後ＭＯＳトランジスタのしきい値を制御する
ためのほう素をイオン注入した状態が示されている。こ
の注入量は、Ｎ、Ｐチャネルで同じにはならない場合が
あるので、必要に応じてマスクを用いて注入量を打ち分
ける。その結果、第２図（ｇ）で示すように、シリコン
基板表面にはチャネル領域１２が形成される。以後、第
２図（ｈ）に示すように、ゲート電極１３．ソース・ド
レイン領域１４を形成してトランジスタの形成が終了す
る。

微細なＣＭＯＳトランジスタを形成しようとすれば、縮
小期と呼ばれる法則に従ってゲート酸化膜厚、ウェル濃
度、ゲート電極長を設定する必要がある。ゲート電極長
を短くすると、その結果としてウェル濃度は濃く、ゲー
ト酸化膜は薄くしなけルばならない、このことは、Ｐチ
ャネルとＮチャネルのトランジスタをそれぞれ別個に形
成しなければならなくなる。これまでｖｔ制御のための
イオン注入は、ウェル濃度を調整することによって１回
で可能〔第２図（ｆ）参照〕であったものが別々にしな
ければならないし、チャネルストッパ注入も、Ｎチャネ
ルの注入量がＰチャネルの１／１０程度であることから
全面Ｎチャネルストッパ注入とマスクによるＰチャネル
ストッパ注入で構成〔第２図（ｅ）参照〕していたが、
狭チャネル効果（チャネル幅が狭まると１ｖ、１が上昇
する現象）や短チヤネル効果（チャネルが短くなると１
ｖ、１が低下する現象）をより抑制するためなどに、拡
散を抑えることを目的として分離酸化膜形成後にＰチャ
ネルストッパを注入すると、濃度が高いＰチャネルでも
Ｎチャネルストッパ注入が無視できなくなる。

これらの結果としてそのまま工程を構成すれば、マスク
枚数が１〜２枚増加してしまう、ＭＯＳトランジスタは
量産化による単価の引き下げが必須のため、極めて大き
な問題である。

この問題の解決をはかるため１次のような提案がなされ
ている。すなわち、ウェルの形成と同時にチャネル領域
、チャネルストッパ領域を形成しようとするものである
（昭和６１年電子通信学会総合全国大会予講集Ｐ、　２
−２７１講演＃５１３ゲート後イオン注入によるＣＭＯ
Ｓプロセス昭和６１年５月）。この方法は、予め素子分
離領域とゲート電極を形成したのち、チャネル領域とチ
ャネルストッパ領域、ソース・ドレイン領域を同時にイ
オン注入で形成する方法である。第３図は、上記従来例
２の両ウェル方式の半導体装置の断面を示したものであ
る。素子分離領域を構成する分離酸化膜１１とゲート電
極１３が予め形成された状態で、ウェル注入、チャネル
注入、ソース・ドレイン注入を同一のマスクから同時に
行い、熱処理により拡散層を形成する。以下、残りのチ
ャネルも同様に形成すれば、おもな拡散工程は終了する
。

（発明が解決しようとする課Ｍ）しかしながら、上記従来例２の方法は、先に説明した従
来例１の問題の解決方法としては優れた方法であるが、
以下に述べるいくつかの問題点がある。

（１）チャネル領域とチャネルストッパ領域は同じイオ
ン注入で構成され、Ｖｔ制御とパンチスルーの防止の役
割をもっている。しかし、通常ゲート電極はＮ型の不純
物を拡散したポリシリコンを用いるので、Ｐチャネルト
ランジスタは埋め込みチャネルと呼ばれる構造になる。

埋め込みチャネルでは、Ｐチャネル部のＳｉ表面はＰ型
でＮウェルとの間で接合ができており、空乏化するため
ゲート電極に電圧を印加しないと電流は流れない。従っ
て、Ｐチャネルでは、チャネル領域の不純物はＰ型、チ
ャネルストッパ領域の不純物はＮ型でなければならない
。従って、Ｐチャネルトランジスタでは１回の注入でチ
ャネル領域とチャネルストッパ領域を形成することはで
きない。

（２）Ｃ：ＭＯ５構造では、ウェルの電位を固定する必
要があるため、コンタクトを形成するためウェルと同型
の不純物拡散をトランジスタ形成とは別にしなければな
らない。従来例２では、そのためにソース・ドレインの
形成後に別のマスクを用いてウェル電位を取り出してい
る。このことは、マスク枚数（工程ｉ！ｌ）の増大を最
小限にする意味ではやや不本意な結果であり、最大２マ
スクとイオン注入２工程を追加する必要がある。

（３）機料トランジスタでは、Ｌ　Ｄ　Ｄ　（ｌｉｇｈ
ｔｌｙｄｏｐｅｄ　ｄｒａｉｎ）構造と呼ばれる。チャ
ネル部に面して濃度の低いドレインをゲート電極のサイ
ドウオールを利用して形成する構造が一般的である。と
ころが、従来例２の方法では、１回のマスクでウェルと
ソース・ドレインを形成するため、この構造は回連であ
る。

本発明は上記従来例の問題を解決するものであり、マス
ク枚数および熱処理工程を減少させた半導体装置の製造
方法を提供することを目的とするものである。

（課題を解決するための手段）本発明は上記目的を達成するために、次のような製造方
法をとるようにしたものである。先に述べた問題点（１
）の解決手段として、素子分離領域の膜厚とゲート電極
の膜厚を意図的に差をつける。

つまり、チャネル領域とチャネルストッパ領域を別々の
イオン注入で形成する。問題点（２）の解決手段として
、ソース・ドレイン注入工程をウェル注入とは別のマス
クにする。予めウェルを形成（あるいは注入）したのち
、異なるアスクでソース・ドレインを形成する１問題点
（３）および（２）の解決手段として、ソース・ドレイ
ンは異なるマスクによって形成されるので、ＬＤＤ、を
形成するイオン注入をウェル形成時に行う。

（作　用）従って１本発明による製造方法によれば、ウェル、チャ
ネルストップ、チャネルおよびＬＤＤソース・ドレイン
を同一マスクで形成し、引続きソース・トレインを別マ
スクで形成する方法では、Ｎチャネル、Ｐチャネルをそ
れぞれマスクを用いて最適化するに際し、最小のマスク
枚数と工程数にすることができる。

例えば、１層ＡＱ工程で比較して、従来例１ではマスク
枚数１１枚、イオン注入９回、従来例２ではマスク枚数
９枚、イオン注入８回であるが、サイドウオールを用い
たＬＤＤトランジスタが形成できない、Ｐチャネルスト
ッパ領域が形成できないという問題点をかかえているの
で、同等のトランリスタ性能を得るためには、マスク枚
数１１枚、イオン注入１０回となる。本発明の方法によ
れば、マスク枚数９枚、イオン注入９回で可能である。

（実施例）第１図は、本発明の一実施例における製造方法を示した
ものである。第１図において、６はＮウェル、７はＰウ
ェル、１１は分離酸化膜、１３はゲート電極、１４はソ
ース・ドレイン領域、１５はサイドウオール、２１はＰ
ウェル注入層、２２はＮチャネルストッパ注入層、２３
はＬＤＤソース・ドレイン注入層、２４はＮウェル注入
層、２５はＰチャネルストッパ注入層である。

次に、上記実施例の製造方法について説明する。

第１図（ａ）は、半導体基板上に既に分離酸化膜１１゜
ゲート絶縁膜、ゲート電極１３を形成した状態が示され
ている。この時、基板上には何らの拡散層も形成されて
いない。分離酸化膜の膜厚はおよそ５００ｒ＋ｎ＋、ゲ
ート電極の膜厚はおよそ３００ｎｍである。

これらの膜厚は、チャネル領域とチャネルストッパ領域
を異なるイオン注入で形成するための必要条件になって
いるので、少なくとも１１００ｎ以上の膜厚差が必要で
ある。通常の製造方法では、この分離酸化膜を形成する
前にウェルを形成している。

第１図（ａ）では、イオン注入によりＰウェル注入層２
１．Ｎチャネルストッパ注入層２２．ＬＤＤソース・ド
レイン注入層（Ｎチャネル）２３を同時に形成している
。第１図（ｂ）では、イオン注入によりＮウェル注入層
２４．Ｐチャネルストッパ注入層２５を同時に形成して
いる。この後ゲート電極１３にサイドウオール１５を形
成し、熱処理をすることにより、第１図（ｃ）に示す状
態になる。ＬＤＤを形成するＮチャネルのみソース・ト
レイン領域１４に拡散層が形成されている。

第１図（ｄ）では、Ｎチャネルソース・ドレインおよび
Ｎウェルコンタクトを形成する領域を開口し、Ｎチャネ
ル（Ｂ”）およびＮチャネルソース・ドレイン（Ａｓ”
）注入層を形成する。

第１図（ｅ）では、Ｐチャネルソース・ドレインおよび
Ｐウェルコンタクトを形成する領域を開口し、Ｐチャネ
ル（Ｂｏ）およびＰチャネルソース・ドレイン（ＢＦ２
”）注入層を形成する。

以下、熱処理を施し、最終的には第１図（ｆ）に示すよ
うにＣＭＯ３構造のトランジスタが形成される。構造的
には従来のトランジスタと何ら変わるところはない。

これらのイオン注入条件は、例えば以下の通りである。

Ｎつｘ）Ｌｉ　　　　　　　ビ　　ＩＭｅＶ　　〜５Ｘ
１０”ｃｍ−”Ｐウェル　　　　　　Ｂ”　　　５００
ｋｅＶ　　〜５ＸＩＯ”ａｍ−”Ｐチャネルストップ　
Ｐ”　　　８００ｋｅＶ　　〜２Ｘ１０”Ｃ！ｌ−”Ｎ
チャネルストップ　Ｂ”　　　２００ｋｅＶ　　〜２Ｘ
１０１３ａｍ−”ＰチャネルＢ”　　　１００ｋｅＶ　
　〜２Ｘ１０”ｍ−”Ｎチャネ）Ｉｉ　　　　　　Ｂ”
　　　１００ｋｅＶ　　〜ｌＸｌ０”（！！１−”Ｐチ
ャネルソース・ドレイン　　　　　　ＢＦ、”　　　　
４０ｋｅＶ　　　〜３　　ＸＩＯ”ｃｍ−”Ｎチャネル
ソース・ドレイン　　　　　　Ａｓ”　　　　　４０ｋ
ｅＶ　　　〜４Ｘ１０１ｓａｎ−”Ｐ”　　　６０ｋｅ
Ｖ　〜ＩＸＩＯ１ｓ（２ｍ−２ここで、チャネル注入（
Ｖｔ、Ｌきい値制御）は、ゲート電極下に届くだけの加
速エネルギーが必要であり、チャネルストッパ注入は、
分離酸化膜下に届くだけの加速エネルギーが必要である
。先にゲート電極膜厚と素子分離用の分離酸化膜の膜厚
に変化をつけたのは、イオン注入で打ち分ける必要性か
ら生じたものである。

なお、本発明の実施例では、ソース・ドレイン注入（Ｌ
ＤＤ注入を除く）とチャネル注入を一緒にし、ウェル注
入とチャネルストッパ注入を一緒にしたが、ウェル注入
とソース・・ドレイン注入（ＬＤＤを除く）のマスクが
異なっていればよいので、その範囲内の組合わせは自由
である。

さらに、微細寸法トランジスタのため、ＬＤＤ構造をつ
くる場合には同一のマスクで形成することも可能である
。例えば、（１）トイオンを２０〜４０度の角度をつけて注入する
〔第４図（ａ）参照〕（２）ゲート電極側壁（サイドウオール）の膜厚をゲー
ト電極より薄くシ、ヒイオンのみがＳｉ基板まで到達す
るようにする〔例えば、ゲート電極膜厚３００ｎｍ、サ
イドウオール膜厚１５０ｎｍとする。第３図（ｂ）参照
〕方法が考えられるが、本発明において適用可能であるこ
とは言うまでもない。

（発明の効果）本発明は、上記実施例から明らかなように、Ｐチャネル
とＮチャネルトランジスタを同時に形成するＣＭＯＳプ
ロセスでそれぞれのトランジスタを独立に最適化した場
合でも、マスク枚数、熱処理工程を減少させることがで
きる。Ａｌ１１層配線のプロセスの場合、　１１枚のマ
スクが必要な場合でも９枚、イオン注入も９回に抑える
ことができる。

このことは、微細寸法のトランジスタの構造に適してい
る。半導体素子の価格は、その製造工程が長ければ長い
ほど総費用は上昇し、歩留まりは低下するので、本発明
の方法によれば、価格の低下をはかることができる。ま
た、本発明は、熱処理を少なくしつつ、ウェルとソース
・ドレインのように拡散長の極めて異なる拡散層に対し
て別々の熱処理を施すことができる。

【図面の簡単な説明】

第１図は本発明の一実施例の製造方法を示した図、第２
図は従来例１の両ウェル方式の製造方法髪示した図、第
３図は従来例２の両ウェル方式の製造方法を示した図で
ある。１・・・基板、　　２・・・Ｎウェルマスク、　　３・
・・Ｎウェル注入層、　４・・・Ｐウェルマスク、５・
・・Ｐウェル注入層、　６・・・Ｎウェル、７・・・Ｐ
ウェル、　８・・・シリコン窒化膜、９・・・りん注入
層、　１０・・・はう素注入層、１１・・・分離酸化膜
、　１２・・・チャネル領域、１３・・・ゲート電極、
　１４・・・ソース・ドレイン領域、　１５・・・サイ
ドウオール、２１・・・Ｐウォル注入層、２２・・・Ｎ
チャネルストッパ注入層、　２３・・・ＬＤＤソース・
ドレイン注入層、　２４・・・Ｎウェル注入層、　２５
・・・Ｐチャネルストッパ注入層。特許出願人　松下電子工業株式会社

Claims

【特許請求の範囲】

（１）半導体基板に素子分離領域、ゲート酸化膜および
前記素子分離領域の厚さよりも少なくとも１００ｎｍ以
上薄いゲート電極を形成した後にＮウェルおよびＰウェ
ル領域を形成する工程を含み、その後前記Ｎウェルおよ
びＰウェル領域を形成するマスクと異なるマスクを用い
てＰチャネルおよびＮチャネルのソース・ドレイン領域
を形成することを特徴とする半導体装置の製造方法。
（２）Ｐウェルとともに濃度の薄いＮチャネルソース・
ドレインを形成することを特徴とする請求項（１）記載
の半導体装置の製造方法。