KR100220954B1 - 3중 웰을 갖는 반도체 소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 메모리 소자의 트랜지스터 형성할 때 2개의 마스트로 3중 웰(well)을 형성하여 공정의 단순화와 더불어 안정화된 특성을 갖도록 하는 공정방법이다. 즉, 공정의 단순화를 이루기 위해 소자분리마스크 공정으로 실리콘 기판상에 질화막 패턴을 형성하 다음, N-웰 임플란트를 주입하고, 열산화 공정으로 필드 산하막을 형성하는 동시에 상기 N-웰 임플란트를 드라이브 인시켜 확산된 P-웰을 형성하고, P-웰 마스크로 고 에너지 이온주입공정으로 P-웰과 R-웰(N-웰영역에 형성되는 P-웰을 의미함)을 동시에 형성하여 3중 웰을 형성하는 것이다.

Description

3중 웰을 갖는 반도체 소자 제조방법
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 메모리 소자의 트랜지스터 형성할 때 2개의 마스크로 3중 웰(well)을 형성하여 공정의 단순화와 더불어 안정화된 특성을 갖도록 하는 반도체소자 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 반도체 기판의 전위와는 별개로 동작되는 반도체소자의 필요성이 대두되었고, 그 결과 반도체 기판에 다수의 웰을 형성하면서 웰 내부에 또 다른 타입의 웰이 구비된 3중 웰을 형성하게 되었다.
한편, 고 에너지를 이용한 이온주입 공정으로 3중 웰을 형성하는 공정은 N-웰과 P-웰 모두 반대의 웰(Retrograde well) 특성을 가지는 바, N-웰에 형성되는 P MOS 특성의 안정화가 어려운 과제였다. 그리고 확산된 3중 웰(Diffused Triple well) 공정의 경우에는 N-웰과 P-웰 모두 드라이브-인 공정이 필요하기 때문에 공정이 복잡하고 특히 R-웰(N-웰영역에 형성되는 P-웰을 의미함)의 프로파일 조절(profile control)이 용이하지 않다는 단점이 있다.
본 발명은 상기한 문제점을 해결하기 위하여 소자분리 공정으로 질화막 패턴을 형성한 다음, N-웰을 형성하고, 산화 공정으로 필드 산화막으로 형성한 다음, P-웰 마스크를 써서 P-웰과 R-웰을 동시에 고 에너지 이온주입하여 3중 웰을 형성하는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
제1도 내지 제4도는 본 발명에 의해 반도체 기판에 3중 웰을 형성하는 단계를 도시한 단면도이다.
제5도는 본 발명에 의해 3중 웰을 형성한 다음 실리콘 깊이에 따라 예상되는 도핑 프로파일을 도시한 것이다.
제6도는 P-웰 임플란트와 내부 웰 임플란트를 별도로 하지 않은 경우에 실리콘 깊이에 따라 예상되는 도핑 프로파일을 도시한 것이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 패드 산화막
3 : 질화막 4 : 감광막 패턴
5 : N-웰 임플란트 영역 6 : P형 채널 스톱 임플란트 영역
7 : 필드 산화막 8 : N-웰
9 : P-웰 임플란트 영역 10 : R-웰 임플란트 영역
11 : 내부 웰 임플란트 영역 13 : N-채널 디프 임플란트 영역
14 : N-채널 쓰레쉬홀드 임플란트 영역 15 : N-웰
16 : R-웰
상기 목적을 달성하기 위한 본 발명은 3중 웰을 갖는 반도체 소자 제조방법에 있어서, P형 실리콘 기판상에 소자분리 마스크를 형성하는 단계와, 상기 소자분리 마스크 상부에 N-웰 마스크를 형성하는 단계와, N-형 불순물을 노출된 실리콘 기판으로 주입하여 N-웰 임플란트 영역을 형성하는 단계와, P형 불순물을 이온주입하여 P 채널 스톱 임플란트 영역을 형성하는 단계와, 상기 N-웰 마스크를 제거한 다음, 열산화 공정으로 필드 영역의 실리콘 기판을 필드 산화막을 형성하는 동시에 상기 N-웰 이온을 기판 내부로 드라이브 인시켜 확산된 N-웰을 형성하는 단계와, 상기 실리콘 기판 상부에 P-웰 마스크를 형성하는 단계와, 노출된 실리콘 기판과 상기 N-웰 영역으로 P형 불순물을 이온 주입하여 P-웰 영역과 R-웰 영역을 형성하는 단계를 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예는 반도체 소자 제조방법에 있어서, P형 실리콘 기판상에 소자분리 마스크를 형성하는 단계와, 상기 소자분리 마스크 상부에 N-웰 마스크를 형성하는 단계와, P형 불순물을 이온주입하여 P채널 스톱 임플란트 영역을 형성하는 단계와, 상기 N-웰 마스크를 제거한 다음, 열산화 공정으로 필드 영역의 실리콘 기판을 필드 산화막을 형성하는 동시에 상기 N-웰 이온을 기판 내부로 드라이브 인시켜 확산된 N-웰을 형성하는 단계와, 상기 실리콘 기판 상부에 P-웰 마스크를 형성하는 단계와, 노출된 실리콘 기판과 상기 N-웰 영역으로 P형 불순물을 이온 주입하여 P-웰 영역과 R-웰 영역을 형성하는 단계와, 내부 웰 임플란트를 노출된 기판으로 주입하여 단계와, N-채널 디프 임플란트를 주입하는 단계와, N-채널 쓰레쉬홀드 임플란트를 주입하는 단계를 포함한다.
본 발명에서는 소자분리 마스크를 형성후 먼저 N-웰을 형성하고 필드산화막을 성장시킴으로써 별도의 N-웰 드라이브-인 공정이 필요하지 않으면서도 확산된 N-웰 특성을 갖도록 하는 장점을 가지고 있다. 또한, P-웰 마스크를 써서 P-웰과 R-웰을 동시에 고 에너지로 이온주입함으로써 N MOS는 고 에너지 웰 형성공정의 특성을 가지게 하는 장점이 있다.
즉, 고 에너지 이온 주입방법에 의해 3종류의 웰, 즉 N-웰, P-웰, R-웰을 2개의 마스크로 동시에 형성하면서, N-웰 공정을 필드 산화(Field Oxidation)전에 실시함으로써 필드 산화공정후에는 N-웰이 확산된 웰 특성을 갖도록 한 다음 P-웰 마스크를 써서 P-웰과 R-웰을 동시에 형성한다.
이때는 별도의 드라이브-인 공정이 없으므로 P-웰과 R-웰은 고 에너지 웰 특성을 가지게 되며, 그로 인해 공정단수화와 더불어 N-웰은 확산된 웰 특성을 가지며, P-웰, R-웰은 고 에너지 웰 특성을 갖도록 만들 수 있다.
상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제1도 내지 제4도는 본 발명에 의해 반도체 기판에 3중 웰을 형성하는 단계를 도시한 단면도이다.
제1도는 P형 실리콘 기판(1)상에 패드 산화막(2)과 질화막(3)을 적층하고, 소자분리 마스크로 식각공정으로 필드 영역의 질화막(3)과 패드 산화막(2)을 제거한 것을 도시한 단면도이다.
제2도는 전체적으로 감광막을 도포한 다음, N-웰 마스크로 노광 및 현상 공정으로 감광막 패턴(4)을 형성하고, 고 에너지 이온 주입방법을 이용하여 N-형 불순물을 노출된 실리콘 기판(1)으로 주입하여 N-웰 임플란트 영역(5)을 형성하고, 계속하여 P형 불순물을 이온주입하여 P 채널 스톱 임플란트 영역(6)을 형성한 단면도로서, 상기 N-웰 임플란트 영역(5)은 주입할 때 조건은 예를 들어 인(P31)을 1-2E13 도즈량과 1.5-2MeV의 에너지로 주입한다. 그리고, 상기 P 채널 스톱 임플란트 영역(6)은 상기 질화막 패턴(3)을 임플란트 배리어로 이용하여 상기 인을 4.5-5.5E12 도즈량과 200-400KeV 에너지로 주입한다.
제3도는 상기 N-웰 마스크로 이용된 감광막(4)을 제거한 다음, 필드 산화막을 제조하기 위한 예를 들어 1100℃의 온도에서 30분 정도로 열산화 공정을 실시하여 필드 산화막(7)을 형성한다. 상기 필드 산화막(7)을 형성하는 공정에서 상기 N-웰 임플란트 영역(5)은 기판 내부로 확산되어 확산된 N-웰(8) 프로파일 갖게 된다. 그리고, 상기 공정후 감광막을 전체적으로 도포하고, P-웰 마스크로 노광 및 현상 공정으로 P-웰 영역으로 예정된 지역의 감광막을 제거한 감광막 패턴(18)을 형성한 다음, 노출된 실리콘 기판(1)으로 P형 불순물을 이온 주입하여 P-웰 임플란트 영역(9)과 R-웰 임플란트 영역(10)을 동시에 형성하는데 이때는 붕소(B11)를 2-3E13의 도즈량과 400-500KeV 에너지로 주입한다. 그리고 붕소를 1-2E13 도즈량과 200-300KeV의 에너지로 주입하여 내부 웰 임플란트 영역(11)을 형성하고, 붕소를 4-5E12의 도즈량과 80-200KeV의 에너지로 주입하여 N-채널 디프 임플란트 영역(13)을 형성하고, N-채널 쓰레쉬홀드 임플란트를 주입하여 N-채널 쓰레쉬홀드 임플란트 영역(14)을 형성한 단면도이다.
상기 내부 웰 임플란트 영역(11)은 P-웰과 N-채널 필드 스톱 임플란트 영역 사이의 웰 특성을 좋게 하기 위해 형성하는 것이다.
제4도는 상기 감광막 패턴(18)과 상기 질화막(3), 패드 산화막(2)을 제거한 다음, 실리콘 기판에 3중 웰이 형성된 것을 도시한 단면도로서, 상기 P-웰(15)과 R-웰(16)은 고 에너지 임플란트 웰 특성을 가지지만 N-웰(8)의 경우에는 필드 산화막(7) 형성공정을 거치면서 확산된 웰 특성을 갖게 된다.
참고로, 상기 감광막 패턴(18)과 상기 질화막(3), 패드 산화막(2)을 제거한 다음 900-1000℃에서 20-40분 어닐링 공정을 실시하여 상기 P-웰(15)과 R-웰(16)의 임플란트를 기판내부로 드라이브 인시킨다. 그리고, 다시 전면 쓰레쉬홀드 임플란트로 붕소를 1 내지 1E12 도즈량과 20-30KeV 에너지로 주입할 수 있다. 한편, 상기 N 채널, 쓰레쉬홀드 임플란트를 생략하고, P-웰 마스크로 사용되는 감광막 패턴(18)과 상기 질화막(3), 패드 산화막(2)을 제거한 다음, 전면 쓰레쉬홀드 임플란트를 도즈량이 2 내지 4E13의 붕소를 20-30KeV 에너지로 주입할 수 있다.
그리고, 상기 P-웰 임플란트와 내부 웰 임플란트를 각각 별도로 진행하지 않고 P-웰 임플란트를 주입할 때 붕소의 도즈량이 2 내지 4E13과 200-400KeV 에너지로 주입하여 공정을 간단하게 할 수 있다.
제5도는 본 발명에 의해 3중 웰을 형성한 다음 실리콘 깊이에 따라 예상되는 도핑 프로파일을 도시한 것으로, 실리콘 기판 내부에서부터 R-웰 임플란트 영역(10), 내부 웰 임플란트 영역(11), N-채널 디프 임플란트 영역(13) 및 N-채널 쓰레쉬홀드 임플란트 영역(14)의 프로파일을 나타낸다.
제6도는 본 발명의 다른 실시예에 의해 P-웰 임플란트와 내부 웰 임플란트를 별도로 하지 않은 경우의 도핑 프로파일을 도시한 것으로, 실리콘 기판 내부에서부터 R-웰 임플란트 영역(10), N-채널 디프 임플란트 영역(13) 및 N-채널 쓰레쉬홀드 임플란트 영역(14)의 프로파일을 나타낸다.
본 발명은 2개의 마스크를 가지고 3중 웰을 동시에 형성하는 공정으로 고 에너지 임플란트 방법으로 이온주입을 하는 경우 N-웰의 PMOS 특성 개선을 위해 N-웰 임플란트 후 필드 산화 공정을 실시하여 웰 드라이브 인 효과를 동시에 얻는다.
또한 전체 공정에서는 세가지 종류의 웰, 즉 N-웰, P-웰, R-웰이 가장 적절한 특성을 갖는 도핑 프로파일을 얻게 됨으로 인하여 전반적인 트랜지스터 특성안정화와 수율 향상을 기대할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 3중 웰을 갖는 반도체 소자 제조방법에 있어서, P형 실리콘 기판상에 소자분리 마스크를 형성하는 단계와, 상기 소자분리 마스크 상부에 N-웰 마스크를 형성하는 단계와, N-형 불순물을 노출된 실리콘 기판으로 주입하여 N-웰 임플란트 영역을 형성하는 단계와, P형 불순물을 이온주입하여 P 채널 스톱 임플란트 영역을 형성하는 단계와, 상기 N-웰 마스크를 제거한 다음, 열산화 공정을 필드 영역의 실리콘 기판을 필드 산화막을 형성하는 동시에 상기 N-웰 이온을 기판 내부로 드라이브 인시켜 확산된 N-웰을 형성하는 단계와, 상기 실리콘 기판 상부에 P-웰 마스크를 형성하는 단계와, 노출된 실리콘 기판과 상기 N-웰 영역으로 P형 불순물을 이온 주입하여 P-웰 영역과 R-웰 영역을 형성하는 단계를 포함하는 3중 웰을 갖는 반도체 소자 제조방법.
  2. 제1항에 있어서, 상기 소자분리 마스크는 패드 산화막과 질화막의 적층구조로 이루어지는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
  3. 제1항에 있어서, 상기 N-웰 임플란트 영역은 인을 1 내지 2E13 도즈량과 1.5-2MeV의 에너지로 주입하는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
  4. 제1항에 있어서, 상기 P 채널 스톱 임플란트 영역은 인은 4.5 내지 5.5E12 도즈량과 200-300KeV 에너지로 주입하는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
  5. 반도체 소자 제조방법에 있어서, P형 실리콘 기판상에 소자분리 마스크를 형성하는 단계와, 상기 소자분리 마스크 상부에 N-웰 마스크를 형성하는 단계와, N-형 불순물을 노출된 실리콘 기판으로 주입하여 N-웰 임플란트 영역을 형성하는 단계와, P형 불순물을 이온주입하여, P 채널 스톱 임플란트 영역을 형성하는 단계와, 상기 N-웰 마스크를 제거한 다음, 열산화 공정으로 필드 영역의 실리콘 기판을 필드 산화막을 형성하는 동시에 상기 N-웰 이온을 기판 내부로 드라이브 인시켜 확산된 N-웰을 형성하는 단계와, 상기 실리콘 기판 상부에 P-웰 마스크를 형성하는 단계와, 노출된 실리콘 기판과 상기 N-웰 영역으로부터 P형 불순물을 이온 주입하여 P-웰 영역과 R-웰 영역을 형성하는 단계와, 내부 웰 임플란트를 노출된 기판으로 주입하여 단계와, N-채널 디프 임플란트를 주입하는 단계와, N-채널 쓰레쉬홀드 임플란트를 주입하는 단계를 포함하는 3중 웰을 갖는 반도체 소자 제조방법.
  6. 제5항에 있어서, 상기 소자분리 마스크는 패드 산화막과 질화막의 적층구조로 이루어지는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
  7. 제5항에 있어서, 상기 N-웰 임플란트 영역은 인을 1 내지 2E13 도즈량과 1.5-2MeV의 에너지로 주입하는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
  8. 제5항에 있어서, 상기 P 채널 스톱 임플란트 영역은 인을 4 내지 6E12 도즈량과 200-300KeV 에너지로 주입하는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
  9. 제5항에 있어서, 상기 내부 웰 임플란트는 붕소를 4 내지 5E12 도즈량과 200-300KeV 에너지로 주입하는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
  10. 제5항에 있어서, 상기 N-채널 디프 임플란트는 붕소를 4 내지 5E12 도즈량과 80-200KeV 에너지로 주입하는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
  11. 제5항에 있어서, 상기 N-채널 쓰레쉬홀드 임플란트는 붕소를 1.0 내지 2E12 도즈량과 20-30KeV 에너지로 주입하는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
  12. 제5항에 있어서, 상기 N-채널 쓰레쉬홀드 임플란트를 주입한 다음, 900-1000℃에서 20-40분 어닐링 공정을 실시하는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
  13. 제5항에 있어서, 상기 N-채널 쓰레쉬홀드 임플란트를 주입한 다음, 상기 P-웰 마스크를 제거하고, 다시 전면 쓰레쉬홀드 임플란트로 붕소를 1 내지 3.0E12 도즈량과 20-30KeV 에너지로 주입하는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
  14. 제5항에 있어서, 상기 P-웰 임플란트와 내부 웰 임플란트를 별도로 진행하지 않고 P-웰 임플란트를 주입할 때 붕소의 도즈량이 2 내지 4.0E13과 200-400KeV 에너지로 주입하는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
  15. 제5항 또는 제13항에 있어서, 상기 N 채널 쓰레쉬홀드 임플란트를 생략하고, P-웰 마스크를 제거한 다음, 전면 쓰레쉬홀드 임플란트를 도즈량이 2 내지 4E12의 붕소를 20-30KeV 에너지로 주입하는 것을 특징으로 하는 3중 웰을 갖는 반도체 소자 제조방법.
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