JPH05283629A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05283629A JPH05283629A JP4081811A JP8181192A JPH05283629A JP H05283629 A JPH05283629 A JP H05283629A JP 4081811 A JP4081811 A JP 4081811A JP 8181192 A JP8181192 A JP 8181192A JP H05283629 A JPH05283629 A JP H05283629A
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Abstract
(57)【要約】
【目的】 シリコン基板中に形成した二重ウェル構造で
基板とのパンチスルー耐性を向上させ、かつ微細化す
る。 【構成】 シリコン基板１に二重ウェル構造を形成する
場合、Ｎウェル４の深部にウェル構成元素、例えば、リ
ンを高エネルギー注入により高濃度に導入して高濃度リ
ン層６を形成することにより、Ｐウェル８と基板１間の
パンチスルー耐性が向上する。
基板とのパンチスルー耐性を向上させ、かつ微細化す
る。 【構成】 シリコン基板１に二重ウェル構造を形成する
場合、Ｎウェル４の深部にウェル構成元素、例えば、リ
ンを高エネルギー注入により高濃度に導入して高濃度リ
ン層６を形成することにより、Ｐウェル８と基板１間の
パンチスルー耐性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は、微細なデバイスを形成
する半導体装置及びその製造方法に関するものである。
する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、ＣＭＯＳ構造の半導体集積回路を
シリコン基板に形成する場合、Ｐ型基板を使用した場合
には、Ｐチャンネルトランジスタを形成する領域にＮ型
となる不純物をイオン注入により所定の位置に導入し、
十分な熱処理を施して独立したＮ型の領域（Ｎウェル）
を形成している。又、このＮ型の不純物導入と併せてＰ
型の不純物を導入し、同時熱処理により基板内の異なっ
た所定の位置にＮウェルと、Ｐ型領域（Ｐウェル）を形
成した構造（ツインウェル構造）も用いられている。近
年、デバイスの集積度の増加と共に、独立したＰウェル
の必要性が高まり、このウェル構造としてトリプルウェ
ル構造が適用されている。これは、Ｐ型基板の場合には
ツインウェルの他に、Ｎウェル領域の中の所定の位置に
Ｐウェルを形成する二重ウェルにより基板から独立して
Ｐウェルを得る方法である。Ｎ型基板では逆にＰウェル
領域中にＮウェル領域を形成した構造となる。例えば、
Ｐ型基板を用いたＤＲＡＭにおいて、メモリセル部をこ
の二重ウェル構造にすると、周辺回路部のＮチャンネル
トランジスタとセル部のＮ-chトランジスタとで異なっ
た基板電位を取ることができ、プロセス上容易に周辺回
路部のトランジスタに要求される速度をあげることがで
きる、又、セル部がＮ型領域に取り囲まれているため周
辺回路部で発生した電子が、セル部に侵入することがな
く、セルデータの破壊を防止できるなどの利点がある。
シリコン基板に形成する場合、Ｐ型基板を使用した場合
には、Ｐチャンネルトランジスタを形成する領域にＮ型
となる不純物をイオン注入により所定の位置に導入し、
十分な熱処理を施して独立したＮ型の領域（Ｎウェル）
を形成している。又、このＮ型の不純物導入と併せてＰ
型の不純物を導入し、同時熱処理により基板内の異なっ
た所定の位置にＮウェルと、Ｐ型領域（Ｐウェル）を形
成した構造（ツインウェル構造）も用いられている。近
年、デバイスの集積度の増加と共に、独立したＰウェル
の必要性が高まり、このウェル構造としてトリプルウェ
ル構造が適用されている。これは、Ｐ型基板の場合には
ツインウェルの他に、Ｎウェル領域の中の所定の位置に
Ｐウェルを形成する二重ウェルにより基板から独立して
Ｐウェルを得る方法である。Ｎ型基板では逆にＰウェル
領域中にＮウェル領域を形成した構造となる。例えば、
Ｐ型基板を用いたＤＲＡＭにおいて、メモリセル部をこ
の二重ウェル構造にすると、周辺回路部のＮチャンネル
トランジスタとセル部のＮ-chトランジスタとで異なっ
た基板電位を取ることができ、プロセス上容易に周辺回
路部のトランジスタに要求される速度をあげることがで
きる、又、セル部がＮ型領域に取り囲まれているため周
辺回路部で発生した電子が、セル部に侵入することがな
く、セルデータの破壊を防止できるなどの利点がある。
【０００３】
【発明が解決しようとする課題】上記に示す二重ウェル
構造を図４に示す。従来用いられているツインウェル構
造のＮウェル１０１内にＰウェル１０２を形成した場合
には、Ｎウェル１０１中Ｐウェル１０２と基板１間のパ
ンチスルー耐性が劣り、改善するためにはＮウェル底部
のＰウェルと基板に挟まれる領域１０３の幅を広くする
必要がある。
構造を図４に示す。従来用いられているツインウェル構
造のＮウェル１０１内にＰウェル１０２を形成した場合
には、Ｎウェル１０１中Ｐウェル１０２と基板１間のパ
ンチスルー耐性が劣り、改善するためにはＮウェル底部
のＰウェルと基板に挟まれる領域１０３の幅を広くする
必要がある。
【０００４】又、図５に示す様に、従来方法のそれぞれ
一回づつのＮ型不純物の注入１０４（工程ａ,１０５は
Ｎ型不純物注入マスク）とＰ型不純物の注入１０６（工
程ｂ,１０７はＰ型不純物注入マスク）を行った後の例
えば１１００℃〜１２００℃、５時間〜２０時間程度の
高温長時間の熱処理を施して形成する場合、メモリセル
部のＮウェル１０１中Ｐウェル１０２と、隣接する周辺
回路部のＰウェル１０７間の十分なパンチスルー耐圧を
得るためには、上記と同様にセル部と周辺回路部境界の
Ｎウェルの幅１０８を大きくとること、もしくは、境界
部のみＮウェルの濃度を上げるため、マスク工程を増や
してイオン注入を施すことを必要としていた（工程ｃ参
照）。又、セル部と周辺回路部の間隔を大きく取る必要
があるので、微細化が困難であるという問題点を有して
いた。
一回づつのＮ型不純物の注入１０４（工程ａ,１０５は
Ｎ型不純物注入マスク）とＰ型不純物の注入１０６（工
程ｂ,１０７はＰ型不純物注入マスク）を行った後の例
えば１１００℃〜１２００℃、５時間〜２０時間程度の
高温長時間の熱処理を施して形成する場合、メモリセル
部のＮウェル１０１中Ｐウェル１０２と、隣接する周辺
回路部のＰウェル１０７間の十分なパンチスルー耐圧を
得るためには、上記と同様にセル部と周辺回路部境界の
Ｎウェルの幅１０８を大きくとること、もしくは、境界
部のみＮウェルの濃度を上げるため、マスク工程を増や
してイオン注入を施すことを必要としていた（工程ｃ参
照）。又、セル部と周辺回路部の間隔を大きく取る必要
があるので、微細化が困難であるという問題点を有して
いた。
【０００５】本発明は、上記問題点に鑑み、マスク合わ
せ工程を増やすことなく集積度を上げることを可能とす
る半導体装置及びマスク合わせ工程を増やしてイオン注
入を施すことなく且つ従来の熱処理条件を用いて集積度
をあげることを可能とする半導体装置及びその製造方法
を提供するものである。
せ工程を増やすことなく集積度を上げることを可能とす
る半導体装置及びマスク合わせ工程を増やしてイオン注
入を施すことなく且つ従来の熱処理条件を用いて集積度
をあげることを可能とする半導体装置及びその製造方法
を提供するものである。
【０００６】また本発明は、上記問題点に鑑み、マスク
合わせ工程を増やして別途高濃度領域を形成する必要な
く、又、従来の１１００〜１２００℃、５〜２０時間程
度の高温長時間の熱処理を用いることなく、集積度を上
げることを可能とする半導体装置の製造方法を提供する
ものである。
合わせ工程を増やして別途高濃度領域を形成する必要な
く、又、従来の１１００〜１２００℃、５〜２０時間程
度の高温長時間の熱処理を用いることなく、集積度を上
げることを可能とする半導体装置の製造方法を提供する
ものである。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
は、上記課題を解決するため、一方導電型半導体基板中
の所定の位置に、所定の深さの他方導電型の第１のウェ
ル領域と、前記第１のウェル領域内の所定の位置に、前
記第１のウェル領域より浅い前記基板と同一導電型の第
２のウェル領域と、前記第１のウェル底部の、前記基板
と前記第２のウェルに挟まれる領域に前記第１のウェル
領域と同一導電型で高不純物濃度の埋め込み領域を有す
ることを特徴とする。
は、上記課題を解決するため、一方導電型半導体基板中
の所定の位置に、所定の深さの他方導電型の第１のウェ
ル領域と、前記第１のウェル領域内の所定の位置に、前
記第１のウェル領域より浅い前記基板と同一導電型の第
２のウェル領域と、前記第１のウェル底部の、前記基板
と前記第２のウェルに挟まれる領域に前記第１のウェル
領域と同一導電型で高不純物濃度の埋め込み領域を有す
ることを特徴とする。
【０００８】又、本発明に係る半導体装置の製造方法
は、上記課題を解決するため、一方導電型半導体基板中
の所定の位置に、所定の深さの他方導電型の第１のウェ
ル領域を選択的な第１のイオン注入及び第１の熱処理に
より形成する工程と、前記第１のウェル領域内の所定の
位置に前記第１のウェル領域より浅い前記基板と同一導
電型の第２のウェルを選択的な第２のイオン注入及び第
２の熱処理により形成する工程と、前記第１のウェル領
域の底部近傍に前記第１のウェル領域と同一導電型の領
域を高エネルギーイオン注入により形成する工程とを有
することを特徴とする。
は、上記課題を解決するため、一方導電型半導体基板中
の所定の位置に、所定の深さの他方導電型の第１のウェ
ル領域を選択的な第１のイオン注入及び第１の熱処理に
より形成する工程と、前記第１のウェル領域内の所定の
位置に前記第１のウェル領域より浅い前記基板と同一導
電型の第２のウェルを選択的な第２のイオン注入及び第
２の熱処理により形成する工程と、前記第１のウェル領
域の底部近傍に前記第１のウェル領域と同一導電型の領
域を高エネルギーイオン注入により形成する工程とを有
することを特徴とする。
【０００９】本発明に係る半導体装置の製造方法は、上
記課題を解決するため、一方導電型半導体基板中の所定
の位置に、所定の深さの他方導電型の第１のウェル領域
を選択的な第１のイオン注入および第１の熱処理により
形成する工程と、前記第１のウェル領域内の所定の位置
に前記第１のウェル領域より浅い、前記基板と同一導電
型の第２のウェル領域を第２の選択的な少なくとも２回
以上のイオン注入と第２の熱処理により形成する工程と
を有しすることにより、微細な構造を形成することを特
徴とする。
記課題を解決するため、一方導電型半導体基板中の所定
の位置に、所定の深さの他方導電型の第１のウェル領域
を選択的な第１のイオン注入および第１の熱処理により
形成する工程と、前記第１のウェル領域内の所定の位置
に前記第１のウェル領域より浅い、前記基板と同一導電
型の第２のウェル領域を第２の選択的な少なくとも２回
以上のイオン注入と第２の熱処理により形成する工程と
を有しすることにより、微細な構造を形成することを特
徴とする。
【００１０】
【作用】請求項１に係る半導体装置及び請求項２に係る
半導体装置の製造方法により、半導体基板中に二重ウェ
ル構造を形成した場合において、各所に電位を与えても
例えばＮウェルに囲まれたＰウェルとＮウェル間及びＮ
ウェルと基板間での空乏層の広がりを抑制し、Ｐウェル
と基板間のパンチスルー耐圧を、マスク工程の種類を増
やすことなく低コストで向上でき、又、微細な構造を形
成することが可能となる。
半導体装置の製造方法により、半導体基板中に二重ウェ
ル構造を形成した場合において、各所に電位を与えても
例えばＮウェルに囲まれたＰウェルとＮウェル間及びＮ
ウェルと基板間での空乏層の広がりを抑制し、Ｐウェル
と基板間のパンチスルー耐圧を、マスク工程の種類を増
やすことなく低コストで向上でき、又、微細な構造を形
成することが可能となる。
【００１１】請求項３に係る半導体装置の製造方法によ
り、半導体基板中に二重ウェル構造を従来のウェル形成
用注入及び熱処理を用いて形成した場合において、例え
ばＰウェル、Ｎウェル、基板、又、二重ウェルに隣接す
るウェルそれぞれに、電位を与えるとしても、Ｎウェル
に囲まれたＰウェルとＮウェル間及びＮウェルと基板間
などでの空乏層の広がりを抑制でき、且つ熱処理温度の
低下や時間の短縮により微細な構造を、マスク工程を増
やすことなく低コストで形成することが可能となる。
り、半導体基板中に二重ウェル構造を従来のウェル形成
用注入及び熱処理を用いて形成した場合において、例え
ばＰウェル、Ｎウェル、基板、又、二重ウェルに隣接す
るウェルそれぞれに、電位を与えるとしても、Ｎウェル
に囲まれたＰウェルとＮウェル間及びＮウェルと基板間
などでの空乏層の広がりを抑制でき、且つ熱処理温度の
低下や時間の短縮により微細な構造を、マスク工程を増
やすことなく低コストで形成することが可能となる。
【００１２】
【実施例】（実施例１）以下本発明の一実施例として、
ｄＲＡＭにおいてＰ型基板に二重ウェル構造を有する場
合について、図面を参照しながら説明する。図１は第１
の実施例の半導体装置の構造断面図を示しており、１は
１０〜１５Ωｃｍ程度の比抵抗を有するＰ型半導体基
板、４は深さ６μｍ，濃度が１Ｅ１６atoms/cm3程度の
Ｎウェル領域、８はＮウェル４内に位置する深さ２μ
ｍ、表面不純物濃度が６Ｅ１６atoms/cm3程度のＰウェ
ル領域、６は高濃度リン埋め込み領域である。
ｄＲＡＭにおいてＰ型基板に二重ウェル構造を有する場
合について、図面を参照しながら説明する。図１は第１
の実施例の半導体装置の構造断面図を示しており、１は
１０〜１５Ωｃｍ程度の比抵抗を有するＰ型半導体基
板、４は深さ６μｍ，濃度が１Ｅ１６atoms/cm3程度の
Ｎウェル領域、８はＮウェル４内に位置する深さ２μ
ｍ、表面不純物濃度が６Ｅ１６atoms/cm3程度のＰウェ
ル領域、６は高濃度リン埋め込み領域である。
【００１３】Ｐ型基板１内に、Ｐウェル領域８を囲むよ
うに形成されたＮウェル４の底部近傍にＮウェル形成元
素と同じ元素、例えばリンを導入し、高濃度埋め込み領
域６を形成する。ここで例えば、Ｐウェル領域８に−３
Ｖ、Ｎウェル領域４に３Ｖ、又、基板１に０Ｖの電位を
与えるとする。この際、Ｐウェル／Ｎウェル境界、Ｎウ
ェル／基板境界で、空乏層の広がりが起こる。この空乏
層がつながるとＰウェル領域と基板間でパンチスルーが
生じるが、高不純物濃度埋め込み領域６によりこのパン
チスルーが抑制される。又、シート抵抗値が小さくな
り、浅くても、ウェル中央で生じた電位変動の影響をう
けることなく、ラッチアップを防止できる。
うに形成されたＮウェル４の底部近傍にＮウェル形成元
素と同じ元素、例えばリンを導入し、高濃度埋め込み領
域６を形成する。ここで例えば、Ｐウェル領域８に−３
Ｖ、Ｎウェル領域４に３Ｖ、又、基板１に０Ｖの電位を
与えるとする。この際、Ｐウェル／Ｎウェル境界、Ｎウ
ェル／基板境界で、空乏層の広がりが起こる。この空乏
層がつながるとＰウェル領域と基板間でパンチスルーが
生じるが、高不純物濃度埋め込み領域６によりこのパン
チスルーが抑制される。又、シート抵抗値が小さくな
り、浅くても、ウェル中央で生じた電位変動の影響をう
けることなく、ラッチアップを防止できる。
【００１４】図２は、同実施例における半導体装置の製
造方法を説明するための工程断面図を示すものである。
本実施例における半導体装置の製造方法を図１,図２を
用いて説明する。
造方法を説明するための工程断面図を示すものである。
本実施例における半導体装置の製造方法を図１,図２を
用いて説明する。
【００１５】まず図２(a)では、面方位が（１００）で
シート抵抗値が１０〜１５ΩｃｍのＰ型シリコン基板１
に、注入マスクとしてレジスト２を用いて第１のリン注
入３を例えば１２０ＫｅＶ、６Ｅ１２atoms/cm2程度行
う。
シート抵抗値が１０〜１５ΩｃｍのＰ型シリコン基板１
に、注入マスクとしてレジスト２を用いて第１のリン注
入３を例えば１２０ＫｅＶ、６Ｅ１２atoms/cm2程度行
う。
【００１６】次に図２(b)では、リン注入後のシリコン
基板１に例えば１１５０℃、２０時間程度の熱処理を施
し、Ｎウェル４を形成する。Ｎウェルの深さは約６μ
ｍ、表面不純物濃度は１〜２Ｅ１６atoms/cm3程度にな
る。このＮウェルの５〜６μｍの深部に、そのピーク濃
度点が位置するように第１のリン注入工程で用いたのと
同一パターンのレジスト注入マスクを用いて加速エネル
ギーが８ＭｅＶ、ドーズ量が１Ｅ１３atoms/cm2程度の
リン注入５を行う。
基板１に例えば１１５０℃、２０時間程度の熱処理を施
し、Ｎウェル４を形成する。Ｎウェルの深さは約６μ
ｍ、表面不純物濃度は１〜２Ｅ１６atoms/cm3程度にな
る。このＮウェルの５〜６μｍの深部に、そのピーク濃
度点が位置するように第１のリン注入工程で用いたのと
同一パターンのレジスト注入マスクを用いて加速エネル
ギーが８ＭｅＶ、ドーズ量が１Ｅ１３atoms/cm2程度の
リン注入５を行う。
【００１７】そして図２(c)では、Ｐウェル８を形成す
る為にレジスト注入マスク９を用いて、先に形成したＮ
ウェル４中にボロン注入７を例えば５０ＫeＶ、１Ｅ１
３atoms/cm3程度行う。
る為にレジスト注入マスク９を用いて、先に形成したＮ
ウェル４中にボロン注入７を例えば５０ＫeＶ、１Ｅ１
３atoms/cm3程度行う。
【００１８】次に図１では、ボロン注入後のシリコン基
板１に１１００℃、１０時間程度の熱処理を施し、Ｐウ
ェル８を形成する。この後、Ｐウェル内にＭＯＳトラン
ジスタ等のデバイスを形成する。各ウェルに基板バイア
スやエネルギー障壁をつくるための、例えば、Ｐウェル
に−３Ｖ、Ｎウェルに３Ｖ、２重ウェルと隣接するＰウ
ェルに０Ｖ、又、基板に０Ｖといった電位を与えた場
合、Ｎウェルに囲まれたＰウェルとＮウェル間及びＮウ
ェルと基板間、又、Ｎウェルとこれに隣接するＰ型のウ
ェル間で空乏層が広がる。この時、高濃度なリンドープ
層６によりＮウェル深部における空乏層の伸びが抑制さ
れる。
板１に１１００℃、１０時間程度の熱処理を施し、Ｐウ
ェル８を形成する。この後、Ｐウェル内にＭＯＳトラン
ジスタ等のデバイスを形成する。各ウェルに基板バイア
スやエネルギー障壁をつくるための、例えば、Ｐウェル
に−３Ｖ、Ｎウェルに３Ｖ、２重ウェルと隣接するＰウ
ェルに０Ｖ、又、基板に０Ｖといった電位を与えた場
合、Ｎウェルに囲まれたＰウェルとＮウェル間及びＮウ
ェルと基板間、又、Ｎウェルとこれに隣接するＰ型のウ
ェル間で空乏層が広がる。この時、高濃度なリンドープ
層６によりＮウェル深部における空乏層の伸びが抑制さ
れる。
【００１９】以上のように本実施例によれば、二重ウェ
ル構造においてＰウェルと基板間のパンチスルー耐性を
向上することができる。又、高不純物濃度の為、シート
抵抗値が小さくなり、浅くてもウェル中央で生じた電位
の変動の影響を受けることなく、ラッチアップを防止で
きる。
ル構造においてＰウェルと基板間のパンチスルー耐性を
向上することができる。又、高不純物濃度の為、シート
抵抗値が小さくなり、浅くてもウェル中央で生じた電位
の変動の影響を受けることなく、ラッチアップを防止で
きる。
【００２０】なお、高エネルギーリン注入工程とボロン
注入＋熱処理工程の順序を交換しても、同様な効果が得
られる。又、Ｎ型基板を用いた場合に、注入イオン種の
ＢとＰを交換しても同様な効果が得られる。又、高エネ
ルギーイオン注入により形成する埋め込み領域は二重拡
散ウェル以外のＮウェルの底部にあってもよい。又、ｄ
ＲＡＭに本発明を応用した場合、従来の高温長時間の熱
処理を用いることがなくなり拡散層の広がりを抑制でき
微細化が可能となり、容易に集積度を上げられるといっ
た効果が得られる。
注入＋熱処理工程の順序を交換しても、同様な効果が得
られる。又、Ｎ型基板を用いた場合に、注入イオン種の
ＢとＰを交換しても同様な効果が得られる。又、高エネ
ルギーイオン注入により形成する埋め込み領域は二重拡
散ウェル以外のＮウェルの底部にあってもよい。又、ｄ
ＲＡＭに本発明を応用した場合、従来の高温長時間の熱
処理を用いることがなくなり拡散層の広がりを抑制でき
微細化が可能となり、容易に集積度を上げられるといっ
た効果が得られる。
【００２１】（実施例２）以下本発明の一実施例として
Ｐ型半導体基板中に二重ウェル構造を形成する半導体装
置の製造方法について、図面を参照しながら説明する。
図３は本発明の第２の実施例の工程断面図である。ここ
で１はＰ型基板、４はその中に二重ウェル構造を形成す
るＮウェル領域、１０は注入の加速エネルギーを変える
ことにより形成した多段階ボロン注入層、９はボロン注
入用のレジストマスクである。
Ｐ型半導体基板中に二重ウェル構造を形成する半導体装
置の製造方法について、図面を参照しながら説明する。
図３は本発明の第２の実施例の工程断面図である。ここ
で１はＰ型基板、４はその中に二重ウェル構造を形成す
るＮウェル領域、１０は注入の加速エネルギーを変える
ことにより形成した多段階ボロン注入層、９はボロン注
入用のレジストマスクである。
【００２２】まず図３ａでは、１０〜１５Ωｃｍ程度の
比抵抗を有するＰ型基板１に、例えば、リンを１２０Ｋ
eＶ、６Ｅ１２atoms/cm2で注入し、１１５０℃、２０時
間程度の熱処理を施して、Ｎウェル４を形成する。つぎ
にトリプルウェル構造を形成する際にＮウェル４中にＰ
型のイオンであるボロンを導入する。このボロンの導入
は注入マスク９を用いてイオン注入により行うが、この
注入のドーズ量は２Ｅ１２atoms/cm2加速エネルギーを
例えば、１４０ＫeＶ、３４０ＫeＶ、６００ＫeＶ、８
８０ＫeＶと変えてそのピーク濃度点が０．４μｍ、
０．８μｍ、１．２μｍ、１．６μｍと異なるように少
なくとも２回以上の注入を実施し、Ｎウェル４中に多段
階のボロン注入層１０を形成する。
比抵抗を有するＰ型基板１に、例えば、リンを１２０Ｋ
eＶ、６Ｅ１２atoms/cm2で注入し、１１５０℃、２０時
間程度の熱処理を施して、Ｎウェル４を形成する。つぎ
にトリプルウェル構造を形成する際にＮウェル４中にＰ
型のイオンであるボロンを導入する。このボロンの導入
は注入マスク９を用いてイオン注入により行うが、この
注入のドーズ量は２Ｅ１２atoms/cm2加速エネルギーを
例えば、１４０ＫeＶ、３４０ＫeＶ、６００ＫeＶ、８
８０ＫeＶと変えてそのピーク濃度点が０．４μｍ、
０．８μｍ、１．２μｍ、１．６μｍと異なるように少
なくとも２回以上の注入を実施し、Ｎウェル４中に多段
階のボロン注入層１０を形成する。
【００２３】その後図３ｂでは、Ｎウェル４中に多段階
に濃度のピーク点を持つボロン層を含むシリコン基板１
に例えば１１００℃、４時間もしくは１０５０℃、２０
時間程度の比較的短時間あるいは低温の熱処理を施せば
Ｐウェル１１が形成できる。
に濃度のピーク点を持つボロン層を含むシリコン基板１
に例えば１１００℃、４時間もしくは１０５０℃、２０
時間程度の比較的短時間あるいは低温の熱処理を施せば
Ｐウェル１１が形成できる。
【００２４】この熱処理は十分にウェル中の不純物濃度
を均一にかつ、所定の深さまで到達させるための、従来
の様な高温長時間を必要とせず、その為、ボロンの水平
方向への拡散も抑制される。これにより、トリプルウェ
ル構造をなす、Ｎウェル４の側面の濃度が実質打ち消さ
れることなく、又、幅を十分にとる必要もなく、Ｐウェ
ルの水平方向のパンチスルー耐性を向上できる。
を均一にかつ、所定の深さまで到達させるための、従来
の様な高温長時間を必要とせず、その為、ボロンの水平
方向への拡散も抑制される。これにより、トリプルウェ
ル構造をなす、Ｎウェル４の側面の濃度が実質打ち消さ
れることなく、又、幅を十分にとる必要もなく、Ｐウェ
ルの水平方向のパンチスルー耐性を向上できる。
【００２５】以上のように本実施例によれば、トリプル
ウェル構造において、水平方向のパンチスルー耐性を悪
化すること無く、又、注入マスクの種類を増やしてイオ
ン注入を施すことなく、半導体装置の微細化が可能とな
る。なお、Ｎ型基板を用いた場合に、注入イオン種を交
換しても、同様な効果が得られる。
ウェル構造において、水平方向のパンチスルー耐性を悪
化すること無く、又、注入マスクの種類を増やしてイオ
ン注入を施すことなく、半導体装置の微細化が可能とな
る。なお、Ｎ型基板を用いた場合に、注入イオン種を交
換しても、同様な効果が得られる。
【００２６】
【発明の効果】以上のように請求項１及び請求項２の本
発明は二重ウェル構造において、例えばＮウェル深部に
Ｎウェル構成元素と同一のイオンを同一注入マスクを用
いて高濃度に導入することにより、基板と、Ｎウェル中
のＰウェルのパンチスルー耐性を抑制するために十分な
Ｎウェルの深さは必要でなく、熱処理時間を短縮でき
る。このため、水平、垂直方向の広がりも抑えられ微細
化が可能となる。又、マスク枚数も増やす必要はないの
で低コストで実施できる。
発明は二重ウェル構造において、例えばＮウェル深部に
Ｎウェル構成元素と同一のイオンを同一注入マスクを用
いて高濃度に導入することにより、基板と、Ｎウェル中
のＰウェルのパンチスルー耐性を抑制するために十分な
Ｎウェルの深さは必要でなく、熱処理時間を短縮でき
る。このため、水平、垂直方向の広がりも抑えられ微細
化が可能となる。又、マスク枚数も増やす必要はないの
で低コストで実施できる。
【００２７】また請求項３の本発明は二重ウェル構造に
おいて、例えばＮウェル中のＰウェルを加速エネルギー
を変えた多段階イオン注入により形成することにより、
その後の熱処理工程を簡略化でき、従来の熱処理により
生じてしまうＮウェルへのＰウェルの横方向の拡散を抑
制でき、パンチスルー耐性向上の為にＰウェル周辺のＮ
ウェルの濃度を増やしたり、幅を大きくしたりする必要
がなく、水平方向の微細化が容易にすることができる。
おいて、例えばＮウェル中のＰウェルを加速エネルギー
を変えた多段階イオン注入により形成することにより、
その後の熱処理工程を簡略化でき、従来の熱処理により
生じてしまうＮウェルへのＰウェルの横方向の拡散を抑
制でき、パンチスルー耐性向上の為にＰウェル周辺のＮ
ウェルの濃度を増やしたり、幅を大きくしたりする必要
がなく、水平方向の微細化が容易にすることができる。
【図１】本発明の第１の実施例における半導体装置の断
面図
面図
【図２】同実施例における半導体装置の製造方法の工程
断面図
断面図
【図３】本発明の第２の実施例における半導体装置の製
造方法の工程断面図
造方法の工程断面図
【図４】従来における半導体装置の断面図
【図５】従来における半導体装置の製造方法の工程断面
図
図
１ Ｐ基板 ４ Ｎウエル ６ 高濃度リン層 ８ Ｐウエル
Claims (3)
- 【請求項１】一方導電型半導体基板中の所定の位置に、
所定の深さの他方導電型の第１のウェル領域と、前記第
１のウェル領域内の所定の位置に前記第１のウェル領域
より浅い前記基板と同一導電型の第２のウェル領域と、
前記第１のウェルが底部の、前記基板と前記第２のウェ
ルに挟まれる領域に前記第１のウェル領域と同一導電型
で高不純物濃度の埋め込み領域を有してなる半導体装
置。 - 【請求項２】一方導電型半導体基板中の所定の位置に、
所定の深さの他方導電型の第１のウェル領域を選択的な
第１のイオン注入及び第１の熱処理により形成する工程
と、前記第１のウェル領域内の所定の位置に前記第１の
ウェル領域より浅い前記基板と同一導電型の第２のウェ
ル領域を選択的な第２のイオン注入及び第２の熱処理に
より形成する工程と、前記第１のウェル領域の底部近傍
に前記第１のウェル領域と同一導電型の領域を高エネル
ギーイオン注入により形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項３】一方導電型半導体基板中の所定の位置に、
所定の深さの他方導電型の第１のウェル領域を選択的な
第１のイオン注入および第１の熱処理により形成する工
程と、前記第１のウェル領域内の所定の位置に前記第１
のウェル領域より浅い前記基板と同一導電型の第２のウ
ェル領域を第２の選択的な少なくとも２回以上のイオン
注入と第２の熱処理により形成する工程とを有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081811A JPH05283629A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4081811A JPH05283629A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283629A true JPH05283629A (ja) | 1993-10-29 |
Family
ID=13756885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4081811A Pending JPH05283629A (ja) | 1992-04-03 | 1992-04-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283629A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943595A (en) * | 1997-02-26 | 1999-08-24 | Sharp Kabushiki Kaisha | Method for manufacturing a semiconductor device having a triple-well structure |
| US6838745B1 (en) * | 1997-09-18 | 2005-01-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a separation structure for high withstand voltage |
| JP2006147684A (ja) * | 2004-11-17 | 2006-06-08 | Nec Electronics Corp | 半導体装置 |
| JP2015008208A (ja) * | 2013-06-25 | 2015-01-15 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US9514995B1 (en) | 2015-05-21 | 2016-12-06 | Globalfoundries Inc. | Implant-free punch through doping layer formation for bulk FinFET structures |
| US10916624B2 (en) | 2018-05-17 | 2021-02-09 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit and method of manufacturing the same |
-
1992
- 1992-04-03 JP JP4081811A patent/JPH05283629A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5943595A (en) * | 1997-02-26 | 1999-08-24 | Sharp Kabushiki Kaisha | Method for manufacturing a semiconductor device having a triple-well structure |
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| JP4533099B2 (ja) * | 2004-11-17 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2015008208A (ja) * | 2013-06-25 | 2015-01-15 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
| US9514995B1 (en) | 2015-05-21 | 2016-12-06 | Globalfoundries Inc. | Implant-free punch through doping layer formation for bulk FinFET structures |
| US10916624B2 (en) | 2018-05-17 | 2021-02-09 | Fuji Electric Co., Ltd. | Semiconductor integrated circuit and method of manufacturing the same |
| US11502164B2 (en) | 2018-05-17 | 2022-11-15 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor integrated circuit |
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