JPS60138955A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60138955A JPS60138955A JP58246476A JP24647683A JPS60138955A JP S60138955 A JPS60138955 A JP S60138955A JP 58246476 A JP58246476 A JP 58246476A JP 24647683 A JP24647683 A JP 24647683A JP S60138955 A JPS60138955 A JP S60138955A
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- Japan
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- well
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- ions
- implanted
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
不発萌は半導体装置の製造方法に関するもので、特に同
一基板中に一導電型ウエルと逆導電型ウェルを有疹る０
Ｍ０ＥＩ半導体装置の製造に使用されるものである。
一基板中に一導電型ウエルと逆導電型ウェルを有疹る０
Ｍ０ＥＩ半導体装置の製造に使用されるものである。
相補型脳ｏｓ（０ＭＯ８）半導体装置は同一基板上にＰ
チャネルトランジスタとｎチャ゛ネルトランジスタを形
成したもので、これらが直列接続されることにより一方
が導通状態、他方がしゃ断状態にあることから消費電力
が少ないという長所を有する。
チャネルトランジスタとｎチャ゛ネルトランジスタを形
成したもので、これらが直列接続されることにより一方
が導通状態、他方がしゃ断状態にあることから消費電力
が少ないという長所を有する。
従来→ＯＭＯ′８半導体装置は、半導体基板中に−この
基板白杖逆導電型領域であるｐウェルまたはｎウェル讐
ｉ成ｊ、との半導体基板上およびｐウェルまたはｎウェ
ルの上にそれぞれトランジスタを形成するようにしてい
るが、近時の高密度化の要請から半導体素子が小さくて
も良好な動作を行うように基板中にｎウェルとｎウェル
の双方を形成することが行われる。
基板白杖逆導電型領域であるｐウェルまたはｎウェル讐
ｉ成ｊ、との半導体基板上およびｐウェルまたはｎウェ
ルの上にそれぞれトランジスタを形成するようにしてい
るが、近時の高密度化の要請から半導体素子が小さくて
も良好な動作を行うように基板中にｎウェルとｎウェル
の双方を形成することが行われる。
第１図はこのようなｎウェルとｎウェルの双方を有する
ｃｉＭｏｓ半導体装置における従来のウェル形成工程の
各段階を示す断面図であって、例えばｎ型半導体基板／
をまず熱酸化し、後に行われるイオン注入の際に基板を
保護するのに必要な厚さ分の熱酸化膜コを形成する（第
１図（ａ））。次に低濃度側ウェルであるｎ−ウェルを
形成するため、このｎ−ウェル領域外の領域上にイオン
注入を阻止するためのレジスト層３奢形成してリン（ｐ
）ｔたはヒ素（Ａ８）イオンを注入し、約１ＯＯＯ′Ｃ
の熱処理を行うことによυｎｎタウルグを形成する（第
７図（ｂ））。次に、レジスト３を除去し、ｎ−ウェル
上をレジスト層ｊで被い、ホウ素（Ｂ）イオンを注入し
て同様に熱処理を行ってｎ−ウェルよシも濃度の高い逆
導電型不純物拡散領域であるｐ−ウェル６を形成する（
第１図（Ｃ））。このときｐ−領域ｎ−領域よシもはド
ーズ量がｌ−λ桁長いため深さ方向だけでなく横方向に
も拡散する。すなわちｐ−拡散領域６は下方に拡散する
だけでなくレジメ）ｊの縁部よシも横方向拡散長さＸｊ
＋たけ侵入した形となる。最後にレジストｊを除去すれ
ば、ｎ−ウェルとｐ−ウェルを有する基板ｌが完成する
◎この基板を使用して各領域にトランジスタを公知の方
法を用いて形成すればＣＭＯＢ半導体装置が得られる。
ｃｉＭｏｓ半導体装置における従来のウェル形成工程の
各段階を示す断面図であって、例えばｎ型半導体基板／
をまず熱酸化し、後に行われるイオン注入の際に基板を
保護するのに必要な厚さ分の熱酸化膜コを形成する（第
１図（ａ））。次に低濃度側ウェルであるｎ−ウェルを
形成するため、このｎ−ウェル領域外の領域上にイオン
注入を阻止するためのレジスト層３奢形成してリン（ｐ
）ｔたはヒ素（Ａ８）イオンを注入し、約１ＯＯＯ′Ｃ
の熱処理を行うことによυｎｎタウルグを形成する（第
７図（ｂ））。次に、レジスト３を除去し、ｎ−ウェル
上をレジスト層ｊで被い、ホウ素（Ｂ）イオンを注入し
て同様に熱処理を行ってｎ−ウェルよシも濃度の高い逆
導電型不純物拡散領域であるｐ−ウェル６を形成する（
第１図（Ｃ））。このときｐ−領域ｎ−領域よシもはド
ーズ量がｌ−λ桁長いため深さ方向だけでなく横方向に
も拡散する。すなわちｐ−拡散領域６は下方に拡散する
だけでなくレジメ）ｊの縁部よシも横方向拡散長さＸｊ
＋たけ侵入した形となる。最後にレジストｊを除去すれ
ば、ｎ−ウェルとｐ−ウェルを有する基板ｌが完成する
◎この基板を使用して各領域にトランジスタを公知の方
法を用いて形成すればＣＭＯＢ半導体装置が得られる。
しかしながら、上述の横方向拡散長さＸｊ＋は深さ方向
拡散長さｚｊに対してＳＯ〜ｂＯ％であってかなシ大き
く素子の微細化を図る上での支障となっている。
拡散長さｚｊに対してＳＯ〜ｂＯ％であってかなシ大き
く素子の微細化を図る上での支障となっている。
また、両ウェルを別工程で行っておシ、レジストマスク
を２種類準備しなければならない他、レジスト塗布や熱
処理は２回ずつ行うため、工程が複雑であるという問題
がある。
を２種類準備しなければならない他、レジスト塗布や熱
処理は２回ずつ行うため、工程が複雑であるという問題
がある。
本発明はこのような問題点に鑑みてなされたもので、両
溝電型ウェルのうちの濃度の高いウェルの横方向拡散長
さを小さくすると共に工程の簡略な０ＭＯ８半導体装置
の製造方法を提供することを目的とする。
溝電型ウェルのうちの濃度の高いウェルの横方向拡散長
さを小さくすると共に工程の簡略な０ＭＯ８半導体装置
の製造方法を提供することを目的とする。
上記目的達成のため、本発明においては、ウェル形成領
域全体に一導電型不純物イオンを低濃度に注入し、ウェ
ル形成領域の一部をマスキングして逆導霜型不純物イオ
ンを一導電型不純物イオンよシも高い濃度に注入した後
熱処理を行って一導電型ウエルと逆導電型ウェルとを同
時に拡散形成するようにしており、簡単々工程で横方向
拡散−さの短かいＣＭＯ８半導体装置を得ることができ
尿ものである。
域全体に一導電型不純物イオンを低濃度に注入し、ウェ
ル形成領域の一部をマスキングして逆導霜型不純物イオ
ンを一導電型不純物イオンよシも高い濃度に注入した後
熱処理を行って一導電型ウエルと逆導電型ウェルとを同
時に拡散形成するようにしており、簡単々工程で横方向
拡散−さの短かいＣＭＯ８半導体装置を得ることができ
尿ものである。
以下、図面を参照しながら本発明の一実施例嶽詳細に説
明する。
明する。
第２図は、本発明にかかる半導体装置の製造方法の各工
程を示す断面図であって、ｎ型半導体基板／／を熱酸化
してイオン注入の際の保護膜と々る熱酸化膜ｌコをまず
形成する（第１図（１））。なお、図示した領域はすべ
てウェル形成領域であるとする。次にこのウェル形成領
域全体にリン（ｐ）イオンを低濃度（ドーズｆ１ｏＩＩ
〜１０１２ｃｒｎ−りに注入すると基板／／の表面近く
には注入層１３が形成される（第、２図（ｂ））。次に
ｎ−ウェル形成領域の上にレジスト／４４をリソメラフ
ィ技術を用いて形成し、ウェル形成領域全体にホウ素（
Ｂ）イオンをりンよシも高い濃度（ドーズ量１０Ｉｔ〜
１０１＊ｔＷＩ−″）に注入すると、レジス）／ダの形
成されながったｐ−ウェル形成領域側の基板／／の表面
近くにはリンイオンとホウ素イオンが共存する注入層ｉ
ｓが形成される（第２図（Ｃ））。レジストはイオン注
入後は不要であるので除去し、この基板全体をイオン拡
散のため約１ｏｏｏ’ｃの雰囲気中で加熱する（第λ図
＠））と、リンイオンの拡散によってｎ−領域／６が、
ホウ素イオンの拡散によってｐ−領域ｉ’ｙがそれぞれ
同時に形成される。
程を示す断面図であって、ｎ型半導体基板／／を熱酸化
してイオン注入の際の保護膜と々る熱酸化膜ｌコをまず
形成する（第１図（１））。なお、図示した領域はすべ
てウェル形成領域であるとする。次にこのウェル形成領
域全体にリン（ｐ）イオンを低濃度（ドーズｆ１ｏＩＩ
〜１０１２ｃｒｎ−りに注入すると基板／／の表面近く
には注入層１３が形成される（第、２図（ｂ））。次に
ｎ−ウェル形成領域の上にレジスト／４４をリソメラフ
ィ技術を用いて形成し、ウェル形成領域全体にホウ素（
Ｂ）イオンをりンよシも高い濃度（ドーズ量１０Ｉｔ〜
１０１＊ｔＷＩ−″）に注入すると、レジス）／ダの形
成されながったｐ−ウェル形成領域側の基板／／の表面
近くにはリンイオンとホウ素イオンが共存する注入層ｉ
ｓが形成される（第２図（Ｃ））。レジストはイオン注
入後は不要であるので除去し、この基板全体をイオン拡
散のため約１ｏｏｏ’ｃの雰囲気中で加熱する（第λ図
＠））と、リンイオンの拡散によってｎ−領域／６が、
ホウ素イオンの拡散によってｐ−領域ｉ’ｙがそれぞれ
同時に形成される。
ところで、基板の表面近くに不純物イオンを注入し、熱
処理によって不純物拡散を行ったときの横方向拡散長ｘ
ｊは次の式で表わされる。
処理によって不純物拡散を行ったときの横方向拡散長ｘ
ｊは次の式で表わされる。
ｘｊ＃、２、／ｆＴ１ｎ（”７／、。Ｂ）ここでｐ：拡
散係数（不純物の８１類による）ｔ：熱処理時間 ＣＢ−表面濃度 ＣＢ：基板濃度 であるから、ｃｓ／ｏＢの値が小さいｔｌど横方向拡散
長が小さいことがわかる。本発明（おいて祉ｐ−拡散は
ｎ−拡散とともに行っておシ、表面濃度差は基板に対す
る場合と比べてれるかに小さいから、ｐ−拡散によるｐ
ウェルの横方向拡散Ｘｊｓは基板に直接ｐウェルを形成
する場合に比べて減少する。
散係数（不純物の８１類による）ｔ：熱処理時間 ＣＢ−表面濃度 ＣＢ：基板濃度 であるから、ｃｓ／ｏＢの値が小さいｔｌど横方向拡散
長が小さいことがわかる。本発明（おいて祉ｐ−拡散は
ｎ−拡散とともに行っておシ、表面濃度差は基板に対す
る場合と比べてれるかに小さいから、ｐ−拡散によるｐ
ウェルの横方向拡散Ｘｊｓは基板に直接ｐウェルを形成
する場合に比べて減少する。
すなわち第３図に示されるように一点鎖線で表わされる
レジスト／’Ｉｆ）端部位置からレジスト側にｐ−拡散
が拡がった距離をｘｊｌ、深さ方向拡散長をｚｊとすれ
は、Ｘｊｔとｓａｊとの関係を調べた実験結果は第μ回
においてＯで示された曲線によシ示される。これは、基
板にｐウェルのみを形成した場合を表わすＡ、基板にｎ
ウェルとｐウェルを別個に形成した場合を示すＢと比べ
て低下し、特にＰに対しては約％〜ケ、の値となってお
シ、本発明の適用によ°シ検方向拡散長が減少したこと
が確認された◎ 第コ図＆３）の状態からｐウェルｉ’ｔおよびｎウェル
１６にトランジスタ等を公知の方法を用いて形成すれば
ＣＭＯＢ半導体装置が得られる。
レジスト／’Ｉｆ）端部位置からレジスト側にｐ−拡散
が拡がった距離をｘｊｌ、深さ方向拡散長をｚｊとすれ
は、Ｘｊｔとｓａｊとの関係を調べた実験結果は第μ回
においてＯで示された曲線によシ示される。これは、基
板にｐウェルのみを形成した場合を表わすＡ、基板にｎ
ウェルとｐウェルを別個に形成した場合を示すＢと比べ
て低下し、特にＰに対しては約％〜ケ、の値となってお
シ、本発明の適用によ°シ検方向拡散長が減少したこと
が確認された◎ 第コ図＆３）の状態からｐウェルｉ’ｔおよびｎウェル
１６にトランジスタ等を公知の方法を用いて形成すれば
ＣＭＯＢ半導体装置が得られる。
以上の実施例においては基板表面保饅のために基板上に
熱酸化膜を形成するようにＬ７ているが、イオン注入条
件によって基板の損傷が少ないときは省略することがで
きる。また、イオン法人時には熱酸化膜を設けておき、
不純物拡散を行う熱処理工程前に除去するようにしても
よい。
熱酸化膜を形成するようにＬ７ているが、イオン注入条
件によって基板の損傷が少ないときは省略することがで
きる。また、イオン法人時には熱酸化膜を設けておき、
不純物拡散を行う熱処理工程前に除去するようにしても
よい。
また、実施例においては通常の０ＭＯ８に見られるよう
に基板をｎ型低纒度ウェルをｎ−１これよシ高濃度のウ
ェルをｐ−としたが必要に応じてｐ型基板を用い、低濃
度ウェルをｐ−１これよシ高濃度のウェルをｎ−として
もよい。
に基板をｎ型低纒度ウェルをｎ−１これよシ高濃度のウ
ェルをｐ−としたが必要に応じてｐ型基板を用い、低濃
度ウェルをｐ−１これよシ高濃度のウェルをｎ−として
もよい。
以上のように、本発明においては一導電型ウエル形成領
域と逆導電型ウェル形成領域に一導電型不純物を低濃度
に注入し、次に逆導電型ウェル形成領域のみが露出する
ように適尚なマスキン〆を行って逆導電型ウェル形成領
域に逆導電型不純物な一導電型不純物よりも高い濃度に
注入し、熱処理を行って一導電型ウエルと逆導電型ウェ
ルを同時に拡散形成しておシ、イオン一度差によシ逆導
電型ウェルの横方向拡散長を減少させ、高精度のトラン
ジスタ形成が可能となって素子の微細化を図ることがで
きる。
域と逆導電型ウェル形成領域に一導電型不純物を低濃度
に注入し、次に逆導電型ウェル形成領域のみが露出する
ように適尚なマスキン〆を行って逆導電型ウェル形成領
域に逆導電型不純物な一導電型不純物よりも高い濃度に
注入し、熱処理を行って一導電型ウエルと逆導電型ウェ
ルを同時に拡散形成しておシ、イオン一度差によシ逆導
電型ウェルの横方向拡散長を減少させ、高精度のトラン
ジスタ形成が可能となって素子の微細化を図ることがで
きる。
また、両ウェルは一回の熱処理によシ同時に拡。
数形成されるため、工程が簡単で、コストダウン′：を
可能にする。
可能にする。
第１図は従来のｎ−ウェルとｐ″″″ウエル含有１０Ｍ
Ｏ８半導体装置の製造工程の一部を示す断面図、第２図
は本発明の一実施例における製造工程を示。 すＷ１面図、１９３図は横方向拡散長さを示す断面図こ
第４図は本発明の効果を示すグラフである。 ／弘・・・レジスト、≠、／Ａ・・・１１−領域、６．
／り・・・ｐ−領域、／Ｊ、／ｊ・・・注入層、ｘｊ・
・・横方向拡散長。 出顧人代理人猪股消 第１図 第２図
Ｏ８半導体装置の製造工程の一部を示す断面図、第２図
は本発明の一実施例における製造工程を示。 すＷ１面図、１９３図は横方向拡散長さを示す断面図こ
第４図は本発明の効果を示すグラフである。 ／弘・・・レジスト、≠、／Ａ・・・１１−領域、６．
／り・・・ｐ−領域、／Ｊ、／ｊ・・・注入層、ｘｊ・
・・横方向拡散長。 出顧人代理人猪股消 第１図 第２図
Claims (1)
- 【特許請求の範囲】 ／、半導体基板のウェル形成領域全体に一導電型不純物
イオンを低濃度に注入する工程と、前記ウェル形成領域
中の所定−分をマスキレダし、マスキングを行わない部
分のみに逆導電。 型不純物イオンを前記−導電型示純物イオンよりも高い
濃度に注入する工程と、 所定の熱処理を行って、前記一導電型不純物イオンのみ
が注入された領域においてれこの一導電型不純物イオン
の拡散によって一導電型ウェルを、前記一導電型不純物
イオンおよび前記逆導電型不純物イオンが注入さｈｉ領
領域おいてはこれら両不純物イオンの拡散によって逆導
電型ウェルを同時に形成する工程と、 を有することを特徴とする半導体装置の製造方法。 コ、イオン注入が、半導体基板上に形成された熱酸化膜
を通して行われるものである特許請求の範囲第１項記載
の半導体装置のｉ造パ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246476A JPS60138955A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58246476A JPS60138955A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138955A true JPS60138955A (ja) | 1985-07-23 |
Family
ID=17148965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58246476A Pending JPS60138955A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138955A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| JPH0397261A (ja) * | 1989-09-11 | 1991-04-23 | Toshiba Corp | 半導体装置の製造方法 |
| US5292681A (en) * | 1993-09-16 | 1994-03-08 | Micron Semiconductor, Inc. | Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors |
| US5583062A (en) * | 1995-06-07 | 1996-12-10 | Lsi Logic Corporation | Self-aligned twin well process having a SiO2 -polysilicon-SiO2 barrier mask |
-
1983
- 1983-12-27 JP JP58246476A patent/JPS60138955A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4925806A (en) * | 1988-03-17 | 1990-05-15 | Northern Telecom Limited | Method for making a doped well in a semiconductor substrate |
| JPH0397261A (ja) * | 1989-09-11 | 1991-04-23 | Toshiba Corp | 半導体装置の製造方法 |
| US5460984A (en) * | 1989-09-11 | 1995-10-24 | Kabushiki Kaisha Toshiba | Method of manufacturing a semi conductor device having a second well formed within a first well |
| US6011292A (en) * | 1989-09-11 | 2000-01-04 | Kabushiki Kaisha Toshiba | Semiconductor device having an alignment mark |
| US5292681A (en) * | 1993-09-16 | 1994-03-08 | Micron Semiconductor, Inc. | Method of processing a semiconductor wafer to form an array of nonvolatile memory devices employing floating gate transistors and peripheral area having CMOS transistors |
| US5583062A (en) * | 1995-06-07 | 1996-12-10 | Lsi Logic Corporation | Self-aligned twin well process having a SiO2 -polysilicon-SiO2 barrier mask |
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