JP3022210B2 - 半導体集積回路の形成方法 - Google Patents
半導体集積回路の形成方法Info
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- 238000000034 method Methods 0.000 title claims description 14
- 239000004065 semiconductor Substances 0.000 title description 11
- 239000000758 substrate Substances 0.000 claims description 30
- 239000002019 doping agent Substances 0.000 claims description 25
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 239000010410 layer Substances 0.000 claims 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 14
- 235000012239 silicon dioxide Nutrition 0.000 claims 7
- 239000000377 silicon dioxide Substances 0.000 claims 7
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 239000011241 protective layer Substances 0.000 claims 1
- 150000002500 ions Chemical class 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の製造
方法に関する。
方法に関する。
【０００２】
【従来技術の説明】半導体集積回路が使用されるにつれ
て、ＣＭＯＳの人気が高まっている。多くのＣＭＯＳ集
積回路は、シリコン基板にｐ型ウェル領域を形成し、残
りの場所にｎ型ウェル領域を形成する。このような一般
的なプロセスは、例えば、ｎ型ウェルを形成しながら他
のｐ型ウェルをマスクするような厚い酸化物を用いてい
る。この両方のウェルが形成された後、この厚い酸化物
領域は除去される。ところが、都合の悪いことに、この
酸化物領域の厚さは、ｎ型ウェルとｐ型ウェルの間で大
きく異なっている。このような異なった厚さは、最終の
集積回路で、粗い凸凹した表面が形成される。さらに、
このような厚さの差は、後続のリソグラフステップにお
いて、焦点を合わせる際、問題が発生する。
て、ＣＭＯＳの人気が高まっている。多くのＣＭＯＳ集
積回路は、シリコン基板にｐ型ウェル領域を形成し、残
りの場所にｎ型ウェル領域を形成する。このような一般
的なプロセスは、例えば、ｎ型ウェルを形成しながら他
のｐ型ウェルをマスクするような厚い酸化物を用いてい
る。この両方のウェルが形成された後、この厚い酸化物
領域は除去される。ところが、都合の悪いことに、この
酸化物領域の厚さは、ｎ型ウェルとｐ型ウェルの間で大
きく異なっている。このような異なった厚さは、最終の
集積回路で、粗い凸凹した表面が形成される。さらに、
このような厚さの差は、後続のリソグラフステップにお
いて、焦点を合わせる際、問題が発生する。
【０００３】
【発明が解決しようとする課題】したがって、本発明の
目的は、ｎ型ウェルとｐ型ウェルの間の厚さの差を減少
するような半導体集積回路の形成方法を提供することで
ある。
目的は、ｎ型ウェルとｐ型ウェルの間の厚さの差を減少
するような半導体集積回路の形成方法を提供することで
ある。
【０００４】
【課題を解決するための手段】本発明の方法によれば、
基板の第１部分に垂直に第１導電型のドーパント種を注
入し、この第１部分の上に第１材料層を形成する。その
後、第２の導電型のドーパント種を基板の第２部分に傾
斜して（垂直方向からでなく）注入する。この第１材料
層は、第２導電型のドーパントをほとんど吸収する。第
１導電型の領域が基板の第１部分に形成され、第２導電
型の領域が基板の第２部分に形成される。その後、異な
る型のトランジスタをこの第１領域と第２領域のそれぞ
れに形成する。
基板の第１部分に垂直に第１導電型のドーパント種を注
入し、この第１部分の上に第１材料層を形成する。その
後、第２の導電型のドーパント種を基板の第２部分に傾
斜して（垂直方向からでなく）注入する。この第１材料
層は、第２導電型のドーパントをほとんど吸収する。第
１導電型の領域が基板の第１部分に形成され、第２導電
型の領域が基板の第２部分に形成される。その後、異な
る型のトランジスタをこの第１領域と第２領域のそれぞ
れに形成する。
【０００５】
【実施例】図１において、基板１１は、例えば、シリコ
ン製、ドープしたシリコン製、エピタキシャルシリコン
製、の何れでもよい。一般的に、基板とは、その上に様
々な材料の層が形成される母材を意味する。スクリーン
酸化物層１３は、約１００オングストローム（以下Ａと
称する）の厚さを有する。このスクリーン酸化物層１３
は、５０Ａでもよい。従来の設計においては、このスク
リーン酸化物層１３は、約１０００Ａの厚さを有してい
た。
ン製、ドープしたシリコン製、エピタキシャルシリコン
製、の何れでもよい。一般的に、基板とは、その上に様
々な材料の層が形成される母材を意味する。スクリーン
酸化物層１３は、約１００オングストローム（以下Ａと
称する）の厚さを有する。このスクリーン酸化物層１３
は、５０Ａでもよい。従来の設計においては、このスク
リーン酸化物層１３は、約１０００Ａの厚さを有してい
た。
【０００６】この基板１１上にスクリーン酸化物層１３
が形成され、このスクリーン酸化物層１３の一部の上に
窒化シリコン層１８が形成され、さらに、その窒化シリ
コン層１８の一部にパターン化フォトレジスト材料層１
５が形成される。窒化シリコン層１８は、パターン化フ
ォトレジスト材料層１５によってパターン化される。ｐ
型ドーパント種１７は、ｐ型ドーパント種で、基板１１
に垂直方向からから入射する。一般的に、このｐ型ドー
パント種は、ボロンである。図１に示すように、ｐ型ド
ーパント種１７は、スクリーン酸化物層１３を通過し
て、基板１１内に埋設される。この埋設されたドーパン
トイオンは、埋込イオン１２として示されている。パタ
ーン化フォトレジスト材料層１５と窒化シリコン層１８
とは、ドーパントイオンを吸収することにより、ｐ型ド
ーパント種１７をブロックする。則ち、パターン化フォ
トレジスト材料層１５と窒化シリコン層１８の下の基板
１１の領域には、イオンは埋め込まれない。パターン化
フォトレジスト材料層１５に吸収されたドーパントイオ
ンは、ドーパントイオン１６として示されている。
が形成され、このスクリーン酸化物層１３の一部の上に
窒化シリコン層１８が形成され、さらに、その窒化シリ
コン層１８の一部にパターン化フォトレジスト材料層１
５が形成される。窒化シリコン層１８は、パターン化フ
ォトレジスト材料層１５によってパターン化される。ｐ
型ドーパント種１７は、ｐ型ドーパント種で、基板１１
に垂直方向からから入射する。一般的に、このｐ型ドー
パント種は、ボロンである。図１に示すように、ｐ型ド
ーパント種１７は、スクリーン酸化物層１３を通過し
て、基板１１内に埋設される。この埋設されたドーパン
トイオンは、埋込イオン１２として示されている。パタ
ーン化フォトレジスト材料層１５と窒化シリコン層１８
とは、ドーパントイオンを吸収することにより、ｐ型ド
ーパント種１７をブロックする。則ち、パターン化フォ
トレジスト材料層１５と窒化シリコン層１８の下の基板
１１の領域には、イオンは埋め込まれない。パターン化
フォトレジスト材料層１５に吸収されたドーパントイオ
ンは、ドーパントイオン１６として示されている。
【０００７】このｐ型イオン注入ステップが完了した
後、パターン化フォトレジスト材料層１５は、除去され
る。
後、パターン化フォトレジスト材料層１５は、除去され
る。
【０００８】次に、図２において、パターン化フォトレ
ジスト材料層１５が除去され、窒化シリコン層１８によ
りカバーされていない基板１１の一部の領域の上に、酸
化物１９を成長させる。この酸化物１９の成長プロセス
は、埋込イオン１２を基板１１内に拡散させる機能を有
し、それにより、ｐタブ（ウェル）３１を形成する。本
発明においては、酸化物１９は、その全体の厚さｔ1が
６００Ａになるまで成長させる。これに対し、従来のツ
インウェル処理方法においては、酸化物１９は、約４０
００Ａの厚さを持つまで成長させる。
ジスト材料層１５が除去され、窒化シリコン層１８によ
りカバーされていない基板１１の一部の領域の上に、酸
化物１９を成長させる。この酸化物１９の成長プロセス
は、埋込イオン１２を基板１１内に拡散させる機能を有
し、それにより、ｐタブ（ウェル）３１を形成する。本
発明においては、酸化物１９は、その全体の厚さｔ1が
６００Ａになるまで成長させる。これに対し、従来のツ
インウェル処理方法においては、酸化物１９は、約４０
００Ａの厚さを持つまで成長させる。
【０００９】次に、窒化シリコン層１８が除去される
（図２において点線で除去された窒化シリコン層１８を
示す）。その後、ｎ型注入種２１がウェハ全面に向けら
れる。従来の方法であるｎ型ドーパント種が基板１１の
面に直角方向から注入されるのとは異なり、本発明にお
いては、ｎ型注入種は、角度θ（垂直方向からのズレ）
で注入される。このｎ型注入種は、酸化物１９内に吸収
される傾向があり、それにより、ｐタブ（ウェル）３１
の上に幾分か影響を及ぼす。一般的に、ｎ型ドーパント
は、燐、または、砒素である。例えば、燐は、４．５×
１０12／ｃｍ2のドーズ量と、１４０Ｋｅｖのエネルギ
ーでもって注入される。（前述したように、約４０００
Ａの酸化物は、１４０Ｋｅｖのイオン注入から、それを
保護するために、ｐ型ウェルの上に成長している。）こ
のｎ型ドーパントは、スクリーン酸化物層１３の方向に
角度θで向けられているために、スクリーン酸化物層１
３は、実質的により厚いものとみなされる。したがっ
て、スクリーン酸化物層１３の厚さｔ2は前述したよう
に１００Ａ（５０Ａでもよい）であり、一方、従来のプ
ロセスにおいては、スクリーン酸化物層１３は１０００
Ａである。このｎ型ドーパント種は、スクリーン酸化物
層１３の下のその部分に注入される。それにより、ｎタ
ブ（ウェル）３３が形成される。イオン注入の間、この
ウェハを回転して、影ができないようにするのが好まし
い。図３において、酸化物１９とスクリーン酸化物層１
３を取り除き、その結果基板１１にはｐタブ（ウェル）
３１とｎタブ（ウェル）３３が形成されている。この酸
化物１９は、従来のものよりもかなり薄くできる（約６
００Ａ）為に、ｐタブ（ウェル）３１の上面２３とｎタ
ブ（ウェル）３３の２５との差ｔ3は、従来のものより
もかなり小さい。一般的に、現在ではこの厚さの差ｔ3
は、１０００〜２０００Ａであるが、本発明によれば、
この厚さの差は、約２００〜５００Ａである。タブドラ
イブイン（tub drive-in）が、その後、形成される。
（図２において点線で除去された窒化シリコン層１８を
示す）。その後、ｎ型注入種２１がウェハ全面に向けら
れる。従来の方法であるｎ型ドーパント種が基板１１の
面に直角方向から注入されるのとは異なり、本発明にお
いては、ｎ型注入種は、角度θ（垂直方向からのズレ）
で注入される。このｎ型注入種は、酸化物１９内に吸収
される傾向があり、それにより、ｐタブ（ウェル）３１
の上に幾分か影響を及ぼす。一般的に、ｎ型ドーパント
は、燐、または、砒素である。例えば、燐は、４．５×
１０12／ｃｍ2のドーズ量と、１４０Ｋｅｖのエネルギ
ーでもって注入される。（前述したように、約４０００
Ａの酸化物は、１４０Ｋｅｖのイオン注入から、それを
保護するために、ｐ型ウェルの上に成長している。）こ
のｎ型ドーパントは、スクリーン酸化物層１３の方向に
角度θで向けられているために、スクリーン酸化物層１
３は、実質的により厚いものとみなされる。したがっ
て、スクリーン酸化物層１３の厚さｔ2は前述したよう
に１００Ａ（５０Ａでもよい）であり、一方、従来のプ
ロセスにおいては、スクリーン酸化物層１３は１０００
Ａである。このｎ型ドーパント種は、スクリーン酸化物
層１３の下のその部分に注入される。それにより、ｎタ
ブ（ウェル）３３が形成される。イオン注入の間、この
ウェハを回転して、影ができないようにするのが好まし
い。図３において、酸化物１９とスクリーン酸化物層１
３を取り除き、その結果基板１１にはｐタブ（ウェル）
３１とｎタブ（ウェル）３３が形成されている。この酸
化物１９は、従来のものよりもかなり薄くできる（約６
００Ａ）為に、ｐタブ（ウェル）３１の上面２３とｎタ
ブ（ウェル）３３の２５との差ｔ3は、従来のものより
もかなり小さい。一般的に、現在ではこの厚さの差ｔ3
は、１０００〜２０００Ａであるが、本発明によれば、
この厚さの差は、約２００〜５００Ａである。タブドラ
イブイン（tub drive-in）が、その後、形成される。
【００１０】この後、通常の半導体製造プロセスが実行
される。例えば、ゲート酸化物層とポリシリコン層とを
形成することにより、トランジスタを各ウェルの領域上
に形成する。このポリシリコン層とゲート酸化物層とを
パターン化して、ゲートを形成し、その後、ソース領域
とドレイン領域とを形成する。その後、誘電体層がゲー
ト領域とソース領域とをカバーするよう形成され、ウィ
ンドゥが誘電体層に開けられる。さらに、半発明は、バ
イポーラ技術にも適用できる。
される。例えば、ゲート酸化物層とポリシリコン層とを
形成することにより、トランジスタを各ウェルの領域上
に形成する。このポリシリコン層とゲート酸化物層とを
パターン化して、ゲートを形成し、その後、ソース領域
とドレイン領域とを形成する。その後、誘電体層がゲー
ト領域とソース領域とをカバーするよう形成され、ウィ
ンドゥが誘電体層に開けられる。さらに、半発明は、バ
イポーラ技術にも適用できる。
【００１１】
【発明の効果】以上述べたように、本発明の方法によれ
ば、ｎ型ウェル３３とｐ型ウェル３１との厚さの差を減
少することが出来る。
ば、ｎ型ウェル３３とｐ型ウェル３１との厚さの差を減
少することが出来る。
【図１】本発明による半導体集積回路の形成方法の第１
ステップの時点の半導体素子の断面を表す図。
ステップの時点の半導体素子の断面を表す図。
【図２】本発明による半導体集積回路の形成方法の第２
ステップの時点の半導体素子の断面を表す図。
ステップの時点の半導体素子の断面を表す図。
【図３】本発明による半導体集積回路の形成方法の第３
ステップの時点の半導体素子の断面を表す図。
ステップの時点の半導体素子の断面を表す図。
１１ 基板 １２ 埋込イオン １３ スクリーン酸化物層 １５ パターン化フォトレジスト材料層 １６ ドーパントイオン １７ ｐ型ドーパント種 １８ 窒化シリコン層 １９ 酸化物 ２１ ｎ型注入種 ２３、２５ 上面 ２７ ｎチャネルトランジスタ基板 ２９ ｐチャネルトランジスタ基板 ３１ ｐタブ（ウェル） ３３ ｎタブ（ウェル）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チェン ー フア ダグラス ユー アメリカ合衆国、18103 ペンシルベニ ア、アレンタウン、ヒルビュー ドライ ブ 1019 (56)参考文献 特開 平１−259538（ＪＰ，Ａ) 特開 平７−58195（ＪＰ，Ａ) 特開 平７−183391（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/316 H01L 21/265 H01L 27/092
Claims (4)
- 【請求項１】 （Ａ） 第２部分を保護層（１５，１
８）でカバーしながら、基板（１１）の第１部分に、垂
直方向から第１導電型（ｐ）のドーパント種（１７）を
注入するステップと、 （Ｂ） 前記基板（１１）の第１部分の上に、第１材料
層（１９）を形成するステップと、 （Ｃ） 前記基板（１１）の第２部分に、法線方向に対
し傾斜した方向から第２導電型（ｎ）のドーパント種
（２１）を注入するステップと、 前記第１材料層（１９）は、前記第２導電型のドーパン
ト種（２１）を吸収し、 第１導電型領域（３１）が、前記基板の第１部分に形成
され、 第２導電型領域（３３）が、前記基板の第２部分に形成
され、 （Ｄ） 前記第１領域と前記第２領域に、異なる型のト
ランジスタを形成するステップとからなることを特徴と
する半導体集積回路の形成方法。 - 【請求項２】 前記第１材料層（１９）は、二酸化シリ
コン製であることを特徴とする請求項１の方法。 - 【請求項３】 前記トランジスタは、ＭＯＳトランジス
タであることを特徴とする請求項１の方法。 - 【請求項４】 （Ａ） シリコン基板（１１）上に、１
００オングストローム（以下、Ａとする）以下の厚さの
第１二酸化シリコン層（１３）を形成するステップと、 （Ｂ） 前記第１二酸化シリコン層（１３）の上に、窒
化シリコン層（１８）を形成するステップと、 （Ｃ） 前記窒化シリコン層（１８）の上に、パターン
化フォトレジスト層（１５）を形成するステップと、 前記パターン化フォトレジストは、前記基板の第２部分
の上にのみ形成されて、第１部分の上には形成されてお
らず、 （Ｄ） 前記第１部分を露出する為に、前記窒化シリコ
ン層（１８）を、パターン化するステップと、 （Ｅ） 前記基板の垂直方向からｐ型のドーパント種
（１７）を注入するステップと、 前記第１導電型ドーパント種は、前記基板の第１部分
（１２）内に埋設されて、前記第２部分上では、前記パ
ターン化フォトレジスト層（１５）または前記窒化シリ
コン層（１８）により、ほぼ吸収され、 （Ｆ） 前記フォトレジスト層（１５）を除去するステ
ップと、 （Ｇ） 前記基板（１１）を、酸化雰囲気中にさらすス
テップと、 このステップにより、前記基板の第１部分の上に、厚さ
６００Ａ以下の第２の二酸化シリコン層（１９）を形成
し、 （Ｈ） 前記窒化シリコン層（１８）を除去するステッ
プと、 （Ｉ） 前記基板に、垂直方向に対し傾斜した方向ｎ型
ドーパント種（２１）を注入するステップと、 前記ｎ型ドーパント種は、前記基板の第２部分に埋設さ
れて、前記基板の第１部分では、前記第２の二酸化シリ
コン層（１９）により吸収され、 （Ｊ） 前記第１二酸化シリコン層層（１３）と、第２
二酸化シリコン層（１９）とを除去するステップと、 このステップにより、前記シリコン基板の表面（１３）
を露出し、 （Ｋ） 前記基板の前記第１部分（３１）の上に、ｎチ
ャネルトランジスタと、前記第２部分（３３）の上に、
ｐチャネルトランジスタとを形成するステップとからな
ることを特徴とする半導体集積回路の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/135,708 US5411899A (en) | 1993-10-13 | 1993-10-13 | Transistor fabrication of a twin tub using angled implant |
| US135708 | 1998-08-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07201844A JPH07201844A (ja) | 1995-08-04 |
| JP3022210B2 true JP3022210B2 (ja) | 2000-03-15 |
Family
ID=22469289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6273098A Expired - Lifetime JP3022210B2 (ja) | 1993-10-13 | 1994-10-13 | 半導体集積回路の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5411899A (ja) |
| JP (1) | JP3022210B2 (ja) |
| KR (1) | KR950012715A (ja) |
| TW (1) | TW262574B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5624859A (en) * | 1995-06-07 | 1997-04-29 | Advanced Micro Devices, Inc. | Method for providing device isolation and off-state leakage current for a semiconductor device |
| CN1056471C (zh) * | 1996-02-15 | 2000-09-13 | 台湾茂矽电子股份有限公司 | 互补型金属氧化物半导体场效应晶体管的制造方法 |
| CN1056470C (zh) * | 1996-02-15 | 2000-09-13 | 台湾茂矽电子股份有限公司 | 互补型金属氧化物半导体场效应晶体管的制造方法 |
| US5773335A (en) * | 1996-08-20 | 1998-06-30 | United Microelectronics Corp. | Method for forming twin-tub wells in substrate |
| US6566181B2 (en) * | 1999-02-26 | 2003-05-20 | Agere Systems Inc. | Process for the fabrication of dual gate structures for CMOS devices |
| US9070709B2 (en) | 2011-06-09 | 2015-06-30 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Method for producing a field effect transistor with implantation through the spacers |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161752A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体装置製造方法 |
| JPH01187923A (ja) * | 1988-01-22 | 1989-07-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5296401A (en) * | 1990-01-11 | 1994-03-22 | Mitsubishi Denki Kabushiki Kaisha | MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof |
| US5225365A (en) * | 1992-03-30 | 1993-07-06 | Motorola, Inc. | Method of making a substantially planar semiconductor surface |
| US5300797A (en) * | 1992-03-31 | 1994-04-05 | Sgs-Thomson Microelectronics, Inc. | Coplanar twin-well integrated circuit structure |
-
1993
- 1993-10-13 US US08/135,708 patent/US5411899A/en not_active Expired - Lifetime
-
1994
- 1994-10-10 KR KR1019940025816A patent/KR950012715A/ko not_active Application Discontinuation
- 1994-10-13 JP JP6273098A patent/JP3022210B2/ja not_active Expired - Lifetime
- 1994-10-17 TW TW083109606A patent/TW262574B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07201844A (ja) | 1995-08-04 |
| US5411899A (en) | 1995-05-02 |
| TW262574B (ja) | 1995-11-11 |
| KR950012715A (ko) | 1995-05-16 |
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