JPH01187923A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01187923A JPH01187923A JP1287288A JP1287288A JPH01187923A JP H01187923 A JPH01187923 A JP H01187923A JP 1287288 A JP1287288 A JP 1287288A JP 1287288 A JP1287288 A JP 1287288A JP H01187923 A JPH01187923 A JP H01187923A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はMO5構造半導体装置の製造に関するもので
ある。
ある。
MO5構造半導体装置のソース、ドレイン形成は、一般
にフィールド酸化膜とゲートをマスクとした自己整合イ
オン注入で行われている。第2図は従来のソースドレイ
ン形成工程を示す断面図である。図において、(1)は
フィールド酸化膜、(2)はゲート酸化膜、(3)は多
結晶Si 、(4)はソース・ドレイン領域、(5)は
注入イオンである。
にフィールド酸化膜とゲートをマスクとした自己整合イ
オン注入で行われている。第2図は従来のソースドレイ
ン形成工程を示す断面図である。図において、(1)は
フィールド酸化膜、(2)はゲート酸化膜、(3)は多
結晶Si 、(4)はソース・ドレイン領域、(5)は
注入イオンである。
第3図は第2図のゲート部分の拡大図であり、(6)は
多結晶Si の粒界、(7)は基板である。
多結晶Si の粒界、(7)は基板である。
次に作用について説明する。
ソース・ドレイン形成は第2図に示す通り、フィールド
酸化膜(1)とゲートの多結晶Si (31をマスクと
して行われ、この時、注入イオン(5)は基板(7)の
垂線に対して0°もしくは7〜8°の角度をもっている
。一方、ゲート材料である多結晶5i(3+は抵抗を下
げるための不純物、特にPドープにより粒成長を起こし
、巨大化したグレインとグレインの粒界(6)はゲート
の表面から裏面まで達するようになっている。このよう
に、粒成長を起こし単結晶化した多結晶5i(31にイ
オン注入を行うと、注入されたイオンが軸のそろった結
晶中をチャネリングしてしまい、ゲート酸化膜(2)を
も通り越し基板(7)の内部にまで達する。すなわち、
ゲート材料である多結晶5i(3+は粒成長を起こした
ために、本来のイオン阻止機能を失い、自己整合イオン
注入マスクとして機能しなくなる。
酸化膜(1)とゲートの多結晶Si (31をマスクと
して行われ、この時、注入イオン(5)は基板(7)の
垂線に対して0°もしくは7〜8°の角度をもっている
。一方、ゲート材料である多結晶5i(3+は抵抗を下
げるための不純物、特にPドープにより粒成長を起こし
、巨大化したグレインとグレインの粒界(6)はゲート
の表面から裏面まで達するようになっている。このよう
に、粒成長を起こし単結晶化した多結晶5i(31にイ
オン注入を行うと、注入されたイオンが軸のそろった結
晶中をチャネリングしてしまい、ゲート酸化膜(2)を
も通り越し基板(7)の内部にまで達する。すなわち、
ゲート材料である多結晶5i(3+は粒成長を起こした
ために、本来のイオン阻止機能を失い、自己整合イオン
注入マスクとして機能しなくなる。
従来のMO5構造半導体装置のソース、ドレイン形成に
係る製造方法は以上のように、注入イオンがゲート酸化
膜下の基板にまで達するために、トランジスタのしきい
値電圧vthが変動するなどの問題点があった。
係る製造方法は以上のように、注入イオンがゲート酸化
膜下の基板にまで達するために、トランジスタのしきい
値電圧vthが変動するなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ゲート酸化膜下への注入イオンの突き抜けが
起こらない製造方法を得ることを目的とする。
たもので、ゲート酸化膜下への注入イオンの突き抜けが
起こらない製造方法を得ることを目的とする。
この発明に係る製造方法は、イオン注入を基板垂線に対
して10°以上傾けたものである。
して10°以上傾けたものである。
イオン注入を基板垂線に対し10°以上傾けて行うこと
により、粒成長した多結晶Si 中でも、イオンがチャ
ネリングを起こすことがなくなり、基板内部への突き抜
けを防止できる。
により、粒成長した多結晶Si 中でも、イオンがチャ
ネリングを起こすことがなくなり、基板内部への突き抜
けを防止できる。
以下、この発明の一実施例を図について説明する。
第1図はこの発明に係るMOS半導体装置のソース、ド
レイン形成に係る製造方法を示す断面図である。図にお
いて(1)ないしく5) 、 (7)は第2図、及び第
3図の従来例で示したものと同等であるので説明を省略
する。
レイン形成に係る製造方法を示す断面図である。図にお
いて(1)ないしく5) 、 (7)は第2図、及び第
3図の従来例で示したものと同等であるので説明を省略
する。
次に作用について説明する。イオン注入時には、ゲート
材料である多結晶Si (31は粒成長しており、チャ
ネリングを起こし易くなっているが、注入イオン(5)
の基板(7)の垂線に対する注入角度θを10’以上と
大きく取ることにより、粒成長し、結晶軸のそろったS
iの原子と注入されたイオンの衝突確率が高まり、チャ
ネリングを防ぐことができる。
材料である多結晶Si (31は粒成長しており、チャ
ネリングを起こし易くなっているが、注入イオン(5)
の基板(7)の垂線に対する注入角度θを10’以上と
大きく取ることにより、粒成長し、結晶軸のそろったS
iの原子と注入されたイオンの衝突確率が高まり、チャ
ネリングを防ぐことができる。
なお、注入イオン(5)の注入角度θは多結晶5i(3
)のデポ条件、及び不純物のドーピング条件(こ合せて
最適値を選ぶ。
)のデポ条件、及び不純物のドーピング条件(こ合せて
最適値を選ぶ。
また、上記実施例ではイオンの基板垂線に対する注入角
度θをゲート長方向(こ傾けた例を示したが、ゲート幅
方向に傾けても、又は任意の方向に傾けても同じ効果が
得られる。
度θをゲート長方向(こ傾けた例を示したが、ゲート幅
方向に傾けても、又は任意の方向に傾けても同じ効果が
得られる。
また、上記実施例ではゲート材料が多結晶Siの場合に
ついて示したが、シリサイドゲートの場合にも同じ効果
がある。
ついて示したが、シリサイドゲートの場合にも同じ効果
がある。
以上のように、この発明によれば、注入イオンがゲート
を突き抜け、基板にまで達することがなくなったので、
トランジスタのしきい値電圧vthの変動がなくなり、
精度の高い、安定したデバイスが得られる効果がある。
を突き抜け、基板にまで達することがなくなったので、
トランジスタのしきい値電圧vthの変動がなくなり、
精度の高い、安定したデバイスが得られる効果がある。
第1図はこの発明の半導体装置の製造方法の一実施例を
示す断面図、第2図は従来の半導体装置の製造方法を示
す断面図、第3図は第2図のゲート部分の拡大図である
。図において(1)はフィールド酸化膜、(2)はゲー
ト酸化膜、(3)は多結晶5i1(4)はソース・ドレ
イン領域、(5)は注入イオン、(7)は基板である。 なお、図中、同一符号は同一、又は相当部分を示す。
示す断面図、第2図は従来の半導体装置の製造方法を示
す断面図、第3図は第2図のゲート部分の拡大図である
。図において(1)はフィールド酸化膜、(2)はゲー
ト酸化膜、(3)は多結晶5i1(4)はソース・ドレ
イン領域、(5)は注入イオン、(7)は基板である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- MOS構造半導体装置において、ソース・ドレイン形
成のイオン注入を、基板垂線に対して10°以上傾けて
行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1287288A JPH01187923A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1287288A JPH01187923A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01187923A true JPH01187923A (ja) | 1989-07-27 |
Family
ID=11817513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1287288A Pending JPH01187923A (ja) | 1988-01-22 | 1988-01-22 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01187923A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5158903A (en) * | 1989-11-01 | 1992-10-27 | Matsushita Electric Industrial Co., Ltd. | Method for producing a field-effect type semiconductor device |
US5240874A (en) * | 1992-10-20 | 1993-08-31 | Micron Semiconductor, Inc. | Semiconductor wafer processing method of forming channel stops and method of forming SRAM circuitry |
EP0643417A2 (en) * | 1993-09-08 | 1995-03-15 | AT&T Corp. | Method of gate implantation |
US5411899A (en) * | 1993-10-13 | 1995-05-02 | At&T Corp. | Transistor fabrication of a twin tub using angled implant |
KR100475929B1 (ko) * | 1997-12-30 | 2005-06-17 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
-
1988
- 1988-01-22 JP JP1287288A patent/JPH01187923A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5158903A (en) * | 1989-11-01 | 1992-10-27 | Matsushita Electric Industrial Co., Ltd. | Method for producing a field-effect type semiconductor device |
US5240874A (en) * | 1992-10-20 | 1993-08-31 | Micron Semiconductor, Inc. | Semiconductor wafer processing method of forming channel stops and method of forming SRAM circuitry |
EP0643417A2 (en) * | 1993-09-08 | 1995-03-15 | AT&T Corp. | Method of gate implantation |
EP0643417A3 (en) * | 1993-09-08 | 1995-10-04 | At & T Corp | Method for installing the door. |
US5411899A (en) * | 1993-10-13 | 1995-05-02 | At&T Corp. | Transistor fabrication of a twin tub using angled implant |
KR100475929B1 (ko) * | 1997-12-30 | 2005-06-17 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
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