JPH03153079A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03153079A JPH03153079A JP1292625A JP29262589A JPH03153079A JP H03153079 A JPH03153079 A JP H03153079A JP 1292625 A JP1292625 A JP 1292625A JP 29262589 A JP29262589 A JP 29262589A JP H03153079 A JPH03153079 A JP H03153079A
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- Japan
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- threshold voltage
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- polycrystal silicon
- gate
- semiconductor device
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- Pending
Links
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- 239000012535 impurity Substances 0.000 claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- 238000005468 ion implantation Methods 0.000 abstract description 6
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- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
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- 239000013078 crystal Substances 0.000 description 7
- 229910021419 crystalline silicon Inorganic materials 0.000 description 6
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は異なるスレッショルド電圧を持つＭＩＳ型半導
体装置に関する。
体装置に関する。
［従来の技術］
半導体集積回路においては回路設訂の立場がら、個々の
トランジスタに対し何水準かのスレッショルド電圧が要
求される。従来、ＭＩＳ型半導体装置においてスレッシ
ョルド電圧を設定する場合には、ゲート電極下、ソース
／ドレイン領域間領域にチャンネルドープイオン注入に
より、導入される不純物濃度を調整する事により作り込
む方法が最も一般的である。
トランジスタに対し何水準かのスレッショルド電圧が要
求される。従来、ＭＩＳ型半導体装置においてスレッシ
ョルド電圧を設定する場合には、ゲート電極下、ソース
／ドレイン領域間領域にチャンネルドープイオン注入に
より、導入される不純物濃度を調整する事により作り込
む方法が最も一般的である。
しかしながら、スレッショルド電圧の差電圧が数十ｍＶ
と少ない場合には、導入するチャンネルドープイオン注
入量が１０の１０乗からｌＯの１１乗オーダーと比較的
少ない、この場合、イオン注入装置の注入量の制御性が
悪く、スレッショルド電圧のばらつきは極めて大きい。
と少ない場合には、導入するチャンネルドープイオン注
入量が１０の１０乗からｌＯの１１乗オーダーと比較的
少ない、この場合、イオン注入装置の注入量の制御性が
悪く、スレッショルド電圧のばらつきは極めて大きい。
極端な実例として、基準となるエンハンスメントＭＩＳ
型半導体装置に対し、スレッショルド電圧の差電圧が１
０■と１．ＩＶのデプリーション型のＭＩＳ型半導体装
置（仮にＡ、Ｂとする）を形成する場合、ＭＩＳ型半導
体装置Ａ、Ｂにそれぞれ導入するチャンネルドープ注大
量の差は約１．０Ｘ１０”程度となり、狙いの差電圧が
得られに＜＜、場合によっては、ＡとＢの差電圧が逆転
する事もある。この為、現在我々はＭＩＳ型半導体装置
ＡとＢにまず、スレッショルド電圧の差電圧１．ＯＶに
相当するチャンネルドープを実施し、しかる後に、Ｂに
対してのみ、差電圧ＯＩＶに相当するチャンネルドープ
を実施するという対策を実施している。しかしながら、
ＭＩＳ型半導体装置Ｂは、低ドーズのチャンネルドープ
を２回実施しており、ＡとＢの狙いの差電圧の逆転こそ
無くなったものの、Ｂのスレッショルド電圧のばらつき
が太き（特性変動の主因となっている。
型半導体装置に対し、スレッショルド電圧の差電圧が１
０■と１．ＩＶのデプリーション型のＭＩＳ型半導体装
置（仮にＡ、Ｂとする）を形成する場合、ＭＩＳ型半導
体装置Ａ、Ｂにそれぞれ導入するチャンネルドープ注大
量の差は約１．０Ｘ１０”程度となり、狙いの差電圧が
得られに＜＜、場合によっては、ＡとＢの差電圧が逆転
する事もある。この為、現在我々はＭＩＳ型半導体装置
ＡとＢにまず、スレッショルド電圧の差電圧１．ＯＶに
相当するチャンネルドープを実施し、しかる後に、Ｂに
対してのみ、差電圧ＯＩＶに相当するチャンネルドープ
を実施するという対策を実施している。しかしながら、
ＭＩＳ型半導体装置Ｂは、低ドーズのチャンネルドープ
を２回実施しており、ＡとＢの狙いの差電圧の逆転こそ
無くなったものの、Ｂのスレッショルド電圧のばらつき
が太き（特性変動の主因となっている。
［発明が解決しようとする課趙］
前述の従来技術において、スレッショルドの差電圧が数
十ｍＶ程度以下の異ったスレッショルド電圧を持つＭＩ
Ｓ型半導体装置を形成する場合、そのスレッショルド電
圧の制御性が悪く、差電圧のばらつきが極端に大きいと
いう問題点を有していた。そこで本発明はこのような問
題点を解決するもので、その目的とするところはスレッ
ショルドの差電圧が数十ｍＶ程度以下の異ったスレッシ
ョルド電圧を持つＭＩＳ型半導体装置を形成する場合、
狙いとするスレッショルド電圧をきらんと制御し、差電
圧のばらつきを低減させるＭＩＳ型半導体装置を提供す
るものである。
十ｍＶ程度以下の異ったスレッショルド電圧を持つＭＩ
Ｓ型半導体装置を形成する場合、そのスレッショルド電
圧の制御性が悪く、差電圧のばらつきが極端に大きいと
いう問題点を有していた。そこで本発明はこのような問
題点を解決するもので、その目的とするところはスレッ
ショルドの差電圧が数十ｍＶ程度以下の異ったスレッシ
ョルド電圧を持つＭＩＳ型半導体装置を形成する場合、
狙いとするスレッショルド電圧をきらんと制御し、差電
圧のばらつきを低減させるＭＩＳ型半導体装置を提供す
るものである。
［課題を解決するための手段］
本発明の半導体装置は、少なくとも一層が多結晶シリコ
ンであるゲート電極において、ドープした不純物濃度が
異なる多結晶シリコンをそれぞれのゲート電極の少なく
とも一層とする事を特徴とする。
ンであるゲート電極において、ドープした不純物濃度が
異なる多結晶シリコンをそれぞれのゲート電極の少なく
とも一層とする事を特徴とする。
［実 施 例１
本発明の一実施例を第１図に示したＮ士長結晶シリコン
ゲートＮチャンネルＭＩＳ型トランジスタを例として説
明する。第１図、１は基板、２はＰウェル領域、３はＬ
ＯＣＯＳ、４はＮ十拡散層、５と６は不純物濃度が異な
るＮ士長結晶シリコンゲートである。この場合、Ｎ士長
結晶シリコンゲートの不純物導入は、リン等のイオン注
入により実施しており、不純物濃度はイオン注入量によ
り制御している。第２図に、Ｎ士長結晶シリコンゲート
の不純物濃度と、対応するＭＯ５型トランジスタのスレ
ッショルド電圧を示す、不純物濃度が、２Ｘ１０”から
３Ｘ１０”まで増加するのに伴い、スレッショルド電圧
は０．８Ｖから０５ｖまで徐々に低下し、しだいに飽和
する傾向が認められる。このスレッショルド電圧の変化
は、Ｎ士長結晶シリコンの不純物濃度により、フェルミ
準位がシフトし、ゲート電極の仕事関数が変化する事に
起因している。この結果から明らかなように、Ｎ士長結
晶シリコンの不純物濃度を制御する事により、スレッシ
ョルド電圧の制御が可能となり、スレッショルド電圧の
制御が可能となり、スレッショルド電圧の異ったＭＩＳ
型トランジスタを安定して形成する事が可能となる。
ゲートＮチャンネルＭＩＳ型トランジスタを例として説
明する。第１図、１は基板、２はＰウェル領域、３はＬ
ＯＣＯＳ、４はＮ十拡散層、５と６は不純物濃度が異な
るＮ士長結晶シリコンゲートである。この場合、Ｎ士長
結晶シリコンゲートの不純物導入は、リン等のイオン注
入により実施しており、不純物濃度はイオン注入量によ
り制御している。第２図に、Ｎ士長結晶シリコンゲート
の不純物濃度と、対応するＭＯ５型トランジスタのスレ
ッショルド電圧を示す、不純物濃度が、２Ｘ１０”から
３Ｘ１０”まで増加するのに伴い、スレッショルド電圧
は０．８Ｖから０５ｖまで徐々に低下し、しだいに飽和
する傾向が認められる。このスレッショルド電圧の変化
は、Ｎ士長結晶シリコンの不純物濃度により、フェルミ
準位がシフトし、ゲート電極の仕事関数が変化する事に
起因している。この結果から明らかなように、Ｎ士長結
晶シリコンの不純物濃度を制御する事により、スレッシ
ョルド電圧の制御が可能となり、スレッショルド電圧の
制御が可能となり、スレッショルド電圧の異ったＭＩＳ
型トランジスタを安定して形成する事が可能となる。
ここで、スレッショルド電圧の差電圧が０３Ｖ狙いの場
合の２つのＭＩＳ型トランジスタのスレッショルド電圧
の差のヒストグラムを、従来法と本発明による方法で比
較した結果を第３図と第４図に示す、第３図と第４図か
ら明らかなように、本発明によれば、スレッショルドの
差電圧が数十ｍＶ程度であるＭＩＳ型半導体装置のスレ
ッショルド電圧の差のばらつきを約１／２に低減する事
が可能である。
合の２つのＭＩＳ型トランジスタのスレッショルド電圧
の差のヒストグラムを、従来法と本発明による方法で比
較した結果を第３図と第４図に示す、第３図と第４図か
ら明らかなように、本発明によれば、スレッショルドの
差電圧が数十ｍＶ程度であるＭＩＳ型半導体装置のスレ
ッショルド電圧の差のばらつきを約１／２に低減する事
が可能である。
なお本実施例はＮ士長結晶シリコンゲートＮチャンネル
ＭＩＳ型トランジスタを例として説明したが、Ｎ士長結
晶シリコンゲートＰチャンネルＭＩＳ、Ｐ士長結晶シリ
コンゲートＮチャンネルＭＩＳ、Ｐ士長結晶シリコンゲ
ートＰチャンネルＭＩＳ、また、ＭＯ３ｉｘ、ＷＳｉｘ
、ＣｏＳｉｘ、ＴｉＳｉｘ、ＴａＳｉｘ、ＰｔＳｉｘ等
高融点金属シリサイドとＮ＋またはＰ士長結晶シリコン
によるポリサイドゲートを有するＭＩＳ型半導体装置に
ついてもまったく同様に適用する事が可能である。また
ＭＩＳ型半導体装置はエンハンスメント型、デプリーシ
ョン型にかかわらず適用可能である。
ＭＩＳ型トランジスタを例として説明したが、Ｎ士長結
晶シリコンゲートＰチャンネルＭＩＳ、Ｐ士長結晶シリ
コンゲートＮチャンネルＭＩＳ、Ｐ士長結晶シリコンゲ
ートＰチャンネルＭＩＳ、また、ＭＯ３ｉｘ、ＷＳｉｘ
、ＣｏＳｉｘ、ＴｉＳｉｘ、ＴａＳｉｘ、ＰｔＳｉｘ等
高融点金属シリサイドとＮ＋またはＰ士長結晶シリコン
によるポリサイドゲートを有するＭＩＳ型半導体装置に
ついてもまったく同様に適用する事が可能である。また
ＭＩＳ型半導体装置はエンハンスメント型、デプリーシ
ョン型にかかわらず適用可能である。
ところで本実施例において、多結晶シリコンへの不純物
はイオン注入により導入したが、ドープト多結晶シリコ
ン法、並びに拡散法においても、不純物濃度を制御する
事により１本発明をまったく同様に適用する事が可能で
ある。
はイオン注入により導入したが、ドープト多結晶シリコ
ン法、並びに拡散法においても、不純物濃度を制御する
事により１本発明をまったく同様に適用する事が可能で
ある。
〔発明の効果］
以上述べたように本発明によれば、ＭＩＳ型半導体装置
において、少な（とも−層が多結晶シリコンであるゲー
ト電極において、ドープした不純物濃度が異なる多結晶
シリコンをそれぞれのゲート電極の少なくとも一層とす
る事により、スレッショルドの差電圧が数十ｍＶ以下の
異ったスレッショルド電圧を持つＭＩＳ型半導体装置の
スレッショルド電圧の制御性を向上させ、差電圧のばら
つきを大幅に低減できるという効果を有する。
において、少な（とも−層が多結晶シリコンであるゲー
ト電極において、ドープした不純物濃度が異なる多結晶
シリコンをそれぞれのゲート電極の少なくとも一層とす
る事により、スレッショルドの差電圧が数十ｍＶ以下の
異ったスレッショルド電圧を持つＭＩＳ型半導体装置の
スレッショルド電圧の制御性を向上させ、差電圧のばら
つきを大幅に低減できるという効果を有する。
第１図は本発明のＭＩＳ型半導体装置の一実施例を示す
断面図。 第２図は、Ｎ士長結晶シリコンゲートの不純物濃度と対
応するＭＩＳ型トランジスタのスレッショルド電圧の関
係線図。 第３図は、従来法による、スレッショルド電圧の差電圧
が０．３Ｖ狙いの場合の２つのＭＩＳ型トランジスタの
スレッショルド電圧の差のヒストグラム。 第４図は、本発明による、スレッショルド電圧の差電圧
が０．３Ｖ狙いの場合の２つのＭＩＳ型トランジスタの
スレッショルド電圧の差のヒストグラム。 ｌ ・ ２ ・ ・ ３ ・ ・ ４ ・ ・ ５、６ ・基板 ・Ｐウェル領域 ０ＧＯＳ ・Ｎ十拡散層 ・不純物濃度が異なるＮ士長結晶 シリコンゲート 以上
断面図。 第２図は、Ｎ士長結晶シリコンゲートの不純物濃度と対
応するＭＩＳ型トランジスタのスレッショルド電圧の関
係線図。 第３図は、従来法による、スレッショルド電圧の差電圧
が０．３Ｖ狙いの場合の２つのＭＩＳ型トランジスタの
スレッショルド電圧の差のヒストグラム。 第４図は、本発明による、スレッショルド電圧の差電圧
が０．３Ｖ狙いの場合の２つのＭＩＳ型トランジスタの
スレッショルド電圧の差のヒストグラム。 ｌ ・ ２ ・ ・ ３ ・ ・ ４ ・ ・ ５、６ ・基板 ・Ｐウェル領域 ０ＧＯＳ ・Ｎ十拡散層 ・不純物濃度が異なるＮ士長結晶 シリコンゲート 以上
Claims (1)
- 少なくとも一層が多結晶シリコンであるゲート電極に
おいて、ドープした不純物濃度が異なる多結晶シリコン
をそれぞれのゲート電極の少なくとも一層とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292625A JPH03153079A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292625A JPH03153079A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03153079A true JPH03153079A (ja) | 1991-07-01 |
Family
ID=17784222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292625A Pending JPH03153079A (ja) | 1989-11-10 | 1989-11-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03153079A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997038444A1 (en) * | 1996-04-08 | 1997-10-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| GB2361357A (en) * | 1999-10-06 | 2001-10-17 | Nec Corp | Dynamic random access memory |
| JP2006108688A (ja) * | 2004-10-08 | 2006-04-20 | Samsung Electronics Co Ltd | 不揮発性記憶素子及びその形成方法 |
| JP2008262603A (ja) * | 1999-12-28 | 2008-10-30 | Ricoh Co Ltd | 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路 |
-
1989
- 1989-11-10 JP JP1292625A patent/JPH03153079A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997038444A1 (en) * | 1996-04-08 | 1997-10-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6307236B1 (en) | 1996-04-08 | 2001-10-23 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6500715B2 (en) | 1996-04-08 | 2002-12-31 | Hitachi, Ltd. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US7427791B2 (en) | 1996-04-08 | 2008-09-23 | Renesas Technology Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US7781814B2 (en) | 1996-04-08 | 2010-08-24 | Renesas Technology Corp. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US8674419B2 (en) | 1996-04-08 | 2014-03-18 | Renesas Electronics Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US9111909B2 (en) | 1996-04-08 | 2015-08-18 | Tessera Advanced Technologies, Inc. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| GB2361357A (en) * | 1999-10-06 | 2001-10-17 | Nec Corp | Dynamic random access memory |
| US6573575B1 (en) | 1999-10-06 | 2003-06-03 | Nec Electronics Corporation | DRAM MOS field effect transistors with thresholds determined by differential gate doping |
| JP2008262603A (ja) * | 1999-12-28 | 2008-10-30 | Ricoh Co Ltd | 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路 |
| JP2006108688A (ja) * | 2004-10-08 | 2006-04-20 | Samsung Electronics Co Ltd | 不揮発性記憶素子及びその形成方法 |
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