JPS58157169A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58157169A JPS58157169A JP4135982A JP4135982A JPS58157169A JP S58157169 A JPS58157169 A JP S58157169A JP 4135982 A JP4135982 A JP 4135982A JP 4135982 A JP4135982 A JP 4135982A JP S58157169 A JPS58157169 A JP S58157169A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯ５形電界効果トランジスタの改良に関する
ものである。
ものである。
ＭＯ５形電界効果トランジスタにおいて、しきい値電圧
制御のためにチャネル領域に不純物をドープすることは
一般に行われている。例えばアルミニウムをゲート電極
とするＰチャネルトランジスタでは、Ｎ型導電性の基板
にＰ型不純物をドープしてしきい値電圧を制御すること
が実施されている。
制御のためにチャネル領域に不純物をドープすることは
一般に行われている。例えばアルミニウムをゲート電極
とするＰチャネルトランジスタでは、Ｎ型導電性の基板
にＰ型不純物をドープしてしきい値電圧を制御すること
が実施されている。
第１図は従来から用いられているこの種のＭＯ５形電界
効果トランジスタを示す断面で、Ｎ型基板ｌにＰ型不純
−領域からなるソース２．ドレイン３が形成され、ソー
ス２及びドレイン３で狭まれたチャネル領域４には、基
板１とは導電型が異なるＰ型不純物が拡散又はイオン注
入法によってドープされている。実際には不純物濃度を
精度よく制御するためにイオン注入法が広く用いられて
いる。
効果トランジスタを示す断面で、Ｎ型基板ｌにＰ型不純
−領域からなるソース２．ドレイン３が形成され、ソー
ス２及びドレイン３で狭まれたチャネル領域４には、基
板１とは導電型が異なるＰ型不純物が拡散又はイオン注
入法によってドープされている。実際には不純物濃度を
精度よく制御するためにイオン注入法が広く用いられて
いる。
上記チャネルドープされた基板１に対して、表面側には
ゲート酸化膜５を介してゲート電極６が設けられ、ソー
ス２及びドレイン３のために電極７及び８が設けられて
いる。
ゲート酸化膜５を介してゲート電極６が設けられ、ソー
ス２及びドレイン３のために電極７及び８が設けられて
いる。
上記構造からなるＭＯ５形電界効果トランジスタにおい
て、例えばイオン注入法によりポロンを注入エネルギー
２５ＫｅＶ 、ドーズ量６Ｘ １０ ”ａ−２で注入し
た場合、基板表面からの深さに対して不純物は第３図の
曲１１Ａ （ａ １１＋ ａｌｚ）で示す濃度分布を示
す。曲線ａ０□はＰ型不純物、曲線ａ□２はＮ型不純物
の濃度を示す。このような不純物分布をもつ１／ｉ０Ｓ
形電界効果トランジスタの電気的特性（ＩＤＰ−ＶＧＳ
特性特性筒４図の曲；線ａ２で示す変化を呈する。第４
図において上記ＭＯ５形電界効果トランジスタのしきい
値電圧は、曲線ａ２が曲線から直線的な変化に遷移する
近傍の電圧となるが、このしきい値電圧以下即ち１Ｖｃ
ｓｌがしきい値電圧以下の値をとるサブスレッシュホー
ルド領域をみた場合、曲線ａ２が描く直線の勾配が小さ
いことが示されている。このことはトランジスタとして
のスイッチング特性が必ずしも充分ではないということ
を表わしている。また第４図においてＩＤＳで読み取ら
れるリーク電流も高い値を示し、ＭＯ５Ｏ５形効果“ト
ランジスタとして好ましいものではなかった。
て、例えばイオン注入法によりポロンを注入エネルギー
２５ＫｅＶ 、ドーズ量６Ｘ １０ ”ａ−２で注入し
た場合、基板表面からの深さに対して不純物は第３図の
曲１１Ａ （ａ １１＋ ａｌｚ）で示す濃度分布を示
す。曲線ａ０□はＰ型不純物、曲線ａ□２はＮ型不純物
の濃度を示す。このような不純物分布をもつ１／ｉ０Ｓ
形電界効果トランジスタの電気的特性（ＩＤＰ−ＶＧＳ
特性特性筒４図の曲；線ａ２で示す変化を呈する。第４
図において上記ＭＯ５形電界効果トランジスタのしきい
値電圧は、曲線ａ２が曲線から直線的な変化に遷移する
近傍の電圧となるが、このしきい値電圧以下即ち１Ｖｃ
ｓｌがしきい値電圧以下の値をとるサブスレッシュホー
ルド領域をみた場合、曲線ａ２が描く直線の勾配が小さ
いことが示されている。このことはトランジスタとして
のスイッチング特性が必ずしも充分ではないということ
を表わしている。また第４図においてＩＤＳで読み取ら
れるリーク電流も高い値を示し、ＭＯ５Ｏ５形効果“ト
ランジスタとして好ましいものではなかった。
本発明は上記従来装置の問題点に鑑みてなされたもので
、簡単な構成を付加するのみでより特性のすぐれたＭＯ
５形電界効果トランジスタを提供し得るものである。次
に実施例を挙げて本発明の詳細な説明する。
、簡単な構成を付加するのみでより特性のすぐれたＭＯ
５形電界効果トランジスタを提供し得るものである。次
に実施例を挙げて本発明の詳細な説明する。
即ち第４図の曲線ａ２で表わされる特性に対して、スイ
ッチング特性を改善するためにはチャネルドープ領域の
深さを浅くすることが効果がある。
ッチング特性を改善するためにはチャネルドープ領域の
深さを浅くすることが効果がある。
そのために注入エネルギーを低くすることが考えられる
が、この方法を採る場合所望のしきい値電圧を得るため
のドーズ量を確保することが困難になり、所期の目的を
達成し得ない。
が、この方法を採る場合所望のしきい値電圧を得るため
のドーズ量を確保することが困難になり、所期の目的を
達成し得ない。
従って本発明においては、第２図に示す如く、Ｎ型基板
１のソース２及びドレイン３間に設定されたチャネル領
域について、基板１と異なる導電型不純物がドープされ
たチャネルドープ領域４ａと基板ｌとの界面近傍に、基
板１と同じ導電型の不純物を更に注入して高濃度層９を
形成し、相対的にチャネルドープを形成しているボロン
不純物領域４ａの深さを浅くする。
１のソース２及びドレイン３間に設定されたチャネル領
域について、基板１と異なる導電型不純物がドープされ
たチャネルドープ領域４ａと基板ｌとの界面近傍に、基
板１と同じ導電型の不純物を更に注入して高濃度層９を
形成し、相対的にチャネルドープを形成しているボロン
不純物領域４ａの深さを浅くする。
第３図の曲線Ｂは、上記高濃度層９を形成した半導体基
板の不純物濃度分布を示し、曲線ｂｌＬはチャネルドー
プ領域４ａｓ曲線ｂ１２は高濃度層９、曲線ｂ１３は基
板ｌの夫々不純物濃度を示している。
板の不純物濃度分布を示し、曲線ｂｌＬはチャネルドー
プ領域４ａｓ曲線ｂ１２は高濃度層９、曲線ｂ１３は基
板ｌの夫々不純物濃度を示している。
ここで高濃度層９の濃度は、基板１の濃度に比べて１桁
の範囲内で高められてし）ることが望ましい。
の範囲内で高められてし）ることが望ましい。
チャネルドープのためのボロン注入を２５ＫｅＶ。
ドーズ量１０５Ｘ １０１２−−２とし、高濃度層９の
ためのリン注入を！６０ＫｅＶｓドーズ量２．５ Ｘ
１０ ”ｔｓｒ−２とした場合のＩＤ５−ｖｃｓ特性を
第４図の曲線ｂ２に示す。図から判るように曲線ｂ２は
、ＩＶＧＳｌがしきい値電圧以下となるサブスレッシュ
ホールド領域で直線の勾配が大きくなる。このことはと
りも直さずスイッチング特性の改善が図れたことを意味
する。また曲線ａ２で示した従来装置に比べて、曲１ｂ
ｚは低い電流値ＩＤＳをもつことになり、リーク電流の
減少をも図ることができる。
ためのリン注入を！６０ＫｅＶｓドーズ量２．５ Ｘ
１０ ”ｔｓｒ−２とした場合のＩＤ５−ｖｃｓ特性を
第４図の曲線ｂ２に示す。図から判るように曲線ｂ２は
、ＩＶＧＳｌがしきい値電圧以下となるサブスレッシュ
ホールド領域で直線の勾配が大きくなる。このことはと
りも直さずスイッチング特性の改善が図れたことを意味
する。また曲線ａ２で示した従来装置に比べて、曲１ｂ
ｚは低い電流値ＩＤＳをもつことになり、リーク電流の
減少をも図ることができる。
上記実施例はＮ型半導体基板を用いて構成する場合を挙
げたが、Ｐ型半導体基板を用いた場合にも同様に適用す
ることができ、チャネルドープのためにＮ型不純物領域
が形成されたＰ型基板について、基板と同導電型の不純
物を、チャネルドープと基板との境界にイオン注入して
、Ｎ型チャネルドープ領域を浅くする。
げたが、Ｐ型半導体基板を用いた場合にも同様に適用す
ることができ、チャネルドープのためにＮ型不純物領域
が形成されたＰ型基板について、基板と同導電型の不純
物を、チャネルドープと基板との境界にイオン注入して
、Ｎ型チャネルドープ領域を浅くする。
またゲート電極はアルミ等の金属膜に限られるものでは
なく、シリコンゲート構造にも適用できることはいうま
でもない。
なく、シリコンゲート構造にも適用できることはいうま
でもない。
以上本発明によれば、チャネルドープのために基板と異
なる導電型の不純物をドープした半導体装置において、
チャネルドープ領域と基板との境界に基板と同じ導電型
の不純物を高濃度に注入して、実質的にチャネルドープ
領域を浅くすることにより、ＭＯ８形電界効果トランジ
スタのスイッチング特性を改善することができ、集積回
路の動作の信頼性を高めることができる。
なる導電型の不純物をドープした半導体装置において、
チャネルドープ領域と基板との境界に基板と同じ導電型
の不純物を高濃度に注入して、実質的にチャネルドープ
領域を浅くすることにより、ＭＯ８形電界効果トランジ
スタのスイッチング特性を改善することができ、集積回
路の動作の信頼性を高めることができる。
第１図は従来装置の断面図、第２図は本発明による一実
施例の断面図、第８図は不純物膳度と深さの関係を示す
図、第４図はＩＤ５−ｖｃｓの関係を示す図である。 １：基板 ２：ソース ３ニドレイン４ａ：チャネ
ルドープ領域 ５：ゲート醗化膜９：高濃度層 代理人 弁理士 福 士 愛 彦（他２名）運５ （ｒ
町 第３図 第ｑ図
施例の断面図、第８図は不純物膳度と深さの関係を示す
図、第４図はＩＤ５−ｖｃｓの関係を示す図である。 １：基板 ２：ソース ３ニドレイン４ａ：チャネ
ルドープ領域 ５：ゲート醗化膜９：高濃度層 代理人 弁理士 福 士 愛 彦（他２名）運５ （ｒ
町 第３図 第ｑ図
Claims (1)
- １、ＭＯ５形電界効果トランジスタのチャネル領域に、
基板不純物と異なる導電型の不純物をドープしてなる半
導体装置において、チャネルドープ領域と基板間に、基
板と同じ導電型の不純物を高濃度にドープしてなり、上
記チャネルドープ領域の深さを浅くしたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4135982A JPS58157169A (ja) | 1982-03-15 | 1982-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4135982A JPS58157169A (ja) | 1982-03-15 | 1982-03-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58157169A true JPS58157169A (ja) | 1983-09-19 |
Family
ID=12606286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4135982A Pending JPS58157169A (ja) | 1982-03-15 | 1982-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58157169A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237469A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Ltd | Ｍｉｓ型半導体装置及びその製造方法 |
| US5016075A (en) * | 1988-10-14 | 1991-05-14 | Nec Corporation | Semiconductor memory device |
| US5212104A (en) * | 1991-04-26 | 1993-05-18 | Siemens Aktiengesellschaft | Method for manufacturing an mos transistor |
| US8330155B2 (en) | 2008-11-14 | 2012-12-11 | Samsung Electronics Co., Ltd. | Semiconductor devices having channel layer patterns on a gate insulation layer |
-
1982
- 1982-03-15 JP JP4135982A patent/JPS58157169A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237469A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Ltd | Ｍｉｓ型半導体装置及びその製造方法 |
| US5016075A (en) * | 1988-10-14 | 1991-05-14 | Nec Corporation | Semiconductor memory device |
| US5212104A (en) * | 1991-04-26 | 1993-05-18 | Siemens Aktiengesellschaft | Method for manufacturing an mos transistor |
| US8330155B2 (en) | 2008-11-14 | 2012-12-11 | Samsung Electronics Co., Ltd. | Semiconductor devices having channel layer patterns on a gate insulation layer |
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