JPS592375A - 半導体装置 - Google Patents
半導体装置Info
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- JPS592375A JPS592375A JP11104582A JP11104582A JPS592375A JP S592375 A JPS592375 A JP S592375A JP 11104582 A JP11104582 A JP 11104582A JP 11104582 A JP11104582 A JP 11104582A JP S592375 A JPS592375 A JP S592375A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000001994 activation Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、MIS型半導体装置の構造に関する。
(b) 技術の背景
通常のMOS)ランジスタの製造方法に於て、ソース・
ドレイン領域は、ゲート電極にセルフ中アラインされて
基板面にイオン注入された不純物を、高温で例えば0.
3〔μm〕程度の深さに拡散させることにより形成して
いた。第1図はこの方法で形成したMOSトランジスタ
の要部断面図で、図中1はp型シリコン(Sl)基板、
2はフィールド酸化膜、3はゲート酸化膜、4はゲー
ト電極、5はn+型ソース領域、6はn+型ドレイン領
域を示している。
ドレイン領域は、ゲート電極にセルフ中アラインされて
基板面にイオン注入された不純物を、高温で例えば0.
3〔μm〕程度の深さに拡散させることにより形成して
いた。第1図はこの方法で形成したMOSトランジスタ
の要部断面図で、図中1はp型シリコン(Sl)基板、
2はフィールド酸化膜、3はゲート酸化膜、4はゲー
ト電極、5はn+型ソース領域、6はn+型ドレイン領
域を示している。
この図から明らかなように、従来の方法に於てはソース
、ドレイン領域5.6がゲート電極4の下部に、その深
さdにほぼ等しい幅Wだけ食い込んで形成される。この
ゲート電極とソース、ドレイン領域特にドレイン領域と
の重なりは、ホットキャリア効果による閾値電圧(vt
h)の上昇や、電界集中によるドレイン耐圧の低下を招
くので好ましくない。
、ドレイン領域5.6がゲート電極4の下部に、その深
さdにほぼ等しい幅Wだけ食い込んで形成される。この
ゲート電極とソース、ドレイン領域特にドレイン領域と
の重なりは、ホットキャリア効果による閾値電圧(vt
h)の上昇や、電界集中によるドレイン耐圧の低下を招
くので好ましくない。
そしてkにソース、ドレイン領域の深さは拡散温度によ
り制御されるので、その拡散深さにばらつきが生ずる。
り制御されるので、その拡散深さにばらつきが生ずる。
そのためソース、ドレイン領域5゜6のゲート電極4下
部への食い込み幅Wもばらつき、ゲート長LGが例えば
2〜1[:am〕程度に短かくなった場合には、ソース
領域5とドレイン領域6が接触したり、或いはソース領
域5とドレイン領域6が空乏層を介して短絡したりして
トランジスタ機能が損なわれるという問題が生ずる(パ
ンチスルー現象)。又ソース、ドレイン領域間が短絡し
ないまでも、チャネル長Lcは大きく変動するので、コ
ンダクタンス(β)の制御がむずかしいという問題があ
った。
部への食い込み幅Wもばらつき、ゲート長LGが例えば
2〜1[:am〕程度に短かくなった場合には、ソース
領域5とドレイン領域6が接触したり、或いはソース領
域5とドレイン領域6が空乏層を介して短絡したりして
トランジスタ機能が損なわれるという問題が生ずる(パ
ンチスルー現象)。又ソース、ドレイン領域間が短絡し
ないまでも、チャネル長Lcは大きく変動するので、コ
ンダクタンス(β)の制御がむずかしいという問題があ
った。
これらの問題を解決するために、従来提案されたのがオ
フセットゲート構造である。
フセットゲート構造である。
(c)従来技術と問題点
オフセットゲート構造のMOS)ランジスタに於ては、
第2図に示すようにゲート電極4の端面から例えばn十
型ソース領域5及びドレイン領域6が、所要寸法り。f
f例えば0.2〜l〔μm〕程度離して形成される(図
中、1はp型Si基板、2はフィールド酸化膜、3はゲ
ート酸化膜)。従ってこの構造に於ては、ゲート電極と
ドレイン領域酸るいはその空乏層が重なることがなく、
前述したような問題が除去されるので安定1.た特性を
有する短チャネルMO8)ランジスタが提供される。
第2図に示すようにゲート電極4の端面から例えばn十
型ソース領域5及びドレイン領域6が、所要寸法り。f
f例えば0.2〜l〔μm〕程度離して形成される(図
中、1はp型Si基板、2はフィールド酸化膜、3はゲ
ート酸化膜)。従ってこの構造に於ては、ゲート電極と
ドレイン領域酸るいはその空乏層が重なることがなく、
前述したような問題が除去されるので安定1.た特性を
有する短チャネルMO8)ランジスタが提供される。
しかし該オフセットゲート構造に於ては、図からも明ら
かなように、ソース領域5もゲート電極4の端部からL
offだけ陥れて形成されている。
かなように、ソース領域5もゲート電極4の端部からL
offだけ陥れて形成されている。
従ってこの部分(R)がソース抵抗(ピンチ抵抗)とし
て作用するためにトランジスタのコンダンクタンス(β
)や、スイチング速度を低下させるという問題や、ソー
ス抵抗により消費電力の増大を招くと同時に、その発熱
により素子温度が上昇し、その信頼性が低下するという
問題があった。
て作用するためにトランジスタのコンダンクタンス(β
)や、スイチング速度を低下させるという問題や、ソー
ス抵抗により消費電力の増大を招くと同時に、その発熱
により素子温度が上昇し、その信頼性が低下するという
問題があった。
(d) 発明の目的
本発明はオフセットゲート構造で、且つソース抵抗を減
少せしめるMISトランジスタ構造を提供し、上記問題
点を除去することを目的とする。
少せしめるMISトランジスタ構造を提供し、上記問題
点を除去することを目的とする。
(e) 発明の構成
即ち本発明は第1の導電型を有する半導体層板曲に、第
2の導電型を有するドレイン領域と、第1の第24電型
領穢及び該第1の第2導電型領域=3− のドレイン領域に向う側面に設けられた前記第1の第2
導電型領域より浅い第2の第2導電型領域からなるソー
ス領域とが離れて形成されておυ、該ソース領域とドレ
イン領域の間の第1導電型領域上に、一端部が前記ソー
ス領域に於ける浅い第2の第2導電型領域の端部上にあ
り、且つ他端部がドレイン領域と離れた第1導電型領域
上にあるゲートが配設されてなることを特徴とする。
2の導電型を有するドレイン領域と、第1の第24電型
領穢及び該第1の第2導電型領域=3− のドレイン領域に向う側面に設けられた前記第1の第2
導電型領域より浅い第2の第2導電型領域からなるソー
ス領域とが離れて形成されておυ、該ソース領域とドレ
イン領域の間の第1導電型領域上に、一端部が前記ソー
ス領域に於ける浅い第2の第2導電型領域の端部上にあ
り、且つ他端部がドレイン領域と離れた第1導電型領域
上にあるゲートが配設されてなることを特徴とする。
(f) 発明の実施例
以下本発明を一実施例について、第3図に示す要部断面
図及び第4図(イ)乃至(ハ)に示す工程断面図を用い
て詳細に説明する。
図及び第4図(イ)乃至(ハ)に示す工程断面図を用い
て詳細に説明する。
本発明の構造を有するnチャネルMO8)ランジスタは
、例えば第3図に示すように第1導電型例えばp型S1
基板1面をフィールド酸化膜2によって分離表出した素
子形成領域面に、第2の導電型を有するドレイン領域即
ち0.3〔μm〕程度の深さを有するn+型ドレイン領
域6と、第1の第2導電型領域即ち0.3〔μm〕程度
の深いn+型ソー=4− 域6に向う側面に設けられた前記ソース領域5より浅い
第2の第2導′醒型領域例えば0.1〜0.2(um3
程度の浅いn十型ソース領域7からなるソース領域とが
離れて形成されている。そして該浅いソース領域7とド
レイン領域60間のp型領域上に一端部が前記浅いソー
ス領域7の端部上にあり、且つ他端部がドレイン領域6
と0.2〜1〔μm〕程度離れたp型領域上にある例え
ば多結晶S1からなるゲート長(LG) = 1.5〜
2〔μm〕程度のゲート電極4がゲート酸化膜3を介し
て配設されてなっている。
、例えば第3図に示すように第1導電型例えばp型S1
基板1面をフィールド酸化膜2によって分離表出した素
子形成領域面に、第2の導電型を有するドレイン領域即
ち0.3〔μm〕程度の深さを有するn+型ドレイン領
域6と、第1の第2導電型領域即ち0.3〔μm〕程度
の深いn+型ソー=4− 域6に向う側面に設けられた前記ソース領域5より浅い
第2の第2導′醒型領域例えば0.1〜0.2(um3
程度の浅いn十型ソース領域7からなるソース領域とが
離れて形成されている。そして該浅いソース領域7とド
レイン領域60間のp型領域上に一端部が前記浅いソー
ス領域7の端部上にあり、且つ他端部がドレイン領域6
と0.2〜1〔μm〕程度離れたp型領域上にある例え
ば多結晶S1からなるゲート長(LG) = 1.5〜
2〔μm〕程度のゲート電極4がゲート酸化膜3を介し
て配設されてなっている。
上記実施例のように本発明の構造に於ては、n+型ドレ
イン領域6とゲートl’lt極4下部領域との間に、幅
0.2〜1〔μm′38度の上部にゲート電極の載設さ
れないオフセット領域1bが設けられる。
イン領域6とゲートl’lt極4下部領域との間に、幅
0.2〜1〔μm′38度の上部にゲート電極の載設さ
れないオフセット領域1bが設けられる。
従って上記のようにトランジスタが短チヤネル化した場
合でも、前記オフセットゲート構造と同様ニ、ソース/
ドレイン間のパンチスルー現象。
合でも、前記オフセットゲート構造と同様ニ、ソース/
ドレイン間のパンチスルー現象。
ドレイン耐圧の低下、 vthの上昇等は防止される
〇造に於ては従来のオフセットゲート構造の場合、例え
ば10〔Ω−Cm〕程度の高比抵抗を有すp型St基板
が介在していたソース領域とゲート下部領域の間に、例
えば比抵抗が0.1〔Ω〕以下の第2のn十型領域即ち
浅いn+ソース領域7が配設されるので、ソース抵抗は
減少する。従って前述1〜だ従来のオフセットゲート構
造の欠点は除去される。
〇造に於ては従来のオフセットゲート構造の場合、例え
ば10〔Ω−Cm〕程度の高比抵抗を有すp型St基板
が介在していたソース領域とゲート下部領域の間に、例
えば比抵抗が0.1〔Ω〕以下の第2のn十型領域即ち
浅いn+ソース領域7が配設されるので、ソース抵抗は
減少する。従って前述1〜だ従来のオフセットゲート構
造の欠点は除去される。
又該第2のn+型領領域前述したように浅く形成される
ので、該領域のゲート電極下部への食い込みも少なく抑
えられる。従ってチャネル長に大きなばらつきを生ずる
ことがない。
ので、該領域のゲート電極下部への食い込みも少なく抑
えられる。従ってチャネル長に大きなばらつきを生ずる
ことがない。
本発明の構造は上記のように柿々な利点を有するにもか
かわらず、その映造工程は従来に比べそれ程複雑にはな
らない。
かわらず、その映造工程は従来に比べそれ程複雑にはな
らない。
即ち上記実施例の構造を有するMOS)ランジスタを形
成するには、第4図(イ)に示すように従来同様の方法
を用い、フィールド酸化膜2で分離されたp型Si基板
1面に、ゲート酸化膜3′を介して、オフセット寸法及
び横方向拡散寸法に相当する分だけ所要ゲート長より広
い幅をMする仮設ゲート電極4′を形成した後、ひ素(
A8)等の選択イオン注入及び注入A8の熱拡散を行っ
て深さ0.3[w]程度のn十型ソース領域5及びn十
型ドレイン領域6を形成する。
成するには、第4図(イ)に示すように従来同様の方法
を用い、フィールド酸化膜2で分離されたp型Si基板
1面に、ゲート酸化膜3′を介して、オフセット寸法及
び横方向拡散寸法に相当する分だけ所要ゲート長より広
い幅をMする仮設ゲート電極4′を形成した後、ひ素(
A8)等の選択イオン注入及び注入A8の熱拡散を行っ
て深さ0.3[w]程度のn十型ソース領域5及びn十
型ドレイン領域6を形成する。
次いで前記仮設ゲート電極4′上に所定ゲート長(Lc
)を有する第1のレジスト−パターン8を形成し、点線
で示した領域を選択エツチングして、第4図(ロ)に示
すように所定ゲート長(Lo)を有するゲート電極4及
びゲート酸化膜3を形成する。
)を有する第1のレジスト−パターン8を形成し、点線
で示した領域を選択エツチングして、第4図(ロ)に示
すように所定ゲート長(Lo)を有するゲート電極4及
びゲート酸化膜3を形成する。
この際図のようにソース部及びドレイン部に所定の幅の
オフセット部10が形成される。
オフセット部10が形成される。
次いで第4図C→に示すようにドレイン部を覆う第2の
レジスト・パターン9を形成し、該レジスト・パターン
9をマスクにしてソース部に選択的にひ累イオン(A
a ”)を高濃度に浅く注入し、レジスト・パターン9
を除去した後所望の活性化処理を行って前記ソース側オ
フセット部に0.1〜0.2[、um〕程度の深さの第
2のn++域7を形成する。なお図に於ては、理解を容
易にするために、レジスト9パターン9はその′1ま図
示しである。
レジスト・パターン9を形成し、該レジスト・パターン
9をマスクにしてソース部に選択的にひ累イオン(A
a ”)を高濃度に浅く注入し、レジスト・パターン9
を除去した後所望の活性化処理を行って前記ソース側オ
フセット部に0.1〜0.2[、um〕程度の深さの第
2のn++域7を形成する。なお図に於ては、理解を容
易にするために、レジスト9パターン9はその′1ま図
示しである。
7−
(g) 発明の詳細
な説明したように、本発明を適用したMOSトランジス
タに於ては、ドレインがオフセット構造になっているの
で短チヤネル化した際にもソース/ドレイン間の・(ン
テスルー現象、ドレイン耐圧の低下、 vthの上昇等
は防止される。
タに於ては、ドレインがオフセット構造になっているの
で短チヤネル化した際にもソース/ドレイン間の・(ン
テスルー現象、ドレイン耐圧の低下、 vthの上昇等
は防止される。
又ソース側のオフセット部には浅い低抵抗層が形成され
ているのでソース抵抗(ピンチ抵抗)は減少し、β及び
スイチング速度を向上させることができ、消費電力も減
少する。
ているのでソース抵抗(ピンチ抵抗)は減少し、β及び
スイチング速度を向上させることができ、消費電力も減
少する。
従って本発明によれば短チャネルMIS半導体装置の性
能及び信頼性を向上させることができる。
能及び信頼性を向上させることができる。
第1図は従来のMOS)ランジスタの要部断面図、第2
図は従来のオフセットゲート構造MOSトランジスタの
要部断面図、 第3図は本発明のMOS)ランジスタに
於ける一実施例の要部断面図で第4図(イ)乃至(ハ)
は本発明の一実施例に於ける工程断面図である。 8− 計電極の下部領域、lbはオフセット領域、2はフィー
ルド酸化膜、3及び3′はゲート酸化膜、4はゲート電
極、4′は仮設ゲート電極、5はn++ソース領域、6
はn十型ドレイン領域、7は第2のn 十型領域、 8
は第1のレジスト・パターン。 9は第2のレジスト争ハターン、10はオフセット部、
LGはゲート長を示す。 第 1 図 第 2 閏 第 3 図 第 4 図 11 1 iA“ t t r””
図は従来のオフセットゲート構造MOSトランジスタの
要部断面図、 第3図は本発明のMOS)ランジスタに
於ける一実施例の要部断面図で第4図(イ)乃至(ハ)
は本発明の一実施例に於ける工程断面図である。 8− 計電極の下部領域、lbはオフセット領域、2はフィー
ルド酸化膜、3及び3′はゲート酸化膜、4はゲート電
極、4′は仮設ゲート電極、5はn++ソース領域、6
はn十型ドレイン領域、7は第2のn 十型領域、 8
は第1のレジスト・パターン。 9は第2のレジスト争ハターン、10はオフセット部、
LGはゲート長を示す。 第 1 図 第 2 閏 第 3 図 第 4 図 11 1 iA“ t t r””
Claims (1)
- 第1の導電型を有する半導体基板面に、第2の導電型を
有するドレイン領域と、第1の第2導電型領域及び該第
1の第2導電型領域のドレイン領域に向う側面に設けら
れた前記第1の第2導電型領域より浅い第2の第2導電
型領域からなるソース領域とが離れて形成されており、
該ソース領域とドレイン領域の間の第1導電型領域上に
、一端部が前記ソース領域に於ける浅い第2の第2導電
型領域の端部上にあり、且つ他端部がドレイン領域と離
れた第1導電型領域上にあるゲートが配設されてなるこ
とを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11104582A JPS592375A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11104582A JPS592375A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS592375A true JPS592375A (ja) | 1984-01-07 |
Family
ID=14551009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11104582A Pending JPS592375A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS592375A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19727857C1 (de) * | 1997-06-30 | 1999-04-29 | Fraunhofer Ges Forschung | Plasmarektor mit Prallströmung zur Oberflächenbehandlung |
-
1982
- 1982-06-28 JP JP11104582A patent/JPS592375A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19727857C1 (de) * | 1997-06-30 | 1999-04-29 | Fraunhofer Ges Forschung | Plasmarektor mit Prallströmung zur Oberflächenbehandlung |
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