JPS592375A - 半導体装置 - Google Patents
半導体装置Info
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- JPS592375A JPS592375A JP11104582A JP11104582A JPS592375A JP S592375 A JPS592375 A JP S592375A JP 11104582 A JP11104582 A JP 11104582A JP 11104582 A JP11104582 A JP 11104582A JP S592375 A JPS592375 A JP S592375A
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- 238000009792 diffusion process Methods 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、ＭＩＳ型半導体装置の構造に関する。
（ｂ） 技術の背景
通常のＭＯＳ）ランジスタの製造方法に於て、ソース・
ドレイン領域は、ゲート電極にセルフ中アラインされて
基板面にイオン注入された不純物を、高温で例えば０．
３〔μｍ〕程度の深さに拡散させることにより形成して
いた。第１図はこの方法で形成したＭＯＳトランジスタ
の要部断面図で、図中１はｐ型シリコン（Ｓｌ）基板、
２はフィールド酸化膜、３はゲート酸化膜、４はゲー
ト電極、５はｎ＋型ソース領域、６はｎ＋型ドレイン領
域を示している。
ドレイン領域は、ゲート電極にセルフ中アラインされて
基板面にイオン注入された不純物を、高温で例えば０．
３〔μｍ〕程度の深さに拡散させることにより形成して
いた。第１図はこの方法で形成したＭＯＳトランジスタ
の要部断面図で、図中１はｐ型シリコン（Ｓｌ）基板、
２はフィールド酸化膜、３はゲート酸化膜、４はゲー
ト電極、５はｎ＋型ソース領域、６はｎ＋型ドレイン領
域を示している。
この図から明らかなように、従来の方法に於てはソース
、ドレイン領域５．６がゲート電極４の下部に、その深
さｄにほぼ等しい幅Ｗだけ食い込んで形成される。この
ゲート電極とソース、ドレイン領域特にドレイン領域と
の重なりは、ホットキャリア効果による閾値電圧（ｖｔ
ｈ）の上昇や、電界集中によるドレイン耐圧の低下を招
くので好ましくない。
、ドレイン領域５．６がゲート電極４の下部に、その深
さｄにほぼ等しい幅Ｗだけ食い込んで形成される。この
ゲート電極とソース、ドレイン領域特にドレイン領域と
の重なりは、ホットキャリア効果による閾値電圧（ｖｔ
ｈ）の上昇や、電界集中によるドレイン耐圧の低下を招
くので好ましくない。
そしてｋにソース、ドレイン領域の深さは拡散温度によ
り制御されるので、その拡散深さにばらつきが生ずる。
り制御されるので、その拡散深さにばらつきが生ずる。
そのためソース、ドレイン領域５゜６のゲート電極４下
部への食い込み幅Ｗもばらつき、ゲート長ＬＧが例えば
２〜１［：ａｍ〕程度に短かくなった場合には、ソース
領域５とドレイン領域６が接触したり、或いはソース領
域５とドレイン領域６が空乏層を介して短絡したりして
トランジスタ機能が損なわれるという問題が生ずる（パ
ンチスルー現象）。又ソース、ドレイン領域間が短絡し
ないまでも、チャネル長Ｌｃは大きく変動するので、コ
ンダクタンス（β）の制御がむずかしいという問題があ
った。
部への食い込み幅Ｗもばらつき、ゲート長ＬＧが例えば
２〜１［：ａｍ〕程度に短かくなった場合には、ソース
領域５とドレイン領域６が接触したり、或いはソース領
域５とドレイン領域６が空乏層を介して短絡したりして
トランジスタ機能が損なわれるという問題が生ずる（パ
ンチスルー現象）。又ソース、ドレイン領域間が短絡し
ないまでも、チャネル長Ｌｃは大きく変動するので、コ
ンダクタンス（β）の制御がむずかしいという問題があ
った。
これらの問題を解決するために、従来提案されたのがオ
フセットゲート構造である。
フセットゲート構造である。
（ｃ）従来技術と問題点
オフセットゲート構造のＭＯＳ）ランジスタに於ては、
第２図に示すようにゲート電極４の端面から例えばｎ十
型ソース領域５及びドレイン領域６が、所要寸法り。ｆ
ｆ例えば０．２〜ｌ〔μｍ〕程度離して形成される（図
中、１はｐ型Ｓｉ基板、２はフィールド酸化膜、３はゲ
ート酸化膜）。従ってこの構造に於ては、ゲート電極と
ドレイン領域酸るいはその空乏層が重なることがなく、
前述したような問題が除去されるので安定１．た特性を
有する短チャネルＭＯ８）ランジスタが提供される。
第２図に示すようにゲート電極４の端面から例えばｎ十
型ソース領域５及びドレイン領域６が、所要寸法り。ｆ
ｆ例えば０．２〜ｌ〔μｍ〕程度離して形成される（図
中、１はｐ型Ｓｉ基板、２はフィールド酸化膜、３はゲ
ート酸化膜）。従ってこの構造に於ては、ゲート電極と
ドレイン領域酸るいはその空乏層が重なることがなく、
前述したような問題が除去されるので安定１．た特性を
有する短チャネルＭＯ８）ランジスタが提供される。
しかし該オフセットゲート構造に於ては、図からも明ら
かなように、ソース領域５もゲート電極４の端部からＬ
ｏｆｆだけ陥れて形成されている。
かなように、ソース領域５もゲート電極４の端部からＬ
ｏｆｆだけ陥れて形成されている。
従ってこの部分（Ｒ）がソース抵抗（ピンチ抵抗）とし
て作用するためにトランジスタのコンダンクタンス（β
）や、スイチング速度を低下させるという問題や、ソー
ス抵抗により消費電力の増大を招くと同時に、その発熱
により素子温度が上昇し、その信頼性が低下するという
問題があった。
て作用するためにトランジスタのコンダンクタンス（β
）や、スイチング速度を低下させるという問題や、ソー
ス抵抗により消費電力の増大を招くと同時に、その発熱
により素子温度が上昇し、その信頼性が低下するという
問題があった。
（ｄ） 発明の目的
本発明はオフセットゲート構造で、且つソース抵抗を減
少せしめるＭＩＳトランジスタ構造を提供し、上記問題
点を除去することを目的とする。
少せしめるＭＩＳトランジスタ構造を提供し、上記問題
点を除去することを目的とする。
（ｅ） 発明の構成
即ち本発明は第１の導電型を有する半導体層板曲に、第
２の導電型を有するドレイン領域と、第１の第２４電型
領穢及び該第１の第２導電型領域＝３− のドレイン領域に向う側面に設けられた前記第１の第２
導電型領域より浅い第２の第２導電型領域からなるソー
ス領域とが離れて形成されておυ、該ソース領域とドレ
イン領域の間の第１導電型領域上に、一端部が前記ソー
ス領域に於ける浅い第２の第２導電型領域の端部上にあ
り、且つ他端部がドレイン領域と離れた第１導電型領域
上にあるゲートが配設されてなることを特徴とする。
２の導電型を有するドレイン領域と、第１の第２４電型
領穢及び該第１の第２導電型領域＝３− のドレイン領域に向う側面に設けられた前記第１の第２
導電型領域より浅い第２の第２導電型領域からなるソー
ス領域とが離れて形成されておυ、該ソース領域とドレ
イン領域の間の第１導電型領域上に、一端部が前記ソー
ス領域に於ける浅い第２の第２導電型領域の端部上にあ
り、且つ他端部がドレイン領域と離れた第１導電型領域
上にあるゲートが配設されてなることを特徴とする。
（ｆ） 発明の実施例
以下本発明を一実施例について、第３図に示す要部断面
図及び第４図（イ）乃至（ハ）に示す工程断面図を用い
て詳細に説明する。
図及び第４図（イ）乃至（ハ）に示す工程断面図を用い
て詳細に説明する。
本発明の構造を有するｎチャネルＭＯ８）ランジスタは
、例えば第３図に示すように第１導電型例えばｐ型Ｓ１
基板１面をフィールド酸化膜２によって分離表出した素
子形成領域面に、第２の導電型を有するドレイン領域即
ち０．３〔μｍ〕程度の深さを有するｎ＋型ドレイン領
域６と、第１の第２導電型領域即ち０．３〔μｍ〕程度
の深いｎ＋型ソー＝４− 域６に向う側面に設けられた前記ソース領域５より浅い
第２の第２導′醒型領域例えば０．１〜０．２（ｕｍ３
程度の浅いｎ十型ソース領域７からなるソース領域とが
離れて形成されている。そして該浅いソース領域７とド
レイン領域６０間のｐ型領域上に一端部が前記浅いソー
ス領域７の端部上にあり、且つ他端部がドレイン領域６
と０．２〜１〔μｍ〕程度離れたｐ型領域上にある例え
ば多結晶Ｓ１からなるゲート長（ＬＧ） ＝ １．５〜
２〔μｍ〕程度のゲート電極４がゲート酸化膜３を介し
て配設されてなっている。
、例えば第３図に示すように第１導電型例えばｐ型Ｓ１
基板１面をフィールド酸化膜２によって分離表出した素
子形成領域面に、第２の導電型を有するドレイン領域即
ち０．３〔μｍ〕程度の深さを有するｎ＋型ドレイン領
域６と、第１の第２導電型領域即ち０．３〔μｍ〕程度
の深いｎ＋型ソー＝４− 域６に向う側面に設けられた前記ソース領域５より浅い
第２の第２導′醒型領域例えば０．１〜０．２（ｕｍ３
程度の浅いｎ十型ソース領域７からなるソース領域とが
離れて形成されている。そして該浅いソース領域７とド
レイン領域６０間のｐ型領域上に一端部が前記浅いソー
ス領域７の端部上にあり、且つ他端部がドレイン領域６
と０．２〜１〔μｍ〕程度離れたｐ型領域上にある例え
ば多結晶Ｓ１からなるゲート長（ＬＧ） ＝ １．５〜
２〔μｍ〕程度のゲート電極４がゲート酸化膜３を介し
て配設されてなっている。
上記実施例のように本発明の構造に於ては、ｎ＋型ドレ
イン領域６とゲートｌ’ｌｔ極４下部領域との間に、幅
０．２〜１〔μｍ′３８度の上部にゲート電極の載設さ
れないオフセット領域１ｂが設けられる。
イン領域６とゲートｌ’ｌｔ極４下部領域との間に、幅
０．２〜１〔μｍ′３８度の上部にゲート電極の載設さ
れないオフセット領域１ｂが設けられる。
従って上記のようにトランジスタが短チヤネル化した場
合でも、前記オフセットゲート構造と同様ニ、ソース／
ドレイン間のパンチスルー現象。
合でも、前記オフセットゲート構造と同様ニ、ソース／
ドレイン間のパンチスルー現象。
ドレイン耐圧の低下、 ｖｔｈの上昇等は防止される
〇造に於ては従来のオフセットゲート構造の場合、例え
ば１０〔Ω−Ｃｍ〕程度の高比抵抗を有すｐ型Ｓｔ基板
が介在していたソース領域とゲート下部領域の間に、例
えば比抵抗が０．１〔Ω〕以下の第２のｎ十型領域即ち
浅いｎ＋ソース領域７が配設されるので、ソース抵抗は
減少する。従って前述１〜だ従来のオフセットゲート構
造の欠点は除去される。
〇造に於ては従来のオフセットゲート構造の場合、例え
ば１０〔Ω−Ｃｍ〕程度の高比抵抗を有すｐ型Ｓｔ基板
が介在していたソース領域とゲート下部領域の間に、例
えば比抵抗が０．１〔Ω〕以下の第２のｎ十型領域即ち
浅いｎ＋ソース領域７が配設されるので、ソース抵抗は
減少する。従って前述１〜だ従来のオフセットゲート構
造の欠点は除去される。
又該第２のｎ＋型領領域前述したように浅く形成される
ので、該領域のゲート電極下部への食い込みも少なく抑
えられる。従ってチャネル長に大きなばらつきを生ずる
ことがない。
ので、該領域のゲート電極下部への食い込みも少なく抑
えられる。従ってチャネル長に大きなばらつきを生ずる
ことがない。
本発明の構造は上記のように柿々な利点を有するにもか
かわらず、その映造工程は従来に比べそれ程複雑にはな
らない。
かわらず、その映造工程は従来に比べそれ程複雑にはな
らない。
即ち上記実施例の構造を有するＭＯＳ）ランジスタを形
成するには、第４図（イ）に示すように従来同様の方法
を用い、フィールド酸化膜２で分離されたｐ型Ｓｉ基板
１面に、ゲート酸化膜３′を介して、オフセット寸法及
び横方向拡散寸法に相当する分だけ所要ゲート長より広
い幅をＭする仮設ゲート電極４′を形成した後、ひ素（
Ａ８）等の選択イオン注入及び注入Ａ８の熱拡散を行っ
て深さ０．３［ｗ］程度のｎ十型ソース領域５及びｎ十
型ドレイン領域６を形成する。
成するには、第４図（イ）に示すように従来同様の方法
を用い、フィールド酸化膜２で分離されたｐ型Ｓｉ基板
１面に、ゲート酸化膜３′を介して、オフセット寸法及
び横方向拡散寸法に相当する分だけ所要ゲート長より広
い幅をＭする仮設ゲート電極４′を形成した後、ひ素（
Ａ８）等の選択イオン注入及び注入Ａ８の熱拡散を行っ
て深さ０．３［ｗ］程度のｎ十型ソース領域５及びｎ十
型ドレイン領域６を形成する。
次いで前記仮設ゲート電極４′上に所定ゲート長（Ｌｃ
）を有する第１のレジスト−パターン８を形成し、点線
で示した領域を選択エツチングして、第４図（ロ）に示
すように所定ゲート長（Ｌｏ）を有するゲート電極４及
びゲート酸化膜３を形成する。
）を有する第１のレジスト−パターン８を形成し、点線
で示した領域を選択エツチングして、第４図（ロ）に示
すように所定ゲート長（Ｌｏ）を有するゲート電極４及
びゲート酸化膜３を形成する。
この際図のようにソース部及びドレイン部に所定の幅の
オフセット部１０が形成される。
オフセット部１０が形成される。
次いで第４図Ｃ→に示すようにドレイン部を覆う第２の
レジスト・パターン９を形成し、該レジスト・パターン
９をマスクにしてソース部に選択的にひ累イオン（Ａ
ａ ”）を高濃度に浅く注入し、レジスト・パターン９
を除去した後所望の活性化処理を行って前記ソース側オ
フセット部に０．１〜０．２［、ｕｍ〕程度の深さの第
２のｎ＋＋域７を形成する。なお図に於ては、理解を容
易にするために、レジスト９パターン９はその′１ま図
示しである。
レジスト・パターン９を形成し、該レジスト・パターン
９をマスクにしてソース部に選択的にひ累イオン（Ａ
ａ ”）を高濃度に浅く注入し、レジスト・パターン９
を除去した後所望の活性化処理を行って前記ソース側オ
フセット部に０．１〜０．２［、ｕｍ〕程度の深さの第
２のｎ＋＋域７を形成する。なお図に於ては、理解を容
易にするために、レジスト９パターン９はその′１ま図
示しである。
７−
（ｇ） 発明の詳細
な説明したように、本発明を適用したＭＯＳトランジス
タに於ては、ドレインがオフセット構造になっているの
で短チヤネル化した際にもソース／ドレイン間の・（ン
テスルー現象、ドレイン耐圧の低下、 ｖｔｈの上昇等
は防止される。
タに於ては、ドレインがオフセット構造になっているの
で短チヤネル化した際にもソース／ドレイン間の・（ン
テスルー現象、ドレイン耐圧の低下、 ｖｔｈの上昇等
は防止される。
又ソース側のオフセット部には浅い低抵抗層が形成され
ているのでソース抵抗（ピンチ抵抗）は減少し、β及び
スイチング速度を向上させることができ、消費電力も減
少する。
ているのでソース抵抗（ピンチ抵抗）は減少し、β及び
スイチング速度を向上させることができ、消費電力も減
少する。
従って本発明によれば短チャネルＭＩＳ半導体装置の性
能及び信頼性を向上させることができる。
能及び信頼性を向上させることができる。
第１図は従来のＭＯＳ）ランジスタの要部断面図、第２
図は従来のオフセットゲート構造ＭＯＳトランジスタの
要部断面図、 第３図は本発明のＭＯＳ）ランジスタに
於ける一実施例の要部断面図で第４図（イ）乃至（ハ）
は本発明の一実施例に於ける工程断面図である。 ８− 計電極の下部領域、ｌｂはオフセット領域、２はフィー
ルド酸化膜、３及び３′はゲート酸化膜、４はゲート電
極、４′は仮設ゲート電極、５はｎ＋＋ソース領域、６
はｎ十型ドレイン領域、７は第２のｎ 十型領域、 ８
は第１のレジスト・パターン。 ９は第２のレジスト争ハターン、１０はオフセット部、
ＬＧはゲート長を示す。 第 １ 図 第 ２ 閏 第 ３ 図 第 ４ 図 １１ １ ｉＡ“ ｔ ｔ ｒ””
図は従来のオフセットゲート構造ＭＯＳトランジスタの
要部断面図、 第３図は本発明のＭＯＳ）ランジスタに
於ける一実施例の要部断面図で第４図（イ）乃至（ハ）
は本発明の一実施例に於ける工程断面図である。 ８− 計電極の下部領域、ｌｂはオフセット領域、２はフィー
ルド酸化膜、３及び３′はゲート酸化膜、４はゲート電
極、４′は仮設ゲート電極、５はｎ＋＋ソース領域、６
はｎ十型ドレイン領域、７は第２のｎ 十型領域、 ８
は第１のレジスト・パターン。 ９は第２のレジスト争ハターン、１０はオフセット部、
ＬＧはゲート長を示す。 第 １ 図 第 ２ 閏 第 ３ 図 第 ４ 図 １１ １ ｉＡ“ ｔ ｔ ｒ””
Claims (1)
- 第１の導電型を有する半導体基板面に、第２の導電型を
有するドレイン領域と、第１の第２導電型領域及び該第
１の第２導電型領域のドレイン領域に向う側面に設けら
れた前記第１の第２導電型領域より浅い第２の第２導電
型領域からなるソース領域とが離れて形成されており、
該ソース領域とドレイン領域の間の第１導電型領域上に
、一端部が前記ソース領域に於ける浅い第２の第２導電
型領域の端部上にあり、且つ他端部がドレイン領域と離
れた第１導電型領域上にあるゲートが配設されてなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104582A JPS592375A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11104582A JPS592375A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592375A true JPS592375A (ja) | 1984-01-07 |
Family
ID=14551009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11104582A Pending JPS592375A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592375A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19727857C1 (de) * | 1997-06-30 | 1999-04-29 | Fraunhofer Ges Forschung | Plasmarektor mit Prallströmung zur Oberflächenbehandlung |
-
1982
- 1982-06-28 JP JP11104582A patent/JPS592375A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19727857C1 (de) * | 1997-06-30 | 1999-04-29 | Fraunhofer Ges Forschung | Plasmarektor mit Prallströmung zur Oberflächenbehandlung |
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