JPH09232565A - 半導体装置 - Google Patents
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- JPH09232565A JPH09232565A JP8041396A JP4139696A JPH09232565A JP H09232565 A JPH09232565 A JP H09232565A JP 8041396 A JP8041396 A JP 8041396A JP 4139696 A JP4139696 A JP 4139696A JP H09232565 A JPH09232565 A JP H09232565A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000009792 diffusion process Methods 0.000 claims abstract description 81
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims description 42
- 239000010408 film Substances 0.000 claims description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 239000010409 thin film Substances 0.000 claims description 12
- 230000015556 catabolic process Effects 0.000 abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052710 silicon Inorganic materials 0.000 abstract description 16
- 239000010703 silicon Substances 0.000 abstract description 16
- 239000010410 layer Substances 0.000 description 45
- 239000011229 interlayer Substances 0.000 description 16
- 238000000605 extraction Methods 0.000 description 14
- 230000005669 field effect Effects 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】
【課題】高耐圧絶縁ゲート電界効果トランジスタで構成
され高耐圧で高性能な半導体集積回路を可能にする半導
体装置を提供する。 【解決手段】一導電型の半導体基板上に形成される高耐
圧絶縁ゲート電界効果トランジスタにおいて、半導体基
板表面の一領域に形成される逆導電型で高濃度不純物を
含むソース領域に対向しゲート電極を挟んで形成される
逆導電型で低濃度不純物を含む第１の拡散領域を有し、
前記第１の拡散領域に逆導電型で高濃度不純物を含むド
レイン領域が形成され、前記ゲート電極と前記ドレイン
領域との間であり前記第１の拡散領域の表面部に一導電
型で低濃度不純物を含む第２の拡散領域が形成され、前
記第１の拡散領域の所定の領域から電位引き出し電極が
取り出される。
され高耐圧で高性能な半導体集積回路を可能にする半導
体装置を提供する。 【解決手段】一導電型の半導体基板上に形成される高耐
圧絶縁ゲート電界効果トランジスタにおいて、半導体基
板表面の一領域に形成される逆導電型で高濃度不純物を
含むソース領域に対向しゲート電極を挟んで形成される
逆導電型で低濃度不純物を含む第１の拡散領域を有し、
前記第１の拡散領域に逆導電型で高濃度不純物を含むド
レイン領域が形成され、前記ゲート電極と前記ドレイン
領域との間であり前記第１の拡散領域の表面部に一導電
型で低濃度不純物を含む第２の拡散領域が形成され、前
記第１の拡散領域の所定の領域から電位引き出し電極が
取り出される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に高電圧で使用する高耐圧の横型ＭＯＳトランジスタ
に関する。
特に高電圧で使用する高耐圧の横型ＭＯＳトランジスタ
に関する。
【０００２】
【従来の技術】半導体装置を搭載する機器によっては電
源電圧が非常に高くなる場合がある。このために、この
ような機器に使用される半導体装置では優れた高耐圧特
性が要求されるようになる。そして、このような半導体
装置に用いられる高耐圧のトランジスタとしては、一般
に横型ＭＯＳトランジスタが使用される。また、このよ
うな半導体装置では、高速動作あるいは消費電力低減も
重要な要求性能になってきている。
源電圧が非常に高くなる場合がある。このために、この
ような機器に使用される半導体装置では優れた高耐圧特
性が要求されるようになる。そして、このような半導体
装置に用いられる高耐圧のトランジスタとしては、一般
に横型ＭＯＳトランジスタが使用される。また、このよ
うな半導体装置では、高速動作あるいは消費電力低減も
重要な要求性能になってきている。
【０００３】従来の高耐圧で横型の絶縁ゲート電界効果
トラジスタ（以下、高耐圧横型ＭＯＳＦＥＴという）に
ついて、図７に基づいて説明する。図７は、米国特許で
あるＵＳＰ４８１１０７５に記載されているこのような
高耐圧横型ＭＯＳＦＥＴの断面図である。図７に示すよ
うに、例えば、導電型がｐ型の半導体基板１０１表面の
所定の領域に、ｎ- 延長ドレイン領域１０２が形成され
ている。そして、このｎ- 延長ドレイン領域１０２の表
面部にｐ型拡散層１０３が設けられている。
トラジスタ（以下、高耐圧横型ＭＯＳＦＥＴという）に
ついて、図７に基づいて説明する。図７は、米国特許で
あるＵＳＰ４８１１０７５に記載されているこのような
高耐圧横型ＭＯＳＦＥＴの断面図である。図７に示すよ
うに、例えば、導電型がｐ型の半導体基板１０１表面の
所定の領域に、ｎ- 延長ドレイン領域１０２が形成され
ている。そして、このｎ- 延長ドレイン領域１０２の表
面部にｐ型拡散層１０３が設けられている。
【０００４】また、図７に示すように、ｎ+ ドレイン領
域１０４がｎ- 延長ドレイン領域１０２に接続しｐ型拡
散層１０３と接合を形成するようにして設けられてい
る。さらに、半導体基板１０１表面の所定の領域に、ｎ
+ ソース領域１０５とｐ+ バックゲート領域１０６が互
いに接するように形成されている。そして、このｎ+ ソ
ース領域１０５、ｎ- 延長ドレイン領域１０２およびｐ
型拡散層１０３を跨がるように、ゲート絶縁膜１０７と
ゲート電極１０８が形成されている。
域１０４がｎ- 延長ドレイン領域１０２に接続しｐ型拡
散層１０３と接合を形成するようにして設けられてい
る。さらに、半導体基板１０１表面の所定の領域に、ｎ
+ ソース領域１０５とｐ+ バックゲート領域１０６が互
いに接するように形成されている。そして、このｎ+ ソ
ース領域１０５、ｎ- 延長ドレイン領域１０２およびｐ
型拡散層１０３を跨がるように、ゲート絶縁膜１０７と
ゲート電極１０８が形成されている。
【０００５】さらに、層間絶縁膜１０９が上記の半導体
基板の表面を被覆するように形成され、この層間絶縁膜
１０９の所定の領域にコンタクト孔が形成される。そし
て、このコンタクト孔を通してｎ+ ソース領域１０５と
ｐ+ バックゲート領域１０６に接続するソース電極１１
０が形成されている。同様に、ｎ+ ドレイン領域１０４
に接続するドレイン電極１１２が形成されている。
基板の表面を被覆するように形成され、この層間絶縁膜
１０９の所定の領域にコンタクト孔が形成される。そし
て、このコンタクト孔を通してｎ+ ソース領域１０５と
ｐ+ バックゲート領域１０６に接続するソース電極１１
０が形成されている。同様に、ｎ+ ドレイン領域１０４
に接続するドレイン電極１１２が形成されている。
【０００６】このような構造では、ゲートがオフ状態で
ドレインとソース間に高電圧が逆バイアスされると、ｎ
- 延長ドレイン領域が空乏化され、この逆バイアスのう
ちほとんどの電圧はこのｎ- 延長ドレイン領域にかかる
ようになる。このようにして、ドレイン領域とソース領
域間の高耐圧化がなされる。
ドレインとソース間に高電圧が逆バイアスされると、ｎ
- 延長ドレイン領域が空乏化され、この逆バイアスのう
ちほとんどの電圧はこのｎ- 延長ドレイン領域にかかる
ようになる。このようにして、ドレイン領域とソース領
域間の高耐圧化がなされる。
【０００７】
【発明が解決しようとする課題】しかし、このような従
来の高耐圧横型ＭＯＳＦＥＴが半導体集積回路を構成
し、半導体装置内で使用される場合に、例えば、この高
耐圧横型ＭＯＳＦＥＴが差動増幅回路を構成するような
場合には、ゲート電極とソース電極間に高電圧が印加さ
れるようになる。そこで、このような高電圧に耐えるよ
うに、ゲート絶縁膜が厚く形成されることが必要にな
る。例えば、高電圧が１００Ｖ程度である場合には、ゲ
ート絶縁膜の膜厚は３００ｎｍ〜５００ｎｍにもなる。
来の高耐圧横型ＭＯＳＦＥＴが半導体集積回路を構成
し、半導体装置内で使用される場合に、例えば、この高
耐圧横型ＭＯＳＦＥＴが差動増幅回路を構成するような
場合には、ゲート電極とソース電極間に高電圧が印加さ
れるようになる。そこで、このような高電圧に耐えるよ
うに、ゲート絶縁膜が厚く形成されることが必要にな
る。例えば、高電圧が１００Ｖ程度である場合には、ゲ
ート絶縁膜の膜厚は３００ｎｍ〜５００ｎｍにもなる。
【０００８】このために、従来の技術の場合には、高耐
圧横型ＭＯＳＦＥＴのしきい値電圧が増加したり、相互
コンダクタンスが大幅に減少するようになる。そして、
このような半導体集積回路の高周波数の領域での特性が
低下し、消費電力の増加が引き起されていた。
圧横型ＭＯＳＦＥＴのしきい値電圧が増加したり、相互
コンダクタンスが大幅に減少するようになる。そして、
このような半導体集積回路の高周波数の領域での特性が
低下し、消費電力の増加が引き起されていた。
【０００９】また、更に高い電源電圧での動作、例えば
５００Ｖ程度での高耐圧横型ＭＯＳＯＦＥＴで構成され
た半導体集積回路の動作は全く不可能である。
５００Ｖ程度での高耐圧横型ＭＯＳＯＦＥＴで構成され
た半導体集積回路の動作は全く不可能である。
【００１０】本発明の目的は、上記のような問題点を解
決し、高耐圧で高性能な半導体集積回路を可能にする半
導体装置を提供することにある。
決し、高耐圧で高性能な半導体集積回路を可能にする半
導体装置を提供することにある。
【００１１】
【課題を解決するための手段】このために本発明の半導
体装置では、一導電型の半導体基板上に形成される高耐
圧の絶縁ゲート電界効果トランジスタにおいて、前記半
導体基板上の一領域に形成される逆導電型で高濃度不純
物を含むソース領域と、前記半導体基板主面のゲート絶
縁膜上に形成されたゲート電極と、前記ゲート電極を挟
み前記ソース領域に対向して形成される逆導電型で低濃
度不純物を含有する第１の拡散領域とを有し、前記第１
の拡散領域の表面部に逆導電型で高濃度不純物を含むド
レイン領域が形成され、前記ゲート電極と前記ドレイン
領域との間であり前記第１の拡散領域の表面部に一導電
型で低濃度不純物を含み第１領域部分と第２領域部分か
らなる第２の拡散領域が形成され、前記第１領域部分と
第２領域部分との間に逆導電型で高濃度不純物を含む第
３の拡散領域が形成されている。
体装置では、一導電型の半導体基板上に形成される高耐
圧の絶縁ゲート電界効果トランジスタにおいて、前記半
導体基板上の一領域に形成される逆導電型で高濃度不純
物を含むソース領域と、前記半導体基板主面のゲート絶
縁膜上に形成されたゲート電極と、前記ゲート電極を挟
み前記ソース領域に対向して形成される逆導電型で低濃
度不純物を含有する第１の拡散領域とを有し、前記第１
の拡散領域の表面部に逆導電型で高濃度不純物を含むド
レイン領域が形成され、前記ゲート電極と前記ドレイン
領域との間であり前記第１の拡散領域の表面部に一導電
型で低濃度不純物を含み第１領域部分と第２領域部分か
らなる第２の拡散領域が形成され、前記第１領域部分と
第２領域部分との間に逆導電型で高濃度不純物を含む第
３の拡散領域が形成されている。
【００１２】あるいは、一導電型の半導体基板上に形成
される高耐圧の絶縁ゲート電界効果トランジスタにおい
て、前記半導体基板上の一領域に形成される逆導電型で
高濃度不純物を含むソース領域と、前記半導体基板主面
のゲート絶縁膜上に設けられたゲート電極と、前記ゲー
ト電極を挟み前記ソース領域に対向して形成される逆導
電型で低濃度不純物を含有する第１の拡散領域とを有
し、前記第１の拡散領域の表面部に逆導電型で高濃度不
純物を含むドレイン領域が形成され、前記ゲート電極と
前記ドレイン領域との間であり前記第１の拡散領域の表
面部に一導電型で低濃度不純物を含み第１領域部分と第
２領域部分からなる第２の拡散領域が形成され、前記第
１領域部分と第２領域部分との間の前記第１の拡散領域
の表面に接続する導電体薄膜が形成されている。また、
この導電体薄膜は前記ゲート電極に接続されてもよい。
される高耐圧の絶縁ゲート電界効果トランジスタにおい
て、前記半導体基板上の一領域に形成される逆導電型で
高濃度不純物を含むソース領域と、前記半導体基板主面
のゲート絶縁膜上に設けられたゲート電極と、前記ゲー
ト電極を挟み前記ソース領域に対向して形成される逆導
電型で低濃度不純物を含有する第１の拡散領域とを有
し、前記第１の拡散領域の表面部に逆導電型で高濃度不
純物を含むドレイン領域が形成され、前記ゲート電極と
前記ドレイン領域との間であり前記第１の拡散領域の表
面部に一導電型で低濃度不純物を含み第１領域部分と第
２領域部分からなる第２の拡散領域が形成され、前記第
１領域部分と第２領域部分との間の前記第１の拡散領域
の表面に接続する導電体薄膜が形成されている。また、
この導電体薄膜は前記ゲート電極に接続されてもよい。
【００１３】ここで、前記第２の拡散領域と前記ドレイ
ン領域とが一定の離間距離を有するように形成される。
ン領域とが一定の離間距離を有するように形成される。
【００１４】また、前記導電体薄膜は逆導電型の不純物
を含有するポリシリコン膜であり、前記ポリシリコン膜
中の不純物濃度が前記第１の拡散領域中の不純物濃度と
同一である。
を含有するポリシリコン膜であり、前記ポリシリコン膜
中の不純物濃度が前記第１の拡散領域中の不純物濃度と
同一である。
【００１５】また、前記第２の拡散領域の不純物濃度が
前記第１の拡散領域の不純物濃度より高くなるように設
定されている。
前記第１の拡散領域の不純物濃度より高くなるように設
定されている。
【００１６】そして、前記高耐圧の絶縁ゲート電界効果
トランジスタの動作において、前記ソース領域、半導体
基板および第２の拡散領域が接地電位に固定され前記ド
レイン領域に電源電圧が印加されている。
トランジスタの動作において、前記ソース領域、半導体
基板および第２の拡散領域が接地電位に固定され前記ド
レイン領域に電源電圧が印加されている。
【００１７】そして、前記高耐圧の絶縁ゲート電界効果
トランジスタの動作において、前記第１の拡散領域が全
て空乏化されている。
トランジスタの動作において、前記第１の拡散領域が全
て空乏化されている。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態を図を
参照して説明する。図１は、本発明の第１の実施の形態
を説明するための平面図である。また、図２は、図１に
記したＡ−Ｂで切断したところの断面図である。そし
て、図３は、同様に図１のＣ−Ｄで切断したところの断
面図である。なお、図中の符号の説明でｎ、ｐはその導
電型を示すものである。
参照して説明する。図１は、本発明の第１の実施の形態
を説明するための平面図である。また、図２は、図１に
記したＡ−Ｂで切断したところの断面図である。そし
て、図３は、同様に図１のＣ−Ｄで切断したところの断
面図である。なお、図中の符号の説明でｎ、ｐはその導
電型を示すものである。
【００１９】図１および図２に示すように、導電型がｐ
型のシリコン基板１の所定の領域に第１の拡散領域とな
るｎ- 延長ドレイン領域２が形成されている。そして、
このｎ- 延長ドレイン領域２の表面部に第２の拡散領域
となるｐ型拡散層３あるいは３ａ，３ｂが設けられてい
る。ここで、図１に示すようにｐ型拡散層３ａおよび３
ｂはｐ型拡散層３の一部である。
型のシリコン基板１の所定の領域に第１の拡散領域とな
るｎ- 延長ドレイン領域２が形成されている。そして、
このｎ- 延長ドレイン領域２の表面部に第２の拡散領域
となるｐ型拡散層３あるいは３ａ，３ｂが設けられてい
る。ここで、図１に示すようにｐ型拡散層３ａおよび３
ｂはｐ型拡散層３の一部である。
【００２０】そして、図２に示すように、ｎ+ ドレイン
領域４がｎ- 延長ドレイン領域２の表面部で接続しｐ型
拡散層３とは離間するようにして設けられている。ま
た、ｐ型拡散層３ａとｐ型拡散層３ｂとの間に第３の拡
散領域となる電位引き出し領域５が、ｎ- 延長ドレイン
領域２に接続しｐ型拡散層３ａおよび３ｂとは離間する
ように形成されている。さらに、シリコン基板１表面の
所定の領域に、ｎ+ ソース領域６とｐ+ バックゲート領
域７とが互いに接するように形成されている。そして、
このｎ+ ソース領域６、ｎ- 延長ドレイン領域２および
ｐ型拡散層３ａに跨がるように、ゲート絶縁膜８とゲー
ト電極９が形成されている。
領域４がｎ- 延長ドレイン領域２の表面部で接続しｐ型
拡散層３とは離間するようにして設けられている。ま
た、ｐ型拡散層３ａとｐ型拡散層３ｂとの間に第３の拡
散領域となる電位引き出し領域５が、ｎ- 延長ドレイン
領域２に接続しｐ型拡散層３ａおよび３ｂとは離間する
ように形成されている。さらに、シリコン基板１表面の
所定の領域に、ｎ+ ソース領域６とｐ+ バックゲート領
域７とが互いに接するように形成されている。そして、
このｎ+ ソース領域６、ｎ- 延長ドレイン領域２および
ｐ型拡散層３ａに跨がるように、ゲート絶縁膜８とゲー
ト電極９が形成されている。
【００２１】そして、層間絶縁膜１０が上記のシリコン
基板１の表面に被着され、この層間絶縁膜１０の所定の
領域に複数のコンタクト孔が形成される。そして、この
コンタクト孔を通してｎ+ ソース領域６とｐ+ バックゲ
ート領域７に接続するソース電極１１が形成されてい
る。同様に、ｎ+ ドレイン領域４に接続するドレイン電
極１２が形成されている。そして、電位引き出し領域５
に接続する電位引き出し電極１３が形成されている。
基板１の表面に被着され、この層間絶縁膜１０の所定の
領域に複数のコンタクト孔が形成される。そして、この
コンタクト孔を通してｎ+ ソース領域６とｐ+ バックゲ
ート領域７に接続するソース電極１１が形成されてい
る。同様に、ｎ+ ドレイン領域４に接続するドレイン電
極１２が形成されている。そして、電位引き出し領域５
に接続する電位引き出し電極１３が形成されている。
【００２２】さらに、図１と図３で本発明の高耐圧横型
ＭＯＳＦＥＴの構造を説明する。
ＭＯＳＦＥＴの構造を説明する。
【００２３】図３に示すように、シリコン基板１の所定
の領域にｎ- 延長ドレイン領域２が形成されている。そ
して、このｎ- 延長ドレイン領域２の表面部およびこの
ｎ-延長ドレイン領域２のないシリコン基板１の表面部
にｐ型拡散層３が設けられている。また、ｐ+ バックゲ
ート領域７が上記のｐ型拡散層３に接続して形成されて
いる。
の領域にｎ- 延長ドレイン領域２が形成されている。そ
して、このｎ- 延長ドレイン領域２の表面部およびこの
ｎ-延長ドレイン領域２のないシリコン基板１の表面部
にｐ型拡散層３が設けられている。また、ｐ+ バックゲ
ート領域７が上記のｐ型拡散層３に接続して形成されて
いる。
【００２４】そして、ｎ+ ドレイン領域４がｎ- 延長ド
レイン領域２の表面部で接続しｐ型拡散層３とは離間す
るようにして設けられている。さらに、層間絶縁膜１０
が上記のシリコン基板１の表面を被覆するように形成さ
れ、この層間絶縁膜１０の所定の領域に複数のコンタク
ト孔が形成される。そして、このコンタクト孔を通して
ｐ型拡散層３にソース電極１１が接続されている。同様
に、ｎ+ ドレイン領域４にドレイン電極１２が接続され
ている。
レイン領域２の表面部で接続しｐ型拡散層３とは離間す
るようにして設けられている。さらに、層間絶縁膜１０
が上記のシリコン基板１の表面を被覆するように形成さ
れ、この層間絶縁膜１０の所定の領域に複数のコンタク
ト孔が形成される。そして、このコンタクト孔を通して
ｐ型拡散層３にソース電極１１が接続されている。同様
に、ｎ+ ドレイン領域４にドレイン電極１２が接続され
ている。
【００２５】このように、本発明の高耐圧横型ＭＯＳＦ
ＥＴでは、ｐ型拡散層３はｎ+ ソース領域と同電位にな
り、通常は接地電位（ＧＮＤ電位）に固定される。
ＥＴでは、ｐ型拡散層３はｎ+ ソース領域と同電位にな
り、通常は接地電位（ＧＮＤ電位）に固定される。
【００２６】次に、この高耐圧横型ＭＯＳＦＥＴの製造
方法の概略を説明する。抵抗率が４０Ωｃｍのｐ型のシ
リコン基板１の表面部にｎ- 延長ドレイン領域２が形成
される。ここで、このｎ- 延長ドレイン領域２の不純物
濃度は１×１０16原子／ｃｍ3 程度に設定される。ま
た、このｎ- 延長ドレイン領域２の深さは７．５μｍ程
度である。そして、ｐ型拡散層３，３ａおよび３ｂがｎ
- 延長ドレイン領域２およびシリコン基板１の表面部に
形成される。ここで、これらのｐ型拡散層の不純物濃度
は１×１０17原子／ｃｍ3 程度に設定される。また、こ
のｐ型拡散層３，３ａおよび３ｂの深さは０．５μｍ程
度である。
方法の概略を説明する。抵抗率が４０Ωｃｍのｐ型のシ
リコン基板１の表面部にｎ- 延長ドレイン領域２が形成
される。ここで、このｎ- 延長ドレイン領域２の不純物
濃度は１×１０16原子／ｃｍ3 程度に設定される。ま
た、このｎ- 延長ドレイン領域２の深さは７．５μｍ程
度である。そして、ｐ型拡散層３，３ａおよび３ｂがｎ
- 延長ドレイン領域２およびシリコン基板１の表面部に
形成される。ここで、これらのｐ型拡散層の不純物濃度
は１×１０17原子／ｃｍ3 程度に設定される。また、こ
のｐ型拡散層３，３ａおよび３ｂの深さは０．５μｍ程
度である。
【００２７】次に、ゲート絶縁膜８が膜厚５０ｎｍのシ
リコン酸化膜で形成され、ゲート電極９がリン不純物を
含有するポリシリコンで形成される。ここで、ゲート電
極９は高融点金属のポリサイド例えばタングステンポリ
サイドで形成されてもよい。そして、ｎ+ ドレイン領域
４、電位引き出し領域５、ｎ+ ソース領域６がヒ素不純
物のイオン注入と熱拡散で形成される。また、ｐ+ バッ
クゲート領域７がボロン不純物のイオン注入と熱拡散で
形成される。
リコン酸化膜で形成され、ゲート電極９がリン不純物を
含有するポリシリコンで形成される。ここで、ゲート電
極９は高融点金属のポリサイド例えばタングステンポリ
サイドで形成されてもよい。そして、ｎ+ ドレイン領域
４、電位引き出し領域５、ｎ+ ソース領域６がヒ素不純
物のイオン注入と熱拡散で形成される。また、ｐ+ バッ
クゲート領域７がボロン不純物のイオン注入と熱拡散で
形成される。
【００２８】そして、層間絶縁膜１０が化学気相成長
（ＣＶＤ）法によるシリコン酸化膜で形成され、コンタ
クト孔を通して接続されるそれぞれの電極が形成される
ことになる。そして、先述したようにｐ型拡散層３，３
ａおよび３ｂはソース電極と同電位になるように接続さ
れる。
（ＣＶＤ）法によるシリコン酸化膜で形成され、コンタ
クト孔を通して接続されるそれぞれの電極が形成される
ことになる。そして、先述したようにｐ型拡散層３，３
ａおよび３ｂはソース電極と同電位になるように接続さ
れる。
【００２９】次に、本発明の第１の実施の形態の効果に
ついて図２と図４に基づいて説明する。図４は、図２で
示した高耐圧横型ＭＯＳＦＥＴのｎ+ ソース領域６端か
らの離間位置での電圧を示している。
ついて図２と図４に基づいて説明する。図４は、図２で
示した高耐圧横型ＭＯＳＦＥＴのｎ+ ソース領域６端か
らの離間位置での電圧を示している。
【００３０】ここでは、ｎ+ ドレイン領域４に１００Ｖ
の電圧が印加されている。図２に示すような構造で、こ
のように高い電圧がｎ+ ドレイン領域４に印加される
と、シリコン基板１とｐ型拡散層３ａおよび３ｂとはＧ
ＮＤ電位であるため、ｎ- 延長ドレイン領域２はシリコ
ン基板１とｐ型拡散層３ａおよび３ｂの両側から空乏化
されるようになる。そして、ｎ- 延長ドレイン領域２で
は全領域に空乏層が形成されるようになる。また、ｐ型
拡散層３ａおよび３ｂも完全に空乏化され、シリコン基
板１にも空乏層が形成される。
の電圧が印加されている。図２に示すような構造で、こ
のように高い電圧がｎ+ ドレイン領域４に印加される
と、シリコン基板１とｐ型拡散層３ａおよび３ｂとはＧ
ＮＤ電位であるため、ｎ- 延長ドレイン領域２はシリコ
ン基板１とｐ型拡散層３ａおよび３ｂの両側から空乏化
されるようになる。そして、ｎ- 延長ドレイン領域２で
は全領域に空乏層が形成されるようになる。また、ｐ型
拡散層３ａおよび３ｂも完全に空乏化され、シリコン基
板１にも空乏層が形成される。
【００３１】このようにして、図４に示すように電圧
は、ｎ+ ソース領域端から高耐圧横型ＭＯＳＦＥＴのチ
ャネル領域を通って緩やかにそしてほぼ線型に上昇す
る。さらに、この高耐圧横型ＭＯＳＦＥＴのピンチオフ
点からｎ+ ドレイン領域４に横方向に向って、ほぼ一様
な電圧勾配をもって上昇するようになる。このため、図
４に示すように、電位引き出し領域５の電位はｎ+ ドレ
イン領域４からの距離にほぼ反比例するように小さくな
る。例えば、上記のピンチオフ点からｎ+ ドレイン領域
４端部の間（ｎ- 延長ドレイン領域２端からｎ+ ドレイ
ン領域４端にほぼ一致する）の中間点に電位引き出し領
域５がある場合には、ここの電圧は５０Ｖになる。この
ように、本発明によれば、電位引き出し領域５すなわち
電位引き出し電極１３の位置を変化させることで、ドレ
イン電圧より小さな電圧が任意に取り出されるようにな
る。
は、ｎ+ ソース領域端から高耐圧横型ＭＯＳＦＥＴのチ
ャネル領域を通って緩やかにそしてほぼ線型に上昇す
る。さらに、この高耐圧横型ＭＯＳＦＥＴのピンチオフ
点からｎ+ ドレイン領域４に横方向に向って、ほぼ一様
な電圧勾配をもって上昇するようになる。このため、図
４に示すように、電位引き出し領域５の電位はｎ+ ドレ
イン領域４からの距離にほぼ反比例するように小さくな
る。例えば、上記のピンチオフ点からｎ+ ドレイン領域
４端部の間（ｎ- 延長ドレイン領域２端からｎ+ ドレイ
ン領域４端にほぼ一致する）の中間点に電位引き出し領
域５がある場合には、ここの電圧は５０Ｖになる。この
ように、本発明によれば、電位引き出し領域５すなわち
電位引き出し電極１３の位置を変化させることで、ドレ
イン電圧より小さな電圧が任意に取り出されるようにな
る。
【００３２】また、本発明の実施の形態では、ｐ型拡散
層３ｂとｎ+ ドレイン領域４との間に離間距離が設けら
れている。このため、先述したようにこれらが接して形
成された従来の技術の場合より、この間の逆バイアスで
の耐圧が向上する。すなわち、高耐圧横型ＭＯＳＦＥＴ
の耐圧はさらに向上するようになる。
層３ｂとｎ+ ドレイン領域４との間に離間距離が設けら
れている。このため、先述したようにこれらが接して形
成された従来の技術の場合より、この間の逆バイアスで
の耐圧が向上する。すなわち、高耐圧横型ＭＯＳＦＥＴ
の耐圧はさらに向上するようになる。
【００３３】次に、本発明の第２の実施の形態を図５を
参照して説明する。図５は、本発明の第２の実施の形態
を説明するための断面図である。ここで、図５は、図２
と同様な箇所での断面図である。
参照して説明する。図５は、本発明の第２の実施の形態
を説明するための断面図である。ここで、図５は、図２
と同様な箇所での断面図である。
【００３４】図５に示すように、導電型がｐ型で抵抗率
が１０Ωｃｍのシリコン基板２１の所定の領域にｎ- 延
長ドレイン領域２２が形成されている。ここで、ｎ- 延
長ドレイン領域２２の不純物濃度は５×１０16原子／ｃ
ｍ3 程度である。また、このｎ- 延長ドレイン領域２２
の深さは２μｍ程度である。そして、この表面部にｐ型
拡散層２３ａおよび２３ｂが設けられている。ここで、
このｐ型拡散層２３ａあるいは２３ｂの不純物濃度は１
×１０17／ｃｍ3 程度であり、その深さは０．２μｍ程
度である。なお、このｐ型拡散層２３ａおよび２３ｂ
は、共に、図１で説明したように一つのｐ型拡散層パタ
ーンの一部である。
が１０Ωｃｍのシリコン基板２１の所定の領域にｎ- 延
長ドレイン領域２２が形成されている。ここで、ｎ- 延
長ドレイン領域２２の不純物濃度は５×１０16原子／ｃ
ｍ3 程度である。また、このｎ- 延長ドレイン領域２２
の深さは２μｍ程度である。そして、この表面部にｐ型
拡散層２３ａおよび２３ｂが設けられている。ここで、
このｐ型拡散層２３ａあるいは２３ｂの不純物濃度は１
×１０17／ｃｍ3 程度であり、その深さは０．２μｍ程
度である。なお、このｐ型拡散層２３ａおよび２３ｂ
は、共に、図１で説明したように一つのｐ型拡散層パタ
ーンの一部である。
【００３５】そして、図５に示すように、ｎ+ ドレイン
領域２４がｎ- 延長ドレイン領域２２に接続しｐ型拡散
層２３ｂとは離間するようにして設けられている。さら
に、シリコン基板２１表面の所定の領域に、ｎ+ ソース
領域２５とｐ+ バックゲート領域２６とが互いに接する
ように形成されている。そして、このｎ+ ソース領域２
５、ｎ- 延長ドレイン領域２２およびｐ型拡散層２３ａ
に跨がるように、ゲート絶縁膜２７とゲート電極２９が
形成されている。ここで、ゲート絶縁膜２７は熱酸化で
形成される膜厚１００ｎｍ程度のシリコン酸化膜であ
る。また、ゲート電極２８はリン不純物を含有するポリ
シリコンである。
領域２４がｎ- 延長ドレイン領域２２に接続しｐ型拡散
層２３ｂとは離間するようにして設けられている。さら
に、シリコン基板２１表面の所定の領域に、ｎ+ ソース
領域２５とｐ+ バックゲート領域２６とが互いに接する
ように形成されている。そして、このｎ+ ソース領域２
５、ｎ- 延長ドレイン領域２２およびｐ型拡散層２３ａ
に跨がるように、ゲート絶縁膜２７とゲート電極２９が
形成されている。ここで、ゲート絶縁膜２７は熱酸化で
形成される膜厚１００ｎｍ程度のシリコン酸化膜であ
る。また、ゲート電極２８はリン不純物を含有するポリ
シリコンである。
【００３６】そして、第１層間絶縁膜２９が上記のシリ
コン基板２１あるいはゲート電極２８を被覆するように
して形成されている。この第１層間絶縁膜２９の所定の
領域にコンタクト孔が形成されている。そして、このコ
ンタクト孔を通してｎ- 延長ドレイン領域２２表面の接
続領域３０とゲート電極２８とに電気接続する接続薄膜
層３１が形成されている。ここで、この接続薄膜層３１
は窒化チタンとポリシリコンの積層した導電体薄膜で形
成される。この場合にポリシリコン中に含まれる不純物
はヒ素等のｎ型不純物であり、その濃度はｎ- 延長ドレ
イン領域２２中の不純物濃度と同程度である。すなわ
ち、その濃度は５×１０16原子／ｃｍ3 程度になるよう
に設定されている。
コン基板２１あるいはゲート電極２８を被覆するように
して形成されている。この第１層間絶縁膜２９の所定の
領域にコンタクト孔が形成されている。そして、このコ
ンタクト孔を通してｎ- 延長ドレイン領域２２表面の接
続領域３０とゲート電極２８とに電気接続する接続薄膜
層３１が形成されている。ここで、この接続薄膜層３１
は窒化チタンとポリシリコンの積層した導電体薄膜で形
成される。この場合にポリシリコン中に含まれる不純物
はヒ素等のｎ型不純物であり、その濃度はｎ- 延長ドレ
イン領域２２中の不純物濃度と同程度である。すなわ
ち、その濃度は５×１０16原子／ｃｍ3 程度になるよう
に設定されている。
【００３７】ここで、この接続薄膜層３１は次のように
して形成される。すなわち、第１層間絶縁膜２９に公知
の微細加工の技術でコンタクト孔が形成され、ＣＶＤ法
で膜厚２００ｎｍ程度のポリシリコン層が堆積される。
この堆積されたポリシリコン層にヒ素不純物がイオン注
入で導入される。ここで、イオン注入のドーズ量は１×
１０12イオン／ｃｍ2 程度である。また、注入エネルギ
ーは５０ｋｅＶに設定される。そして、スパッタ法で膜
厚５０ｎｍ程度の窒化チタン層が堆積され、熱処理が施
されて窒化チタン層とポリシリコン層の積層薄膜が形成
される。
して形成される。すなわち、第１層間絶縁膜２９に公知
の微細加工の技術でコンタクト孔が形成され、ＣＶＤ法
で膜厚２００ｎｍ程度のポリシリコン層が堆積される。
この堆積されたポリシリコン層にヒ素不純物がイオン注
入で導入される。ここで、イオン注入のドーズ量は１×
１０12イオン／ｃｍ2 程度である。また、注入エネルギ
ーは５０ｋｅＶに設定される。そして、スパッタ法で膜
厚５０ｎｍ程度の窒化チタン層が堆積され、熱処理が施
されて窒化チタン層とポリシリコン層の積層薄膜が形成
される。
【００３８】ここで、窒化チタンとポリシリコンの積層
した導電体薄膜の代りに、上記の不純物を含有するポリ
シリコン層が使用されてもよい。
した導電体薄膜の代りに、上記の不純物を含有するポリ
シリコン層が使用されてもよい。
【００３９】さらに、第２層間絶縁膜３２が形成され、
この第１層間絶縁膜２９および第２層間絶縁膜３２に形
成されたコンタクト孔を通して、ｎ+ ソース領域２５と
ｐ+バックゲート領域２６に接続するソース電極３３が
形成されている。同様に、ｎ+ ドレイン領域２４に接続
するドレイン電極３４が形成されている。
この第１層間絶縁膜２９および第２層間絶縁膜３２に形
成されたコンタクト孔を通して、ｎ+ ソース領域２５と
ｐ+バックゲート領域２６に接続するソース電極３３が
形成されている。同様に、ｎ+ ドレイン領域２４に接続
するドレイン電極３４が形成されている。
【００４０】この第２の実施の形態では、第１の実施の
形態でのような高濃度不純物を含む電位引き出し領域５
は形成されない。このため、電位引き出し領域５とｐ型
拡散層２３ａおよび２３ｂ間の間隔を狭くすることが可
能になる。そして、この間隔を狭くできることは、ｐ型
拡散層による電界緩和の効果を大きくし高耐圧横型ＭＯ
ＳＦＥＴの耐圧を更に高くするようになる。
形態でのような高濃度不純物を含む電位引き出し領域５
は形成されない。このため、電位引き出し領域５とｐ型
拡散層２３ａおよび２３ｂ間の間隔を狭くすることが可
能になる。そして、この間隔を狭くできることは、ｐ型
拡散層による電界緩和の効果を大きくし高耐圧横型ＭＯ
ＳＦＥＴの耐圧を更に高くするようになる。
【００４１】次に、本発明の第２の実施の形態での効果
を図６に基づいて説明する。図６は、本発明の構造の高
耐圧横型ＭＯＳＦＥＴを差動増幅回路に適用した例を示
したものである。
を図６に基づいて説明する。図６は、本発明の構造の高
耐圧横型ＭＯＳＦＥＴを差動増幅回路に適用した例を示
したものである。
【００４２】図６に示すように、第１入力端子４１は従
来の技術で説明したような高耐圧ＭＯＳトランジスタ４
２のゲートに接続されている。また、第２入力端子４３
も高耐圧ＭＯＳトラジスタ４４のゲートに接続されてい
る。そして、これらのドレイン側はノード４５で定電流
源Ｖｃｃに接続されている。この高耐圧ＭＯＳトランジ
スタ４２のソース側は、本発明の第２の実施の形態で説
明した構造を有する高耐圧横型ＭＯＳトランジスタ４６
であり、図５に示したドレイン電極３４に接続されてい
る。ここで、ノード４７は図５に示した接続領域３０に
相当している。これに対し、高耐圧ＭＯＳトランジスタ
４４のソース側は、本発明の第１の実施の形態で説明し
た構造を有する高耐圧横型ＭＯＳトランジスタ４８のド
レイン電極１２に接続されている。そして、これら高耐
圧横型ＭＯＳトランジスタ４６および４８のソース側は
ノード４９を通してＧＮＤ電位に固定されている。
来の技術で説明したような高耐圧ＭＯＳトランジスタ４
２のゲートに接続されている。また、第２入力端子４３
も高耐圧ＭＯＳトラジスタ４４のゲートに接続されてい
る。そして、これらのドレイン側はノード４５で定電流
源Ｖｃｃに接続されている。この高耐圧ＭＯＳトランジ
スタ４２のソース側は、本発明の第２の実施の形態で説
明した構造を有する高耐圧横型ＭＯＳトランジスタ４６
であり、図５に示したドレイン電極３４に接続されてい
る。ここで、ノード４７は図５に示した接続領域３０に
相当している。これに対し、高耐圧ＭＯＳトランジスタ
４４のソース側は、本発明の第１の実施の形態で説明し
た構造を有する高耐圧横型ＭＯＳトランジスタ４８のド
レイン電極１２に接続されている。そして、これら高耐
圧横型ＭＯＳトランジスタ４６および４８のソース側は
ノード４９を通してＧＮＤ電位に固定されている。
【００４３】そして、高耐圧横型ＭＯＳトランジスタ４
８に形成された図２で説明した電位引き出し電極１３よ
り出力端子５１が引き出される。ここで、図６に示すノ
ード５０は図２に示す電位引き出し領域５に相当し、電
源電圧より低い電圧がノード５０に取り出されることに
なる。
８に形成された図２で説明した電位引き出し電極１３よ
り出力端子５１が引き出される。ここで、図６に示すノ
ード５０は図２に示す電位引き出し領域５に相当し、電
源電圧より低い電圧がノード５０に取り出されることに
なる。
【００４４】このような差動増幅回路で、第１の入力端
子４１が“０”レベルから“１”レベルに遷移する時、
ノード４７の電位はＧＮＤ電位から電源電位に向って上
昇する。しかし、ノード４７は図５で説明した接続領域
３０に相当するので、このノード４７の電位は図４で説
明したようなその位置で決まる中間電位となる。このよ
うにノード４７電位は電源電圧より低い電圧なるように
前以て設定されるために、高耐圧横型ＭＯＳトランジス
タ４６のゲート絶縁膜の絶縁破壊は皆無になる。あるい
は、このゲート絶縁膜すなわち図５で説明したゲート絶
縁膜２７の膜厚が薄くなるように設定できることにな
る。そして、これによりトランジスタのしきい値電圧の
増加および相互コンダクタンスの減少が防止できるよう
になる。さらには、この本発明の高耐圧横型ＭＯＳトラ
ンジスタを半導体集積回路に使用することで、回路の高
周波数の領域での特性あるいは電力損失が大幅に改善さ
れるようになる。
子４１が“０”レベルから“１”レベルに遷移する時、
ノード４７の電位はＧＮＤ電位から電源電位に向って上
昇する。しかし、ノード４７は図５で説明した接続領域
３０に相当するので、このノード４７の電位は図４で説
明したようなその位置で決まる中間電位となる。このよ
うにノード４７電位は電源電圧より低い電圧なるように
前以て設定されるために、高耐圧横型ＭＯＳトランジス
タ４６のゲート絶縁膜の絶縁破壊は皆無になる。あるい
は、このゲート絶縁膜すなわち図５で説明したゲート絶
縁膜２７の膜厚が薄くなるように設定できることにな
る。そして、これによりトランジスタのしきい値電圧の
増加および相互コンダクタンスの減少が防止できるよう
になる。さらには、この本発明の高耐圧横型ＭＯＳトラ
ンジスタを半導体集積回路に使用することで、回路の高
周波数の領域での特性あるいは電力損失が大幅に改善さ
れるようになる。
【００４５】以上の実施の形態では、高耐圧横型ＭＯＳ
ＦＥＴがｎチャネル型の場合について説明された。この
高耐圧横型ＭＯＳＦＥＴはｐチャネル型でも同様に形成
できることに言及しておく。この場合には導電型が逆に
なるように形成される。
ＦＥＴがｎチャネル型の場合について説明された。この
高耐圧横型ＭＯＳＦＥＴはｐチャネル型でも同様に形成
できることに言及しておく。この場合には導電型が逆に
なるように形成される。
【００４６】
【発明の効果】以上に説明したように、本発明では高耐
圧横型ＭＯＳＦＥＴのｎ- 延長ドレイン領域に引き出し
電極が設けられる。そして、この引き出し電極の電位は
電源電圧より低い電圧になるように前以て任意に設定で
きるようになる。
圧横型ＭＯＳＦＥＴのｎ- 延長ドレイン領域に引き出し
電極が設けられる。そして、この引き出し電極の電位は
電源電圧より低い電圧になるように前以て任意に設定で
きるようになる。
【００４７】このために、このような高耐圧横型ＭＯＳ
ＦＥＴを半導体集積回路に使用する場合に、高耐圧横型
ＭＯＳＦＥＴのゲート絶縁膜の膜厚が薄くなるように設
定できる。そして、高耐圧横型ＭＯＳＦＥＴのしきい値
電圧は低減されるようになるとともに、このトランジス
タの相互コンダクタンスが大幅に増大するようになる。
このために、高耐圧の半導体集積回路の性能が大幅に向
上するようになる。例えば、この集積回路の動作が高速
化され動作周波数が向上する。また、この高耐圧を有す
る集積回路の電力損失も低減するようになる。
ＦＥＴを半導体集積回路に使用する場合に、高耐圧横型
ＭＯＳＦＥＴのゲート絶縁膜の膜厚が薄くなるように設
定できる。そして、高耐圧横型ＭＯＳＦＥＴのしきい値
電圧は低減されるようになるとともに、このトランジス
タの相互コンダクタンスが大幅に増大するようになる。
このために、高耐圧の半導体集積回路の性能が大幅に向
上するようになる。例えば、この集積回路の動作が高速
化され動作周波数が向上する。また、この高耐圧を有す
る集積回路の電力損失も低減するようになる。
【００４８】このようにして、本発明の高耐圧横型ＭＯ
ＳＦＥＴは、例えば５００Ｖのような更なる高耐圧で動
作し、しかも優れた動作特性を有する半導体集積回路の
実用化を促進する。
ＳＦＥＴは、例えば５００Ｖのような更なる高耐圧で動
作し、しかも優れた動作特性を有する半導体集積回路の
実用化を促進する。
【図１】本発明の第１の実施の形態を説明する高耐圧Ｍ
ＯＳＦＥＴの平面図である。
ＯＳＦＥＴの平面図である。
【図２】上記高耐圧ＭＯＳＦＥＴの断面図である。
【図３】上記高耐圧ＭＯＳＦＥＴの断面図である。
【図４】本発明の効果を説明するためのグラフである。
【図５】本発明の第２の実施の形態を説明する高耐圧Ｍ
ＯＳＦＥＴの断面図である。
ＯＳＦＥＴの断面図である。
【図６】本発明の高耐圧ＭＯＳＦＥＴを適用する差動増
幅回路図である。
幅回路図である。
【図７】従来の技術を説明するための高耐圧ＭＯＳＦＥ
Ｔの断面図である。
Ｔの断面図である。
１，２１ シリコン基板 ２，２２，１０２ ｎ- 延長ドレイン領域 ３，３ａ，３ｂ，２３ａ，２３ｂ，１０３ ｐ型拡散
層 ４，２４，１０４ ｎ+ ドレイン領域 ５ 電位引き出し領域 ６，２５，１０５ ｎ+ ソース領域 ７，２６，１０６ ｐ+ バックゲート領域 ８，２７，１０７ ゲート絶縁膜 ９，２８，１０８ ゲート電極 １０，１０９ 層間絶縁膜 １１，３３，１１０ ソース電極 １２，３４，１１２ ドレイン電極 １３ 電位引き出し電極 ２９ 第１層間絶縁膜 ３１ 接続薄膜層 ３２ 第２層間絶縁膜 ４１ 第１入力端子 ４２，４４ 高耐圧ＭＯＳトランジスタ ４３ 第２入力端子 ４５，４７，４９，５０ ノード ４６，４８ 高耐圧横型ＭＯＳトランジスタ ５１ 出力端子 １０１ 半導体基板
層 ４，２４，１０４ ｎ+ ドレイン領域 ５ 電位引き出し領域 ６，２５，１０５ ｎ+ ソース領域 ７，２６，１０６ ｐ+ バックゲート領域 ８，２７，１０７ ゲート絶縁膜 ９，２８，１０８ ゲート電極 １０，１０９ 層間絶縁膜 １１，３３，１１０ ソース電極 １２，３４，１１２ ドレイン電極 １３ 電位引き出し電極 ２９ 第１層間絶縁膜 ３１ 接続薄膜層 ３２ 第２層間絶縁膜 ４１ 第１入力端子 ４２，４４ 高耐圧ＭＯＳトランジスタ ４３ 第２入力端子 ４５，４７，４９，５０ ノード ４６，４８ 高耐圧横型ＭＯＳトランジスタ ５１ 出力端子 １０１ 半導体基板
Claims (7)
- 【請求項１】 一導電型の半導体基板上の一領域に形成
された逆導電型で高濃度不純物を含むソース領域と、前
記半導体基板主面のゲート絶縁膜を介して形成されたゲ
ート電極と、前記ゲート電極を挟み前記ソース領域に対
向して形成された逆導電型で低濃度不純物を含有する第
１の拡散領域とを有し、前記第１の拡散領域の表面部に
逆導電型で高濃度不純物を含むドレイン領域が形成さ
れ、前記ゲート電極と前記ドレイン領域との間であり前
記第１の拡散領域の表面部に一導電型で低濃度不純物を
含み第１領域部分と第２領域部分からなる第２の拡散領
域が形成され、前記第１領域部分と第２領域部分との間
に逆導電型で高濃度不純物を含む第３の拡散領域が形成
されていることを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板上の一領域に形成
された逆導電型で高濃度不純物を含むソース領域と、前
記半導体基板主面のゲート絶縁膜を介して形成されたゲ
ート電極と、前記ゲート電極を挟み前記ソース領域に対
向して形成された逆導電型で低濃度不純物を含有する第
１の拡散領域とを有し、前記第１の拡散領域の表面部に
逆導電型で高濃度不純物を含むドレイン領域が形成さ
れ、前記ゲート電極と前記ドレイン領域との間であり前
記第１の拡散領域の表面部に一導電型で低濃度不純物を
含み第１領域部分と第２領域部分からなる第２の拡散領
域が形成され、前記第１領域部分と第２領域部分との間
の前記第１の拡散領域の表面に接続する導電体薄膜が形
成されていることを特徴とする半導体装置。 - 【請求項３】 前記第２の拡散領域と前記ドレイン領域
とが一定の離間距離を有するように形成されていること
を特徴とする請求項１または請求項２記載の半導体装
置。 - 【請求項４】 前記導電体薄膜は逆導電型の不純物を含
有するポリシリコン膜であり、前記ポリシリコン膜中の
不純物濃度が前記第１の拡散領域中の不純物濃度と同一
であることを特徴とする請求項２記載の半導体装置。 - 【請求項５】 前記第２の拡散領域の不純物濃度が前記
第１の拡散領域の不純物濃度より高くなるように設定さ
れていることを特徴とする請求項１、請求項２、請求項
３または請求項４記載の半導体装置。 - 【請求項６】 前記ソース領域、半導体基板および第２
の拡散領域が接地電位に固定され前記ドレイン領域に電
源電圧が印加されていることを特徴とする請求項１から
請求項５のうち１つの請求項に記載の半導体装置。 - 【請求項７】 前記第１の拡散領域が全て空乏化されて
いることを特徴とする請求項６記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041396A JP2755247B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置 |
| US08/802,312 US5763927A (en) | 1996-02-28 | 1997-02-18 | High-voltage lateral field effect transistor having auxiliary drain electrode for a step-down drain voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041396A JP2755247B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232565A true JPH09232565A (ja) | 1997-09-05 |
| JP2755247B2 JP2755247B2 (ja) | 1998-05-20 |
Family
ID=12607227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041396A Expired - Fee Related JP2755247B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5763927A (ja) |
| JP (1) | JP2755247B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001028425A (ja) * | 1999-07-15 | 2001-01-30 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6492678B1 (en) * | 2000-05-03 | 2002-12-10 | Linear Technology Corporation | High voltage MOS transistor with gate extension |
| JP2002217407A (ja) * | 2001-01-16 | 2002-08-02 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
| JP4030269B2 (ja) * | 2001-03-06 | 2008-01-09 | 三洋電機株式会社 | 半導体装置とその製造方法 |
| US6894349B2 (en) | 2001-06-08 | 2005-05-17 | Intersil Americas Inc. | Lateral DMOS structure with lateral extension structure for reduced charge trapping in gate oxide |
| DE50213486D1 (de) * | 2001-08-17 | 2009-06-04 | Ihp Gmbh | LDMOS-Transistor und dessen Herstellungsverfahren |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264719A (en) * | 1986-01-07 | 1993-11-23 | Harris Corporation | High voltage lateral semiconductor device |
| US4811075A (en) * | 1987-04-24 | 1989-03-07 | Power Integrations, Inc. | High voltage MOS transistors |
| US5072268A (en) * | 1991-03-12 | 1991-12-10 | Power Integrations, Inc. | MOS gated bipolar transistor |
| US5258636A (en) * | 1991-12-12 | 1993-11-02 | Power Integrations, Inc. | Narrow radius tips for high voltage semiconductor devices with interdigitated source and drain electrodes |
| US5294824A (en) * | 1992-07-31 | 1994-03-15 | Motorola, Inc. | High voltage transistor having reduced on-resistance |
| US5313082A (en) * | 1993-02-16 | 1994-05-17 | Power Integrations, Inc. | High voltage MOS transistor with a low on-resistance |
| JPH07297409A (ja) * | 1994-03-02 | 1995-11-10 | Toyota Motor Corp | 電界効果型半導体装置 |
-
1996
- 1996-02-28 JP JP8041396A patent/JP2755247B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-18 US US08/802,312 patent/US5763927A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2755247B2 (ja) | 1998-05-20 |
| US5763927A (en) | 1998-06-09 |
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