JPH11103057A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、携帯用機器のスイッチング素子と
しても使用でき、低耐圧と低オン抵抗の実現を図る。 【解決手段】 多結晶半導体層１０の左右又は上下を絶
縁膜８を介してゲート電極９に挟まれてなる半導体装置
であって、前記多結晶半導体層は、両端が中央部よりも
高濃度に不純物を含有して夫々ソース領域６及びドレイ
ン領域７を形成し、前記中央部がチャネル領域５を形成
する半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主に、多結晶シリ
コンを用いた半導体装置に係り、特に、平板形状のチャ
ネル領域を有する半導体装置に関する。

【０００２】

【従来の技術】近年、集積化技術の発展により、携帯電
話や電子手帳等の種々の携帯用機器が使用されるように
なってきている。

【０００３】この種の携帯用機器は、電源にバッテリを
用い、そのスイッチング損失を低減させる観点から、低
耐圧低抵抗のスイッチング素子としてパワーＭＯＳＦＥ
Ｔが使用されている。

【０００４】また、この種の携帯用機器では、低消費電
力、長寿命化の観点から電源電圧が低下する傾向にあ
り、そのスイッチング素子であるパワーＭＯＳＦＥＴに
も低オン抵抗化が要求されている。

【０００５】以上述べたようにスイッチング用の半導体
装置は、携帯用機器等にも使用可能な程度に、低オン抵
抗化が要求されている。

【０００６】また一方、８Ｖ〜６０Ｖ程度の低耐圧にお
けるスイッチング用の半導体装置としては、横型ＭＯＳ
ＦＥＴが知られている。

【０００７】図６９はこの種の横型ＭＯＳＦＥＴの構成
を示す平面図であり、図７０は図６９の７０−７０線矢
視断面図である。この横型ＭＯＳＦＥＴでは、ｐ型半導
体基板１表面に選択的にｐ型ウェル層２が形成され、ｐ
型ウェル層２上に選択的にｎ型ドレイン層３が形成され
ている。ｐ型ウェル層２上にてｎ型ドレイン層３から離
れた位置にはｎ型ソース層４が形成されている。

【０００８】ｎ型ドレイン層３とｎ型ソース層４の間の
ｐ型ウェル層２上にはゲート絶縁膜５が形成されてい
る。ゲート絶縁膜５上にゲート電極６が形成されてい
る。ｎ型ドレイン層３上にはドレイン電極７が形成され
ている。ｐ型ウェル層２上及びｎ型ソース層４上にはソ
ース電極８が形成されている。

【０００９】この横型ＭＯＳＦＥＴは、以下のように動
作する。

【００１０】ドレイン電極７に正電圧、ソース電極８に
負電圧が印加されているとき、ソースよりも正となる正
電圧をゲート電極６に印加すると、ゲート絶縁膜５に接
したｐ型ウェル層２の表面がｎ型に反転し、電子がｎ型
ソース層４から反転層を介してｎ型ドレイン層３に流れ
る。すなわち、素子が導通状態になる。

【００１１】このような横型ＭＯＳＦＥＴを大電流のス
イッチングに用いた際には、オン状態における抵抗（オ
ン抵抗）を低く抑えることが損失を抑制する上で重要で
ある。ここで、横型ＭＯＳＦＥＴのオン抵抗はチャネル
部１０９の抵抗が大部分を占める。このため、横型ＭＯ
ＳＦＥＴのオン抵抗を低減させるためにはチャネル幅を
大きくすればよい。しかしながら、チャネル幅を大きく
すると、横型ＭＯＳＦＥＴの面積を増大させてしまう。

【００１２】また、例えば３０Ｖという低耐圧の横型Ｍ
０ＳＦＥＴでは、オン抵抗が４０ｍΩ・ｍｍ² 程度であ
り、これ以上のオン抵抗の低減には限界がある。

【００１３】以上説明したように横型ＭＯＳＦＥＴで
は、チャネル幅を大きくすると、素子の面積を増大させ
てしまう問題がある。また、横型ＭＯＳＦＥＴは表面の
みに電流が流れており、オン抵抗の低減には限界があ
る。

【００１４】またさらに、縦型トレンチ構造の半導体装
置についても説明する。図７１は縦型トレンチ構造の半
導体装置の構成を示す断面図である。この半導体装置
は、単結晶シリコンのｎ+ 型基板１１上にｎ- 型ベース
層１２が形成され、ｎ- 型ベース層１２表面にｐ型ベー
ス層（ウェル）１３が形成されている。ｐ型ベース層１
３表面には選択的にｎ+ 型ソース層１４が形成されてい
る。ｎ+ 型ソース層１４表面には選択的にトレンチ１５
がｎ型基板１１に達する深さまで形成されている。トレ
ンチ１５内には絶縁膜１６を介してゲート電極１７が埋
込み形成されている。このような半導体層表面には、ｐ
型ベース層１３及びその近傍のｎ+ 型ソース層１４を露
出させるように選択的に絶縁層１８が形成されている。

【００１５】絶縁層間のｐ型ベース層１３及びｎ+ 型ソ
ース層１４の表面にコンタクトするようにソース電極１
９が形成されている。また、ソース電極１９とは反対側
のｎ+ 型基板１１上にはドレイン電極２０が形成されて
いる。

【００１６】このような縦型トレンチ構造のＭＯＳＦＥ
Ｔは、トレンチ１５間の間隔Ｗが最小限でも２μｍ程度
となる。係るＭＯＳＦＥＴは、寄生のｎｐｎトランジス
タの動作を防ぐため、ソース電極１９がｎ+ 型ソース層
１４とｐ型ベース層１３との両層にコンタクトして両層
を電気的にショートさせるように形成されている。

【００１７】また、図７１に示した構造のうち、ｐ層が
省略されたｎ⁺ ｎ^- ｎ⁺ 構造が図７２に示すように提案
されている。しかし、ｎ⁺ ｎ^- ｎ⁺ 構造は、広いトレン
チ間間隔Ｗを要するため、耐圧を低下させる問題があ
る。

【００１８】例えば、 ｎ⁺ ｎ^- ｎ⁺ 構造のＭＯＳＦＥ
Ｔは、単結晶シリコンから形成された場合、０．５μｍ
以下の狭いトレンチ間隔Ｗを形成しても、空乏層内で発
生した正孔がｎ^- 型ベース層１２に蓄積され、寄生のバ
イポーラ動作を引起こすため、耐圧が劣化してしまう問
題がある。このため、多結晶シリコンから形成される場
合よりも低い耐圧となっている。

【００１９】

【発明が解決しようとする課題】以上説明したように半
導体装置では、素子面積を増大させずにオン抵抗を低減
するには限界があるという問題がある。

【００２０】本発明は上記実情を考慮してなされたもの
で、携帯用機器のスイッチング素子としても使用でき、
低耐圧と低オン抵抗を実現し得る半導体装置を提供する
ことを目的とする。

【００２１】また、本発明の他の目的は、素子の面積を
増大させずに大幅にオン抵抗を低減し得る半導体装置を
提供することにある。

【００２２】

【課題を解決するための手段】本発明の骨子は、多結晶
シリコンを用いた薄膜トランジスタのチャネル移動度
が、適切な処理により、シリコン単結晶からなるＭＯＳ
ＦＥＴ並みに向上可能であるという本発明者により見出
だされた知見に基づいて、薄膜を用いた構造によりパワ
ー素子を形成するものである。

【００２３】なお、適切な処理とは、例えばアモルファ
スシリコンを薄膜状に堆積し、しかる後、６００℃で８
時間〜２０時間程度アニールすることである。この処理
により、アモルファスシリコン膜を高品質な多結晶シリ
コン膜に成長可能としている。

【００２４】また、本発明の他の骨子は、横型ＭＯＳＦ
ＥＴにおいて、ソース−ドレイン間にトレンチゲートを
設け、トレンチ深さに比例してチャネル幅を大きくし、
トレンチに沿って電流を流す構造である。これにより、
従来の表面のみに電流を流すプレーナ構造に比べ、素子
面積を増大させずにオン抵抗を大幅に低下させることが
できる。

【００２５】さらに、本発明の他の骨子は、縦型トレン
チ構造の半導体装置において、トレンチ間のチャネル領
域と、ソース電極とのコンタクト領域とが分離して形成
されることにより、トレンチ間隔を短縮でき、且つ多結
晶シリコンにより形成されることにより、寄生のバイポ
ーラトランジスタ動作を無くした構造である。これによ
り、狭いトレンチ間隔の構造をもつ半導体装置におい
て、早いスイッチング速度と大電流の遮断とを同時に実
現できる。

【００２６】以上のような本発明の夫々の骨子に基づい
て、具体的には以下のような手段が講じられる。始めに
述べる請求項１〜請求項４に対応する発明は、多結晶シ
リコンの薄膜トランジスタに対応している。

【００２７】請求項１に対応する発明は、平板形状を有
し、両端が中央部よりも高濃度に不純物を含有して夫々
ソース領域及びドレイン領域を形成し、中央部がチャネ
ル領域を形成する第１の多結晶半導体層と、第１の多結
晶半導体層の中央部を両面から夫々絶縁膜を介して挟む
複数のゲート電極と、ソース領域に形成されたソース電
極と、ドレイン領域に形成されたドレイン電極とを備え
た半導体装置である。

【００２８】また、請求項２に対応する発明は、請求項
１に対応する半導体装置において、第１の多結晶半導体
層が複数層あり、互いに略並列に配置されている半導体
装置である。

【００２９】さらに、請求項３に対応する発明は、請求
項１又は請求項２に対応する発明において、第１の多結
晶半導体層の厚さが８００ｎｍ以下である半導体装置で
ある。

【００３０】また、請求項４に対応する発明は、請求項
１〜請求項３のいずれかに対応する半導体装置におい
て、第１の多結晶半導体層のいずれかの領域と同時に形
成された第２の多結晶半導体層と、第２の多結晶半導体
層に形成されたＣＭＯＳトランジスタとを備えた半導体
装置である。

【００３１】従って、請求項１に対応する発明は以上の
ような手段を講じたことにより、多結晶半導体層の薄膜
をゲート電極で挟むことにより、多結晶半導体層の中央
部全体をチャネルにして高移動度化を実現できるので、
携帯用機器のスイッチング素子としても使用でき、低耐
圧と低オン抵抗を実現させることができる。

【００３２】また、請求項２に対応する発明は、高移動
度を期待し得る複数の多結晶半導体層を互いに電気的に
並列に配置した構造となるので、請求項１に対応する作
用に加え、より一層オン抵抗を低減させることができ
る。

【００３３】さらに、請求項３に対応する発明は、多結
晶半導体層の厚さが８００ｎｍ以下と薄いため、多結晶
半導体層の厚さ方向全体がチャネルとなって単結晶シリ
コンと同等のチャネル移動度を達成でき、請求項１又は
請求項２に対応する作用に加え、より一層オン抵抗を低
減させることができる。

【００３４】また、請求項４に対応する発明は、請求項
１〜請求項３に対応する発明のいずれかの作用を奏する
ことができ、さらに、上記第１の多結晶半導体層がパワ
ー素子を構成する場合、ＣＭＯＳからなる制御回路とパ
ワー素子とからなるインテリジェントな半導体装置を実
現させることができる。

【００３５】また、次の請求項５〜請求項１１に対応す
る発明は、縦型トレンチ構造の半導体装置に対応してい
る。ここで、請求項５に対応する発明は、ソース電極
と、前記ソース電極上に形成された第１導電型基板と、
前記第１導電型基板上に形成された第２導電型高抵抗層
と、前記第２導電型高抵抗層上に形成された第１導電型
ベース層と、前記第１導電型ベース層の表面から前記第
１導電型基板に達する深さを有して前記第１導電型ベー
ス層の表面に形成された第１導電型拡散層と、前記第１
導電型拡散層と前記第１導電型ベース層との間に形成さ
れた第２導電型ソース層と、前記第１導電型拡散層及び
前記第２導電型ソース層上に形成された導体材料層と、
前記第２導電型高抵抗層の表面に形成された第２導電型
ドレイン層と、前記第２導電型ドレイン層に形成された
ドレイン電極と、前記２導電型ドレイン層と前記第２導
電型ソース層との間で前記第２導電型高抵抗層の途中の
深さまで形成された複数のトレンチ内にゲート絶縁膜を
介して埋込形成されたゲート電極とを備えた半導体装置
である。

【００３６】また、請求項６に対応する発明は、ドレイ
ン電極と、前記ドレイン電極上に形成された第２導電型
ドレイン層と、前記第２導電型ドレイン層上に形成され
た第２導電型高抵抗層と、前記第２導電型高抵抗層上に
互いに略平行に形成された複数の第１導電型ベース層
と、前記各第１導電型ベース層の表面に互いに略平行に
形成された複数の第２導電型ソース層と、前記各第２導
電型ソース層に形成されたソース電極と、前記各第２導
電型ソース層間に前記第２導電型高抵抗層の途中の深さ
まで形成された複数のトレンチ内にゲート絶縁膜を介し
て埋込形成されたゲート電極とを備え、前記各トレンチ
としては、前記各第２導電型ソース層とは略直交する方
向の平面形状を有し、互いに略平行に配置されている半
導体装置である。

【００３７】ここで、請求項７に対応する発明は、請求
項６に対応する半導体装置において、前記第２導電型ド
レイン層に代えて前記ドレイン電極上に形成された第１
導電型ドレイン層を備えた半導体装置である。

【００３８】また、請求項８に対応する発明は、ドレイ
ン電極と、前記ドレイン電極上に形成された第２導電型
基板と、前記第２導電型基板上に形成された第２導電型
高抵抗層と、前記第２導電型高抵抗層よりも低抵抗を有
して前記第２導電型高抵抗層に形成された第２導電型埋
込層と、前記第２導電型高抵抗層表面に形成された第２
導電型ドレイン層と、前記第２導電型ドレイン層とは異
なる領域で前記第２導電型高抵抗層表面に形成された第
１導電型ベース層と、前記第１導電型ベース層表面に形
成された第２導電型ソース層と、前記第２導電型ソース
層に形成されたソース電極と、前記第２導電型ソース層
と前記第２導電型ドレイン層との間で前記第２導電型高
抵抗層の途中の深さまで形成された複数のトレンチ内に
ゲート絶縁膜を介して埋込形成されたゲート電極とを備
えた半導体装置である。

【００３９】また、請求項９に対応する発明は、ドレイ
ン電極と、ドレイン電極上に形成された第２導電型ドレ
イン層と、第２導電型ドレイン層上に形成された第２導
電型高抵抗層と、第２導電型高抵抗層上に形成された第
１導電型ベース層と、第１導電型ベース層に形成された
直線状の第１導電型コンタクト層と、第１導電型コンタ
クト層とは異なる領域の前記第１導電型ベース層表面に
形成された第２導電型ソース層と、第２導電型ソース層
の表面からドレイン電極に達する深さを有して第２導電
型ソース層の表面に形成された複数のトレンチ内に絶縁
膜を介して埋込み形成されたゲート電極と、第１導電型
コンタクト層及びその近傍の前記第２導電型ソース層に
コンタクトして形成されたソース電極とを備え、第２導
電型ドレイン層、第２導電型高抵抗層、第１導電型ベー
ス層、第１導電型コンタクト層及び第２導電型ソース層
としては、多結晶シリコンから形成されている半導体装
置である。

【００４０】さらに、請求項１０に対応する発明は、請
求項９に対応する半導体装置において、第１導電型コン
タクト層の長手方向と各トレンチの長手方向とは互いに
略直交している半導体装置である。

【００４１】従って、請求項５〜請求項１０のいずれか
に対応する発明によれば、上面での二層配線を不要とし
たことにより、通常Al配線等で問題となる配線抵抗を低
減できるため、大電流素子に好適である。

【００４２】また、請求項５〜請求項８のいずれかに対
応する発明によれば、素子面積を同一としたまま、トレ
ンチの深さや設置密度に応じてチャネルの幅を大きくで
きるため、素子のチャネル部の抵抗を小さく、すなわ
ち、素子自体の抵抗を小さくすることができ、もって、
オン抵抗を低減することができる。

【００４３】さらに、請求項８に対応する発明は、低抵
抗の第２導電型埋込層を備えたことにより、チャネル幅
全体に電流が拡大して流れるようになるので、容易且つ
確実にオン抵抗を低減させることができる。

【００４４】また、請求項９に対応する発明によれば、
トレンチ構造のゲート電極と、ソース電極へのコンタク
ト領域とを離して形成したので、狭いトレンチ間隔を実
現できる。そして、各半導体層を多結晶シリコンで形成
したことにより、寄生トランジスタ動作を無くしたの
で、早いスイッチング速度と大電流の遮断とを同時に実
現させることができる。

【００４５】さらに、請求項１０に対応する発明は、第
１導電型コンタクト層の長手方向と各トレンチの長手方
向とが互いに略直交する関係にあるので、請求項９に対
応する作用に加え、ソース電極から注入される電子がス
ムーズにトレンチ間のチャネル領域を流れることができ
る。

【００４６】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。本説明中、多結晶シリコ
ンは第１〜第６及び第１８の実施形態で用いられ、単結
晶シリコンは第７〜第１７並びに第１９〜第２６の実施
形態に用いられる。但し、多結晶シリコンは、第１５〜
第１７の実施形態中で適宜用いてもよい。

【００４７】（第１の実施形態）図１は本発明の第１の
実施形態に係る半導体装置の構成を示す平面図であり、
図２は図１の２−２線矢視断面図であり、図３は図１の
３−３線矢視断面図である。この半導体装置は、基板２
１上に酸化膜２２が形成され、酸化膜２２上にストライ
プ状にソース電極２３とドレイン電極２４とが形成され
ている。

【００４８】ソース電極２３とドレイン電極２４との間
は、多結晶シリコンからなる高抵抗のチャネル層２５が
形成されている。なお、このチャネル層２５は、５００
ｎｍ程度に薄く形成されることがチャネル移動度を向上
させる観点から好ましい。このチャネル層２５には、ソ
ース電極２３に接する一端部に高不純物濃度をもつソー
ス層２６が形成され、ドレイン電極２４に接する他端部
に高不純物濃度をもつドレイン層２７が形成される。

【００４９】これらソース層２６、チャネル層２５及び
ドレイン層２７上には、周囲を酸化膜２８で囲まれた埋
込み構造のゲート電極２９が配置される。

【００５０】以下同様に、ソース電極２３とドレイン電
極２４との間において、ソース層２６、チャネル層２５
及びドレイン層２７からなる多結晶半導体層３０と、周
囲を酸化膜２８で囲まれた埋込み構造のゲート電極２９
とが交互に配置される。

【００５１】なお、ソース電極２３とドレイン電極２４
との間の一部領域では、ゲート配線層３１が、最上層の
ゲート電極２９から酸化膜２２に達する深さまで形成さ
れている。

【００５２】このゲート配線層３１は、図３に示すよう
に、ゲート電極２９には電気的に接続されるが、チャネ
ル層２５とは酸化膜２８を介して電気的に絶縁されてい
る。

【００５３】以上のような構成により、本実施形態に係
る半導体装置は、多結晶シリコンからなるチャネル層２
５の薄膜を埋込み構造のゲート電極２９で挟むことによ
り、オン状態の時にはチャネル層２５全体をチャネルに
して高移動度化を実現できるので、携帯用機器のスイッ
チング素子としても使用でき、低耐圧と低オン抵抗を実
現させることができる。

【００５４】また、一層であっても単結晶ＭＯＳＦＥＴ
と同程度の高移動度を期待し得るチャネル層２５を複数
層も互いに電気的に並列に配置した構造となるので、単
結晶ＭＯＳＦＥＴのオン抵抗よりも、低いオン抵抗を実
現させることができる。

【００５５】さらに、チャネル層２５の厚さが０．８μ
ｍ以下と薄いため、多結晶半導体層の厚さ方向全体がチ
ャネルとなって各チャネル層２５毎に、単結晶シリコン
ＭＯＳＦＥＴと同等のチャネル移動度を容易且つ確実に
達成できるので、より一層オン抵抗を低減させることが
できる。

【００５６】（第２の実施形態）図４は本発明の第２の
実施形態に係る半導体装置の構成を示す断面図であり、
図１乃至図３と同一部分には同一符号を付してその詳し
い説明は省略し、以下同様に、同一符号は同種の要素を
示すものとする。

【００５７】すなわち、この半導体装置は、図１乃至図
３に示す多層のチャネル構造とは異なり、上下をゲート
で挟まれた１層の多結晶シリコンチャネルからなるｎチ
ャネルＭＯＳＦＥＴである。

【００５８】具体的にはこの半導体装置は、基板２１上
に酸化膜２２及び第１のｐ+ 型ゲート電極２９ｐが形成
されている。第１のｐ+ 型ゲート電極２９ｐ上には選択
的にゲート配線層３１及び酸化膜２２ａが形成されてい
る。この酸化膜２２ａ上には、ｎ+ 型ソース層２６、ｎ
- 型チャネル層２５ｎ及びｎ+ 型ドレイン層２７が横方
向に順次配置されている。ｎ+ 型ソース層２６上にはソ
ース電極２３が形成されている。ｎ+ 型ドレイン層２７
上にはドレイン電極２４が形成されている。

【００５９】ｎ+ 型ソース層２６の一部上、ｎ- 型チャ
ネル層２５ｎ上及びｎ+ 型ドレイン層２７の一部上には
ゲート酸化膜２８を介して第２のｐ+ 型ゲート電極３２
ｐが形成されている。また、第１及び第２のｐ+ ゲート
電極２９ｐ，３２ｐは互いにゲート配線層３１を介して
接続されている。

【００６０】以上のような構成としても、第１の実施形
態と同様の効果を得ることができる。なお、本実施形態
は、ｎ+ 型ソース層２６及びｎ+ 型ドレイン層２７を夫
々ｐ+ 型層に代えて、ｐ+ 型ソース層２６ｐ及びｐ+ 型
ドレイン層２７ｐとし、ｐチャネルＭＯＳＦＥＴに変形
可能であることは言うまでもない。

【００６１】（第３の実施形態）図５は本発明の第３の
実施形態に係る半導体装置の構成を示す断面図であり、
図６は図５の６−６線矢視断面図である。

【００６２】すなわち、この半導体装置は、ｎチャネル
ＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとが並列に配置
されたＣＭＯＳとなっている。

【００６３】具体的には、基板２１上に酸化膜２２が形
成され、酸化膜２２上にはｎ- 型高抵抗層３３が形成さ
れている。このｎ- 型高抵抗層３３は、複数の第１のｐ
+ 型ゲート電極が選択的に形成されている。ここで、ｎ
- 型高抵抗層３３は、ｎ- 型となるように不純物の添加
が制御されて形成され、しかる後、選択的にｐ+ 型とな
るように不純物拡散により、各第１のｐ+ 型ゲート電極
２９ｐが形成される。なお、各第１のｐ+ 型ゲート電極
２９ｐ間には、ｎ- 型高抵抗層３３があるので、互いに
他の第１のｐ+ 型ゲート電極２９ｐから電気的に分離さ
れている。

【００６４】また、ｎ- 型高抵抗層３３上及び第１のｐ
+ 型ゲート電極２９ｐ上には、酸化膜２２ａが形成さ
れ、この酸化膜２２ａ上には前述同様にｎチャネルＭＯ
ＳＦＥＴ及びｐチャネルＭＯＳＦＥＴが形成されてい
る。なお、これらｎチャネルＭＯＳＦＥＴ及びｐチャネ
ルＭＯＳＦＥＴは、夫々ｎ- 型チャネル層２５ｎが酸化
膜２２ａを介して第１のｐ+ 型ゲート電極２９ｐ上に位
置するように設けられている。

【００６５】以上のような構成としても、第１の実施形
態と同様の効果を得ることができる。また、本実施形態
は、図７に示すように、第１のｐ+ 型ゲート電極２９ｐ
をＬＯＣＯＳにより酸化膜２２ａで互いに分離した構成
に変形しても、同様の効果を得ることができる。

【００６６】（第４の実施形態）図８は本発明の第４の
実施形態に係る半導体装置の構成を示す断面図であり、
図９は図８の９−９線矢視断面図であって、図１乃至図
３に示す構成の変形構成を示している。

【００６７】すなわち、本実施形態は、第１の実施形態
の構造を容易な実現を図るものであり、具体的には図８
及び図９に示すように、埋込み構造のゲート電極２９に
代えて、ソース電極２３及びドレイン電極２４に接する
部分にはｎ- 型高抵抗層４０を有して両電極２３，２４
から絶縁されたｐ+ 型ゲート電極４１ｐを備えている。

【００６８】ここで、ｐ+ 型ゲート電極４１ｐは、Ｂ
（ボロン）が添加された多結晶シリコンからなり、ソー
ス電極２３及びドレイン電極２４に接触する部分にはＢ
が添加されずにｎ- 型高抵抗層４０とされて形成されて
いる。

【００６９】なお、ｎ- 型チャネル層２５ｎの両端のｎ
+ 型ソース層２６及びｎ+ 型ドレイン層２７は、夫々高
濃度にＰ（リン）がイオン注入されてアニールされて形
成されている。

【００７０】以上のような構成によると、ｐ+ 型ゲート
電極４１ｐはｎ- 型高抵抗層４０によってソース電極２
３及びドレイン電極２４から電気的に絶縁され、且つチ
ャネル層の両端のｎ+ 型ソース層２６及びｎ+ 型ドレイ
ン層２７は夫々ソース電極２３及びドレイン電極２４に
接続されるので、第１の実施形態の効果に加え、埋込み
構造に関する工程を省略でき、製造工程を簡略化するこ
とができる。

【００７１】（第５の実施形態）図１０は本発明の第５
の実施形態に係る半導体装置の構成を示す平面図であ
り、図１１は図１０の１１−１１線矢視断面図であり、
図１２は図１０の１２−１２線矢視断面図である。

【００７２】この半導体装置は、基材となるドレイン電
極２４上に多結晶シリコンを堆積させ、トレンチを掘
り、トレンチ表面をゲート酸化させ、ゲートとなる多結
晶シリコンを埋込んだ縦型の多結晶シリコンＭＯＳＦＥ
Ｔである。

【００７３】具体的には、ドレイン電極２４上に第１の
ｎ+ 型多結晶シリコン層５１、ｎ-型多結晶シリコン層
５２、及び第２のｎ+ 型多結晶シリコン層５３が順次形
成されている。第２の多結晶シリコン層５３のうち、ゲ
ート電極が埋込まれる領域には、ｎ- 型多結晶シリコン
層５２及び第１の多結晶シリコン層５１を介してドレイ
ン電極２４に達する深さまで選択的にトレンチが形成さ
れる。トレンチ表面は酸化膜５４が形成される。酸化膜
５４形成後、トレンチ内にｐ+ 型ゲート電極５５ｐが埋
込み形成され、しかる後、図１１に示すように、ソース
電極２３が形成される領域ではゲート電極５５ｐ上に酸
化膜５６が選択形成され、図１２に示すように、ゲート
配線層３１が形成される領域ではトレンチ間の第２のｎ
+ 型多結晶シリコン層５３上に酸化膜５７が選択形成さ
れる。

【００７４】以上のような構成としても、第１の実施形
態と同様な効果を得ることができ、さらに、縦型の素子
構造としたことにより、多数の多結晶シリコン層の積層
工程を省略することができ、もって、製造工程を簡略化
することができる。

【００７５】（第６の実施形態）図１３乃至図１７は第
１乃至第４の実施形態に係る半導体装置の変形構成を示
す断面図であり、それぞれ各実施形態に係る半導体装置
に並列的に、酸化膜２２，２２ａ上にＣＭＯＳ回路が形
成されている。

【００７６】ここで、ＣＭＯＳ回路のうちのｎＭＯＳと
各半導体装置とは、夫々ｎ+ 型ソース層２６及びｎ+ 型
ドレイン層２７が同時に形成されている。

【００７７】また、ＣＭＯＳ回路と各半導体装置とは、
夫々ｎ- 型チャネル層２５ｎが同時に形成されている。
さらに、ＣＭＯＳ回路のうちのｐＭＯＳと各半導体装置
とは、夫々ｐ+ 型ソース層２６ｐ、ｐ+ ドレイン層２７
ｐ及びｐ+ 型ゲート電極３２ｐとが同時に形成されてい
る。

【００７８】従って、本実施形態によれば、第１乃至第
４の実施形態の効果に加え、ＣＭＯＳからなる制御回路
とパワー素子とからなるインテリジェントな半導体装置
を製造工程を共通化させながら実現させることができ
る。なお、第５の実施形態に係る半導体装置に関して
は、図１８に示す如き構成となるため、ＣＭＯＳとパワ
ー素子との製造工程の共通化はできないものの、本実施
形態と同様に、ＣＭＯＳからなる制御回路とパワー素子
とからなるインテリジェントな半導体装置を実現させる
ことができる。

【００７９】（第７の実施形態）図１９は本発明の第７
の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示
す平面図であり、図２０（ａ）は図１９の２０Ａ−２０
Ａ線矢視断面図であって、図２０（ｂ）は図１９の２０
Ｂ−２０Ｂ線矢視断面図である。この横型トレンチＭＯ
ＳＦＥＴは、ｐ型基板１１１上にｎ型高抵抗層１１２が
形成されている。ｎ型高抵抗層１１２上には選択的にス
トライプ状にｐ型ウェル層１１３が形成されている。ｐ
型ウェル層１１３表面には選択的にストライプ状にｎ型
ソース層１１４が形成されている。一方、ｎ型ソース層
１１４から離れた位置のｎ型高抵抗層１１２表面に、ｎ
型ソース層１１４とは平行となるようにストライプ状の
ｎ型ドレイン層１１５が形成されている。

【００８０】ｎ型ドレイン層１１５の端部からｎ型高抵
抗層１１２、ｐ型ウェル層１１３及びｎ型ソース層１１
４の端部に至る中間領域には、ｐ型ウェル層１１３を貫
通してｎ型高抵抗層１１２の途中の深さまで複数のトレ
ンチ（溝）１１６が形成されている。なお、各トレンチ
１１６は、ｎ型ソース層１１４及びｎ型ドレイン層１１
５とは直交する方向のストライプ状の平面形状を有し、
互いに略平行に配置されている。また、トレンチ１１６
の表面の面方位は例えば（１００）面が使用可能であ
る。

【００８１】また、ドレイン−ソース間の中間領域及び
各トレンチ１６には、ゲート絶縁膜１１７を介してポリ
シリコンからなるゲート電極１１８が形成されている。
ｎ型ソース層１１４上にはソース電極１１９が形成され
ている。ｎ型ドレイン層１１５上にはドレイン電極１２
０が形成されている。

【００８２】次に、このような横型トレンチＭＯＳＦＥ
Ｔの作用について説明する。

【００８３】前述同様に、ドレイン電極１２０に正電
圧、ソース電極１１９に負電圧が印加されているとき、
ソースよりも正となる正電圧をゲート電極１１８に印加
すると、ｐ型ウェル層１１３のゲート電極１１８に接し
た表面がｎ型に反転し、電子がｎ型ソース層１１４から
反転層を介してｎ型高抵抗層１１２に注入され、ｎ型高
抵抗層１１２中をｎ型ドレイン層１１５に向かって流
れ、ｎ型ドレイン層１１５へ到達する。すなわち、素子
が導通状態になる。

【００８４】このとき、ｎ型高抵抗層１１２もトレンチ
１１６に沿って内部にチャネルが形成され、図２０
（Ｂ）に示すように、電子ｅが内部に広がって流れる。
よって、この内部のチャネルの幅に応じてオン抵抗を低
減させることができる。このオン抵抗の低減の度合は、
素子設計にもよるが、従来のプレーナ構造と比べて１／
１０以下が期待できる。

【００８５】例えば、図２１は単結晶シリコンに形成し
た横型トレンチＭＯＳＦＥＴのオン抵抗におけるトレン
チ間隔の依存性を対数目盛で示す図である。図示するよ
うに、トレンチ間隔Ｗ２が狭くなるに従い、単位面積当
りのチャネル幅が増加するので、オン抵抗を低減でき
る。特に、トレンチ間隔Ｗ２が０．８〜０．０１μｍの
範囲内にあるとき、オン抵抗が実用上、充分に低い値と
なっているために好ましい。但し、０．０１μｍ以下の
トレンチ間隔は、チャネル移動度を表面散乱の影響で低
下させ、オン抵抗を増大させるため、好ましくない。

【００８６】なお、従来の３０Ｖ耐圧の横型プレーナＭ
ＯＳＦＥＴのオン抵抗は４０ｍΩ・ｍｍ² であり、従来
の縦型トレンチＭＯＳＦＥＴのオン抵抗は３０ｍΩ・ｍ
ｍ²である。

【００８７】一方、本発明に係る横型トレンチＭＯＳＦ
ＥＴのオン抵抗は、トレンチ間隔Ｗ２とトレンチ幅Ｗ１
の両方を０．１μｍとすれば実に１ｍΩ・ｍｍ² 以下が
期待できる。この値は従来の縦型トレンチＭＯＳＦＥＴ
の１／１０以下である。また、トレンチ間隔Ｗ２とトレ
ンチ幅Ｗ１の両方を０．０５μｍとすると、本発明に係
る横型トレンチＭＯＳＦＥＴのオン抵抗は、０．３ｍΩ
・ｍｍ² となり、従来の縦型トレンチＭＯＳＦＥＴの１
／１００にも低減される。

【００８８】このように、本発明に係る横型トレンチＭ
ＯＳＦＥＴが同一寸法のトレンチを用いた縦型ＭＯＳＦ
ＥＴよりも圧倒的に優れていることが分かる。また、一
般的に、横型素子は縦型素子に比べて特性が悪いので、
本発明によるオン抵抗の低減効果が極めて顕著であるこ
とが分かる。

【００８９】なお、本発明に係る横型トレンチＭＯＳＦ
ＥＴは、一般的な縦型トレンチＭＯＳＦＥＴが約６０Ｖ
よりも低い耐圧のとき、この縦型素子よりもオン抵抗を
低減できる。その理由は、本発明に係る横型トレンチＭ
ＯＳＦＥＴは、トレンチ間の間隔を幾らでも小さくでき
ることにある。

【００９０】例えば、縦型トレンチＭＯＳＦＥＴでは、
図２２に示すように、ｎ型ソース層１２１及びｐ型コン
タクト層１２２と、ソース電極１２３とが上部でコンタ
クトする必要がある。ここで、縦型トレンチＭＯＳＦＥ
Ｔでは、コンタクトの為のコンタクトホール１２４を必
要とするため、トレンチ間隔Ｗ２を現状では３μｍ以下
に狭くできない。

【００９１】一方、横型トレンチＭＯＳＦＥＴにおいて
は、この制約がないためトレンチ間隔Ｗ２を０．１μｍ
程度にも狭くでき、単位面積当たりのチャネル幅が縦型
よりも５倍以上大きい。この結果、横型トレンチＭＯＳ
ＦＥＴは、前述したように、オン抵抗を低減できる。

【００９２】上述したように本実施形態によれば、素子
面積を増大させずにオン抵抗を低減することができる。

【００９３】（第８の実施形態）図２３は本発明の第８
の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示
す平面図であり、図２４（ａ）は図２３の２４Ａ−２４
Ａ線矢視断面図であって、図２４（ｂ）は図２３の２４
Ｂ−２４Ｂ線矢視断面図である。図２３、図２４（Ａ）
及び図２４（Ｂ）において図１９と同一部分には同一符
号を付してその詳しい説明は省略し、ここでは異なる部
分についてのみ述べる。なお、以下の各実施形態につい
ても、同一内容の重複をさけるように説明する。

【００９４】本実施形態は、第７の実施形態の変形構成
であり、図示するように、トレンチ１１６の深さｄをｐ
型ウェル層１１３よりも浅くし、且つトレンチ間隔Ｗ２
とトレンチ幅Ｗ１とを更に小さくした構成となってい
る。

【００９５】このような構成によれば、第７の実施形態
の効果に加え、さらに、０．１μｍ以下のトレンチ間隔
Ｗ２としたとき、各トレンチ１１６に挟まれたｎ型高抵
抗層１１２全体がチャネルとなってオン抵抗を飛躍的に
低減させることができる。これは、横型にして初めて達
成できる効果である。

【００９６】（第９の実施形態）図２５は本発明の第９
の実施形態に係る横型トレンチＭＯＳＦＥＴの構成を示
す平面図であり、図２６（ａ）は図２５の２６Ａ−２６
Ａ線矢視断面図であって、図２６（ｂ）は図２５の２６
Ｂ−２６Ｂ線矢視断面図である。

【００９７】本実施形態は、第７の実施形態の変形構成
であり、図示するように、ｎ型高抵抗層１１２に代え
て、ｐ型高抵抗層１３１が形成されている。また、ｐ型
ウェル層１１３とｎ型ドレイン層１１４との間のｐ型高
抵抗層１３１表面にはｎ型リサーフ拡散層１３２が形成
されている。

【００９８】このような構成によれば、第７の実施形態
の効果に加え、ｎ型リサーフ拡散層１３２による電界緩
和によって、高耐圧化を図ることができる。

【００９９】（第１０の実施形態）図２７は本発明の第
１０の実施形態に係る横型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図２８（ａ）は図２７の２８Ａ−
２８Ａ線矢視断面図であって、図２８（ｂ）は図２７の
２８Ｂ−２８Ｂ線矢視断面図である。

【０１００】本実施形態は、第７の実施形態の変形構成
であり、ｐ型ウェル層１１３とｎ型ドレイン層１１５と
の間のｎ型高抵抗層１１２表面にはｎ型リサーフ拡散層
１３２が形成されている。

【０１０１】このような構成によれば、第７の実施形態
の効果に加え、ｎ型リサーフ拡散層１３２による電界緩
和によって、高耐圧化を図ることができる。

【０１０２】また、本実施形態は、第８の実施形態の変
形構成としても適用可能である。

【０１０３】（第１１の実施形態）図２９は本発明の第
１１の実施形態に係る横型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図３０（ａ）は図２９の３０Ａ−
３０Ａ線矢視断面図であって、図３０（ｂ）は図２９の
３０Ｂ−３０Ｂ線矢視断面図である。

【０１０４】本実施形態は、第７の実施形態の変形構成
であり、ｎ型ドレイン層１１５とｎ型高抵抗層１１２と
の間に、ｎ型高抵抗層１１２よりも高抵抗のｎ型オフセ
ット層１３３が形成されている。

【０１０５】このような構成によれば、第７の実施形態
の効果に加え、ｎ型オフセット層１３３の抵抗分によっ
て、素子耐圧の増大を図ることができる。なお、本実施
形態は、第７〜第１０の実施形態のいずれにも適用可能
である。

【０１０６】また、本実施形態において、Diffusion セ
ルフアライン（ＤＳＡ）を用いずに、ｐ型ウェル層１１
３を拡散により形成し、その後、ｎ型ソース層１１４を
拡散により形成した場合について補足する。この場合、
ｎ型ソース層１１４との接合近傍のｐ型ウェル層１１３
は、ｎ型ソース層１１４側面の１１３Ａの部分よりも、
ｎ型ソース層１１４下面の１１３Ｂの部分の方が低濃度
である。このため、電子ｅは、図３１に示すように、し
きい値電圧の低い１１３Ｂの部分からチャネル内に注入
される。従って、各トレンチ１１６間の１１３Ｂの部分
を大きく形成することにより、電子が容易に注入され、
素子抵抗を低減させることができる。

【０１０７】（第１２の実施形態）図３２は本発明の第
１２の実施形態に係る横型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図３３（ａ）は図３２の３３Ａ−
３３Ａ線矢視断面図であって、図３３（ｂ）は図３２の
３３Ｂ−３３Ｂ線矢視断面図である。

【０１０８】本実施形態は、第１１の実施形態の変形構
成であり、ｎ型オフセット層１３３直下にｎ型高抵抗層
１１２よりも低抵抗のｎ型埋込み層１３４が形成されて
いる。なお、ｎ型埋込み層１３４はそのソース側端部
を、ｎ型オフセット層１３３のソース側端部と上下方向
で略同一位置とするように形成される。

【０１０９】このような構成によれば、導通状態におい
て、ｎ型高抵抗層１１２に注入された電子ｅはトレンチ
１１６側面を通ってｎ型埋込み層１３４に至り、ｎ型埋
込み層１３４からｎ型オフセット層１３３を通ってｎ型
ドレイン層１１５へと流れる。

【０１１０】すなわち、ｎ型オフセット層１３３直下に
ｎ型埋込み層１３４を設けたことにより、電子がトレン
チ１１６側面のチャネル幅内で充分に広がってｎ型埋込
み層１３４に流入するので、オン抵抗をより低減させる
ことができる。

【０１１１】なお、本実施形態では、他にも電子の流れ
を広げるために、図３３（Ａ）及び図３３（Ｂ）に示す
ように、ｎ型ドレイン層１１５の位置をｎ型ソース層の
位置よりも下げて形成したが、これは変形例であり、ｎ
型ドレイン層１１５の位置をｎ型ソース層の位置と同一
平面上にしても良いことは言うまでもない。

【０１１２】（第１３の実施形態）図３４は本発明の第
１３の実施形態に係る横型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図３５（ａ）は図３４の３５Ａ−
３５Ａ線矢視断面図であって、図３５（ｂ）は図３４の
３５Ｂ−３５Ｂ線矢視断面図である。

【０１１３】本実施形態は、第１２の実施形態の変形構
成であり、ｎ型オフセット層１３３直下に形成された低
抵抗のｎ型埋込み層１３５がドレイン−ソース間の中央
近傍まで延長されて設けられている。

【０１１４】このような構成によれば、第１２の実施形
態と同様に、電子ｅがトレンチ側面のチャネル幅内で充
分に広がってｎ型埋込み層１３５に流入するので、オン
抵抗をより低減させることができる。さらに、本実施形
態では、ｎ型埋込み層１３５がドレイン−ソース間の中
央近傍まで設けられているので、図３５（Ｂ）に示すよ
うに、電子ｅの流れの広がり度合を第１２の実施形態よ
りも増大させることができ、さらにオン抵抗を低減させ
ることができる。

【０１１５】なお、第１２及び第１３の実施形態におい
ては、ｎ型埋込み層１３４，１３５をソース側に延ばす
に従い、オン抵抗の低減を図ることができたが、さら
に、ｎ型オフセット層１３３を深く形成して耐圧の向上
を図ってもよい。

【０１１６】（第１４の実施形態）図３６は本発明の第
１４の実施形態に係る横型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図３７（ａ）は図３６の３７Ａ−
３７Ａ線矢視断面図であって、図３７（ｂ）は図３６の
３７Ｂ−３７Ｂ線矢視断面図である。

【０１１７】本実施形態は、第７の実施形態の変形構成
であり、具体的には第１０と第１１の実施形態の組合せ
構成であって、ｎ型ドレイン層１１５とｎ型高抵抗層１
１２との間に、ｎ型高抵抗層１１２よりも高抵抗のｎ型
オフセット層１３３が形成され、且つｐ型ウェル層とｎ
型オフセット層１３３との間のｎ型高抵抗層１１２表面
にはｎ型リサーフ拡散層１３２が形成されている。

【０１１８】このような構成によれば、第７、第１０及
び第１１の実施形態の効果を同時に得ることができる。
すなわち、素子面積を増大させずにオン抵抗を低減で
き、さらに、素子の耐圧を増大させることができる。

【０１１９】（第１５の実施形態）図３８は本発明の第
１５の実施形態に係る縦型トレンチＭＯＳＦＥＴの構成
を示す断面図である。この縦型トレンチＭＯＳＦＥＴ
は、第１１の実施形態の変形構成であり、具体的には、
ｐ型ウェル層１１３の表面に選択的にｐ型基板１１１に
達する深さまでｐ型拡散層１３６が形成され、且つソー
ス電極１１９を電気回路（図示せず）に接続不可とする
ように絶縁層１３７で覆って単なる金属層１１９ｘに代
える一方、新たにソース電極３８がｐ型基板１１１の裏
面に形成されている。また、ドレイン電極１２０ａは、
ドレイン層１１５にコンタクトしつつ、絶縁層１３７上
に一面に形成されている。

【０１２０】すなわち、ｐ型拡散層１３６を介してｐ型
ウェル層１１３とｐ型基板１１１とを電気的に接続する
ことにより、ソース電極１３８をｐ型基板１１１の裏面
に形成する構成とした。この構成は、上面での二層配線
を不要としたことにより、通常Ａｌ配線等で問題となる
配線抵抗を低減できるため、大電流素子に好適である。

【０１２１】なお、動作としては、前述同様に、各電極
１２０ａ，１３８，１１８に所定の電圧を印加すると、
図３９に示すように、電流ｉがドレイン電極１２０ａか
らドレイン層１１５、ｎ型オフセット層１３３を介して
トレンチ１１６側面のチャネルを通過してｐ型ウェル層
１１３に至り、ｐ型ウェル層１１３からｎ型ソース層１
１４及び金属層１１９ｘを介してｐ型ウェル層１１３及
びｐ型拡散層１３６を通ってｐ型基板１１１に行き、ソ
ース電極１３８へと流れる。

【０１２２】上述したように本実施形態によれば、第１
１の実施形態の効果に加え、大電流素子に好適な構成を
実現することができる。また、ドレイン層１１５は、Ｉ
ＧＢＴを構成するためのｐ型層に置き換えることができ
る。すなわち、本実施形態は、ドレイン層１１５に代え
てｐ型層を設けることにより、ＩＧＢＴに適用させるこ
とができる。

【０１２３】（第１６の実施形態）図４０は本発明の第
１６の実施形態に係る縦型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図４１は図４０の４１−４１線矢
視断面図である。

【０１２４】この縦型トレンチＭＯＳＦＥＴは、ｎ型基
板１１１ｎ上にｎ型バッファ層１１２ｂ及びｎ型エピタ
キシャル層１１２ｃが順次形成され、ｎ型エピタキシャ
ル層１１２ｃ表面に選択的に互いに略平行となるストラ
イプ状のｐ型ウェル層１１３が形成されている。ｐ型ウ
ェル層１１３表面には選択的に互いに略平行のストライ
プ状のｎ型ソース層１１４が形成されている。

【０１２５】ここで、一方のｎ型ソース層１１４端部か
らｐ型ウェル層１１３及びｎ型エピタキシャル層１１２
ｃを介して他方のｐ型ウェル層１１３及びｎ型ソース層
１１４端部に至る中間領域には、ｐ型ウェル層１１３及
びｎ型エピタキシャル層１１２ｃを貫通してｎ型バッフ
ァ層１１２ｂの途中の深さまでトレンチ１１６ａが形成
されている。なお、このトレンチ１１６ａの平面形状
は、連続した略十字型であり、具体的には各ｎ型ソース
層１１４とは略直交する方向のストライプ状の平面形状
に対してその中間を各ｎ型ソース層１１４とは略平行に
ストライプ状の平面形状が貫いている。

【０１２６】また、トレンチ１１６ａ内には、ＳｉＯ₂
からなるゲート絶縁膜１１７を介してポリシリコンから
なるゲート電極１１８が形成されている。また、各ソー
ス間の中間領域上には、ゲート電極１１８上を含めてＳ
ｉＯ₂ からなる絶縁層１３７が形成されている。ソース
電極１３８ｂは、ｎ型ソース層１１４にコンタクトしつ
つ、絶縁層１３７上に一面に形成されている。一方、ｎ
型基板１１１ｎにおけるソース電極１３８ｂとは反対側
の面上には、ドレイン電極１２０ｂが形成されている。

【０１２７】以上のような構成により、導通状態では、
図４１に示すように、ソース電極１３８ｂから供給され
る電子ｅがｎ型ソース層１１４を介しｐ型ウェル層１１
３におけるトレンチ１１６ａ界面の反転層を通ってｎ型
エピタキシャル層１１２ｃに注入され、トレンチ１１６
ａ側面のチャネルに沿ってｎ型バッファ層１１２ｂに到
達し、ｎ型基板１１１ｎを通ってドレイン電極１２０ｂ
へと流れる。

【０１２８】従って、本実施形態によっても、第１５の
実施形態と同様の効果を得ることができる。

【０１２９】また、本実施形態は、図４２に示す平面
図、図４３に示す図４２の４３−４３線矢視断面図、及
び図４４に示す図４２の４４−４４線矢視断面図のよう
に、各トレンチの中間を略直交して貫通するトレンチを
省略した構造に変形しても良い。このような構造として
も、本実施形態と同様の効果を得ることができる。ま
た、本実施形態及びその変形例は、図４５又は図４６に
示す断面図のように、ｎ+型基板１１１ｎに代えて、ｐ+
型基板１１１ｐを用いたＩＧＢＴ（Insulated Gate Bi
polar Transistor ）に変形してもよい。

【０１３０】（第１７の実施形態）図４７は本発明の第
１７の実施形態に係る縦型トレンチＭＯＳＦＥＴの構成
を示す断面図である。この縦型トレンチＭＯＳＦＥＴ
は、ｎ型基板１１１ｎ上にｎ型エピタキシャル層１１２
ｃが形成され、且つｎ型エピタキシャル層１１２ｃとｎ
型基板１１１ｎとの界面には、ｎ型エピタキシャル層１
１２ｃよりも低抵抗を有するストライプ状のｎ型埋込み
層１３５ａが選択的に形成されている。ｎ型エピタキシ
ャル層１１２ｃ表面には、ｎ型埋込み層１３５ａとは略
平行に且つｎ型埋込み層１３５ａに到達する深さまで選
択的にストライプ状のｎ型オフセット層１３３ａが形成
されている。ｎ型オフセット層１３３ａの表面には、ｎ
型オフセット層１３３ａとは略平行となるように選択的
にストライプ状のｎ型低抵抗層１１５ａが形成されてい
る。

【０１３１】一方、ｎ型エピタキシャル層１１２ｃ表面
におけるｎ型オフセット層１３３ａとは異なる領域に
は、ｎ型オフセット層１３３ａとは略平行となるように
選択的にストライプ状のｐ型ウェル層１１３が形成され
ている。このｐ型ウェル層１１３の端部は、上下方向に
おいてｎ型エピタキシャル層１１２ｃを介してｎ型埋込
み層１３５ａの端部と重なっている。ｐ型ウェル層１１
３表面には、ｐ型ウェル層１１３とは略平行となるよう
に選択的にストライプ状のｎ型ソース層１１４が形成さ
れている。

【０１３２】ここで、ｎ型ソース層１１４端部からｐ型
ウェル層１１３及びｎ型エピタキシャル層１１２ｃを介
してｎ型オフセット層１３３ａに至る中間領域には、ｐ
型ウェル層１１３及びｎ型エピタキシャル層１１２ｃを
貫通してｎ型埋込み層１３５ａに到達する深さまで複数
のトレンチ１１６が形成されている。なお、各トレンチ
１１６は、前述同様に、ｎ型ソース層１１４及びｎ型低
抵抗層１１５ａとは略直交する方向のストライプ状の平
面形状を有し、互いに略平行に配置されている。

【０１３３】また、各トレンチ１１６にはゲート絶縁膜
１１７を介してゲート電極１１８が形成されている。ま
た、ｎ型ソース層１１４−ｎ型低抵抗層１１５ａ間の中
間領域上には、ゲート電極１１８上を含めて絶縁層１３
７が形成されている。ソース電極１３８ｂは、ｎ型ソー
ス層１１４にコンタクトしつつ、絶縁層１３７上に一面
に形成されている。一方、ｎ型基板１１１ｎにおけるソ
ース電極１３８ｂとは反対側の面上には、ドレイン電極
１２０ｂが形成されている。

【０１３４】以上のような構成により、導通状態では、
図４８に示すように、ソース電極１３８ｂから供給され
る電子ｅがｎ型ソース層１１４を介しｐ型ウェル層１１
３表面の反転層を通ってｎ型エピタキシャル層１１２ｃ
に注入され、トレンチ１１６側面のチャネルに沿ってｎ
型埋込み層１３５ａを介し又は介さずにｎ型オフセット
層１３３ａからｎ型低抵抗層１１５ａに到達する。この
電子ｅは、ｎ型低抵抗層１１５ａからｎ型オフセット層
１３３ａ及びｎ型埋込み層１３５ａを通ってｎ型基板１
１１ｎに到達し、ｎ型基板１１１ｎからドレイン電極１
２０ｂへと流れる。

【０１３５】従って、本実施形態によっても、第１５の
実施形態と同様の効果を得ることができる。また、ｎ型
埋込み層１３５ａを備えたことにより、電子ｅをトレン
チ側面のチャネル幅内で充分に広がらせてｎ型低抵抗層
１１５ａに流入させることができるので、オン抵抗をよ
り低減させることができる。

【０１３６】また、図３８〜図４８に示す構造は、単結
晶シリコン又は多結晶シリコンのいずれでも実現可能と
なっている。但し、単結晶シリコンを用いた方が容易に
製造可能である。

【０１３７】（第１８の実施形態）図４９は本発明の第
１８の実施形態に係る縦型トレンチＭＯＳＦＥＴの半導
体層の表面構成を示す平面図であり、図５０は図４９の
５０−５０線矢視断面図である。図５１は図４９の５１
−５１線矢視断面図である。

【０１３８】この半導体装置は、トレンチ間隔を短縮可
能な構造であり、また、寄生のｎｐｎトランジスタ動作
を無くす観点から半導体層が多結晶シリコンで形成され
ている。

【０１３９】具体的には、図５０及び図５１に示すよう
に、金属層のドレイン電極１２０ｂ上に、０．２μｍ厚
のｎ+ 型ドレイン層１１５ｘ、０．５μｍ厚のｎ- 型ベ
ース層１１２ｘ、０．３μｍ厚のｐ型ベース層１１３
ｘ、ｐ+ 型コンタクト層１００及び０．２μｍ厚のｎ+
型ソース層１１４ｘが順次形成されている。ここで、ｐ
+ 型コンタクト層１００は、直線状の平面形状を有し、
ｐ型ベース層１１３ｘ表面に選択的に形成されている。
また、ｎ+ 型ソース層１１４ｘは、ｐ+ 型コンタクト層
１００とは異なる領域のｐ型ベース層１１３ｘ表面に選
択的に形成されている。

【０１４０】ｎ+ 型ソース層１１４ｘには、ｐ+ 型コン
タクト層１００の長手方向とは略直交する方向に長手方
向を有し、且つドレイン電極１２０ｂに達する深さを有
する複数のトレンチ１１６ｘが形成されている。各トレ
ンチ１１６ｘは、０．４μｍの幅と１０μｍの長さとを
有し、互いに横方向には０．４μｍの間隔Ｗをもち、且
つ長手方向には２μｍの間隔をもって配列されている。
なお、この２μｍの間隔内には、トレンチ１１６ｘの長
手方向に略直交する方向に沿って直線状のｐ+型コンタ
クト層１００が形成されている。

【０１４１】なお、これらの寸法は一例であり、例えば
各トレンチ１１６ｘの間隔Ｗは０．０３〜０．８μｍの
間で任意に設定可能である。各トレンチ１１６ｘ内には
絶縁膜１１７を介してゲート電極１１８が埋込形成され
ている。

【０１４２】また、ｐ⁺ 型コンタクト層１００及びその
近傍のｎ+ 型ソース層１１４ｘにコンタクトするように
ソース電極１３８ｂが形成されている。

【０１４３】次に、このような半導体装置の製造方法に
ついて述べる。

【０１４４】ドレイン電極１２０ｂとしての金属層上
に、０．２μｍ厚のｎ⁺ 型アモルファスシリコン層及び
１μｍ厚のｎ^- 型高抵抗層が順次堆積される。

【０１４５】続いて、６００℃、２０時間の条件のアニ
ールにより、アモルファスシリコンが多結晶シリコンに
変質されてｎ+ 型ドレイン層１１５ｘに形成される。続
いて、１００ｋｅＶでボロンがイオン注入され、１５ｋ
ｅＶでＡｓとボロンをイオン注入することにより、１μ
ｍ厚のｎ^- 型高抵抗層が０．５μｍ厚のｎ- 型ベース層
１１２ｘ、０．３μｍ厚のｐ型ベース層１１３ｘ及び
０．２μｍ厚のｎ⁺ 型ソース層１１４ｘ、０．３μｍ厚
のｐ+ 型コンタクト層１００の積層構造に形成される。

【０１４６】以下、単結晶シリコンのときの周知の製造
方法により、トレンチ構造のＭＯＳＦＥＴが形成され
る。例えばRIE 法により、ｎ+ 型ソース層１１４ｘの表
面からドレイン電極１２０ｂに達する深さの複数のトレ
ンチ１１６ｘが選択的に形成される。続いて、基板全面
に絶縁膜１１７が形成された後、各トレンチ１１６ｘ内
の絶縁膜１１７上にゲート電極１１８としての多結晶シ
リコンが埋込形成される。

【０１４７】この多結晶シリコンは、各ゲートを接続す
る部分を残して他を取り除く。次に、多結晶シリコンに
リンを拡散して低抵抗化する。

【０１４８】また、基板上に、ｐ+ 型コンタクト層１０
０及びその近傍領域を露出させるためのコンタクトホー
ル１０１を有して層間絶縁層１０２が選択的に形成され
る。その後、ｐ+ 型コンタクト層１００及びその近傍の
ｎ+ 型ソース層１１４ｘにコンタクトしてソース電極１
３８ｂが形成される。

【０１４９】上述したように本実施形態によれば、トレ
ンチ構造のゲート電極１１８と、ソース電極１３８ｂの
コンタクト領域とを離して形成したので、０．５μｍ以
下という狭いトレンチ間隔Ｗを実現でき、且つ半導体層
を多結晶シリコンで形成したので、早いスイッチング速
度と大電流の遮断とを同時に実現させることができる。

【０１５０】すなわち、縦型ＭＯＳＦＥＴが多結晶シリ
コンで製造されることにより、寄生のｎｐｎトランジス
タの増幅率が実質的に０となるため、ＭＯＳＦＥＴは、
大電流を遮断でき、また、スイッチング速度を向上でき
る。

【０１５１】補足すると、本実施形態の構造は、単結晶
シリコンを用いた場合、ｐ型ベース層１１３ｘとｎ+ 型
ソース層１１４ｘとをショートさせた部分から離れた部
分で寄生のｎｐｎトランジスタが動作するため、スイッ
チング速度が遅く、また、大電流を遮断できない問題が
ある。

【０１５２】例えば、本実施形態の構造のＭＯＳＦＥＴ
は、単結晶シリコンから形成された場合、遮断可能な電
流が１Ａである。一方、本実施形態の構造のＭＯＳＦＥ
Ｔは、多結晶シリコンから形成された場合、遮断可能な
電流が２０Ａであり、単結晶シリコンの場合よりも２０
倍大きい電流を遮断できる。

【０１５３】また、多結晶シリコンからなるＭＯＳＦＥ
Ｔは、寄生のｎｐｎトランジスタが動作しないので、タ
ーンオフ時のスイッチング速度を単結晶シリコンのＭＯ
ＳＦＥＴよりも高速化することができる。

【０１５４】また、ｐ+ 型コンタクト層１００の長手方
向と各トレンチ１１６ｘの長手方向とは互いに略直交す
る関係にあるので、ソース電極１３８ｂから注入される
電子がスムーズにトレンチ間のチャネル領域を流れるこ
とができる。

【０１５５】（第１９の実施形態）以上の第７〜第１８
の実施形態がトレンチ構造に係る本発明の基本構成であ
る。次に、トレンチ構造に係る実施形態のうち、ウェル
層内にソース層とドレイン層とをもつものについて単結
晶シリコンを例に挙げて述べる。

【０１５６】図５２は本発明の第１９の実施形態に係る
横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、
図５３（ａ）は図５２の５３Ａ−５３Ａ線矢視断面図で
あって、図５３（ｂ）は図５２の５３Ｂ−５３Ｂ線矢視
断面図である。

【０１５７】この横型トレンチＭＯＳＦＥＴは、ｐ型基
板１４１ｐ上に選択的にｐ型ウェル層１４２ｐが形成さ
れている。ｐ型ウェル層１４１ｐ表面は、選択的にスト
ライプ状にｎ型ソース層１４３ｎが形成され、且つｎ型
ソース層１４３ｎから離れた位置にｎ型ソース層１４３
ｎとは平行となるようにストライプ状のｎ型ドレイン層
１４４ｎが選択的に形成されている。

【０１５８】ｎ型ドレイン層１４４ｎの端部からｐ型ウ
ェル層１４２ｐ及びｎ型ソース層１４３ｎの端部に至る
中間領域には、ｐ型ウェル層１４２ｐの途中の深さまで
複数のトレンチ１４５が形成されている。なお、各トレ
ンチ１４５は、ｎ型ソース層１４３ｎ及びｎ型ドレイン
層１４４ｎとは直交する方向のストライプ状の平面形状
を有し、互いに略平行に配置されている。

【０１５９】また、ドレイン−ソース間の中間領域及び
各トレンチ１４５には、ゲート絶縁膜１４６を介してゲ
ート電極１４７が形成されている。ｎ型ソース層１４３
ｎ上にはソース電極１４８が形成されている。ｎ型ドレ
イン層１４４ｎ上にはドレイン電極１４９が形成されて
いる。

【０１６０】このような構成によれば、前述同様に、ド
レイン電極１４９に正電圧、ソース電極１４８に負電圧
が印加されているとき、ソースよりも正となる正電圧を
ゲート電極１４７に印加すると、ｐ型ウェル層１４２ｐ
のゲート電極１４７に接した表面がｎ型に反転し、電子
がｎ型ソース層１４３ｎから反転層を介してｎ型ドレイ
ン層１４４ｎに流れる。すなわち、素子が導通状態にな
る。

【０１６１】このとき、ｐ型ウェル層１４２ｐはトレン
チ１４５に沿って内部にチャネルが形成され、前述同様
に、電流が内部に広がって流れる。よって、この内部の
チャネルの幅に応じてオン抵抗を低減させることができ
る。

【０１６２】ここで、トレンチ１４５の幅をＷ１、トレ
ンチ１４５の間隔をＷ２、トレンチ１４５の深さをｄと
すると単位面積当りのチャネル幅は、従来例と比較して
（Ｗ１＋Ｗ２＋２ｄ）／（Ｗ１＋Ｗ２）倍に増加させる
ことができる。

【０１６３】例えばＷ１＝Ｗ２＝Ｗとし、深さｄ＝１μ
ｍとしたとき、オン抵抗とＷの関係を図５４に示す。こ
のようにＷが狭くなると、単位面積当りのチャネル幅が
増加するためにオン抵抗は低減される。また、０．６μ
ｍ以下のＷ２では、トレンチ１４５に挟まれた部分がゲ
ートオンの際に完全に空乏化するので、チャネルに直交
する方向の電界が無くなり、オン抵抗の低減が顕著にな
る。しかし、０．０３μｍ以下のＷ２は、表面の凹凸に
よる散乱の効果が大きくなってオン抵抗が低下しなくな
る。また、０．０１μｍよりも狭いＷ２は、オン抵抗を
増加させてしまう。よって、前述同様に、Ｗ２は０．０
１〜０．８μｍの範囲内にあることが好ましい。

【０１６４】上述したように本実施形態によればｐウェ
ル層１４２ｐにｎ型ソース層１４３ｎとｎ型ドレイン層
１４４ｎとを設けた構成としても、第７の実施形態と同
様の効果を得ることができる。

【０１６５】（第２０の実施形態）図５５は本発明の第
２０の実施形態に係る横型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図５６（ａ）は図５５の５６Ａ−
５６Ａ線矢視断面図であって、図５６（ｂ）は図５５の
５６Ｂ−５６Ｂ線矢視断面図である。

【０１６６】本実施形態は、第１９の実施形態の変形構
成であり、ｐ型ウェル層１４２ｐ、ｎ型ソース層１４３
ｎ及びｎ型ドレイン層１４４ｎの導電型を反転させたも
のであり、具体的には、ｐ型ウェル層１４２ｐ、ｎ型ソ
ース層１４３ｎ及びｎ型ドレイン層１４４ｎに代えて、
ｎ型ウェル層１４２ｎ、ｐ型ソース層１４３ｐ及びｐ型
ドレイン層１４４ｐを備えている。

【０１６７】以上のような構成としても、第１９の実施
形態と同様な効果を得ることができる。また、本実施形
態は、第１９の実施形態と組合せることにより、ブリッ
ジ回路や、プッシュプル回路を構成することができる。

【０１６８】（第２１の実施形態）図５７は本発明の第
２１の実施形態に係る横型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図５８（ａ）は図５７の５８Ａ−
５８Ａ線矢視断面図であって、図５８（ｂ）は図５７の
５８Ｂ−５８Ｂ線矢視断面図である。

【０１６９】本実施形態は、第１９の実施形態の変形構
成であり、ｐ型ウェル層の周辺構造の変形例であって、
具体的には、ｐ型基板１４１ｐ表面に選択的に低抵抗の
ｐ型埋込層１５１ｐが形成され、ｐ型埋込層１５１ｐ上
にはｎ型エピタキシャル層１５２ｎが形成され、ｎ型エ
ピタキシャル層１５２ｎ表面にはｐ型ウェル層１４２ｐ
がｐ型埋込層１５１ｐに到達するように形成されてい
る。ｐ型ウェル層１４２ｐ内の構造は第１２の実施形態
と同様である。

【０１７０】このような構成としても、第１９の実施形
態と同様の効果を得ることができる。

【０１７１】（第２２の実施形態）図５９は本発明の第
２２の実施形態に係る横型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図６０（ａ）は図５９の６０Ａ−
６０Ａ線矢視断面図であって、図６０（ｂ）は図５９の
６０Ｂ−６０Ｂ線矢視断面図である。

【０１７２】本実施形態は、第２１の実施形態の変形構
成であり、ｐ型埋込み層１５１ｐ、ｐ型ウェル層１４２
ｐ、ｎ型ソース層１４３ｎ及びｎ型ドレイン層１４４ｎ
の導電型を反転させたものであり、具体的には、ｐ型埋
込み層１５１ｐ、ｐ型ウェル層１４２ｐ、ｎ型ソース層
１４４ｎ及びｎ型ドレイン層１４４ｎに代えて、ｎ型埋
込み層１５１ｎ、ｎ型ウェル層１４２ｎ、ｐ型ソース層
１４３ｐ及びｐ型ドレイン層１４４ｐを備えている。

【０１７３】以上のような構成としても、第２１の実施
形態と同様な効果を得ることができる。また、本実施形
態は、第２１の実施形態と組合せることにより、ブリッ
ジ回路や、プッシュプル回路を構成することができる。

【０１７４】（第２３の実施形態）図６１は本発明の第
２３の実施形態に係る横型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図６２（ａ）は図６１の６２Ａ−
６２Ａ線矢視断面図であって、図６２（ｂ）は図６１の
６２Ｂ−６２Ｂ線矢視断面図である。

【０１７５】本実施形態は、第１９の実施形態の変形構
成であり、具体的には、ｎ型ドレイン層１４４ｎとｐ型
ウェル層１４２ｐとの間に、ｎ型ドレイン層１４４ｎよ
りも高抵抗のｎ型オフセット層１６１ｎを備えている。

【０１７６】ここで、ｎ型オフセット層１６１ｎは、例
えば、ゲート電極１４７をマスクとして自己整合的に形
成可能となっている。また、ｎ型ドレイン層１４４ｎ
は、例えば、ｎ型オフセット層１６１ｎの形成後、少な
くともゲート電極１４７上及びｎ型オフセット層１６１
ｎ上に酸化膜が形成され、ＲＩＥにより酸化膜が除去さ
れてゲート電極１４７に酸化膜からなる側壁１６２が形
成され、さらに、ゲート電極１４７及びその側壁１６２
をマスクとして自己整合的に拡散により形成可能となっ
ている。

【０１７７】このような構成としても、第１９の実施形
態の効果を得ることができる。また、第１９の実施形態
と比べ、ゲート絶縁膜１４６が薄くなり、ｐ型ウェル層
１４２ｐが高濃度になっても、ゲート下におけるドレイ
ン端の電界を緩和できるので、耐圧を維持することがで
きる。

【０１７８】（第２４の実施形態）図６３は本発明の第
２４の実施形態に係る横型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図６４（ａ）は図６３の６４Ａ−
６４Ａ線矢視断面図であって、図６４（ｂ）は図６３の
６４Ｂ−６４Ｂ線矢視断面図である。

【０１７９】本実施形態は、第２３の実施形態の変形構
成であり、ｐ型ウェル層１４２ｐ、ｎ型ソース層１４３
ｎ、ｎ型オフセット層１６１ｎ及びｎ型ドレイン層１４
４ｎの導電型を反転させたものであり、具体的には、ｐ
型ウェル層１４２ｐ、ｎ型ソース層１４３ｎ、ｎ型オフ
セット層１６１ｎ及びｎ型ドレイン層１４４ｎに代え
て、ｎ型ウェル層１４２ｎ、ｐ型ソース層１４３ｐ、ｐ
型オフセット層１６１ｐ及びｐ型ドレイン層１４４ｐを
備えている。

【０１８０】以上のような構成としても、第２３の実施
形態と同様な効果を得ることができる。また、本実施形
態は、第２３の実施形態と組合せることにより、ブリッ
ジ回路や、プッシュプル回路を構成することができる。

【０１８１】（第２５の実施形態）図６５は本発明の第
２５の実施形態に係る横型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図６６（ａ）は図６５の６６Ａ−
６６Ａ線矢視断面図であって、図６６（ｂ）は図６５の
６６Ｂ−６６Ｂ線矢視断面図である。

【０１８２】本実施形態は、第２３の実施形態の変形構
成であり、具体的には、ｎ型ソース層１４３ｎとｐ型ウ
ェル層１４２ｐとの間に、ｎ型ソース層１４３ｎよりも
高抵抗のｎ型低濃度層１７１ｎを備えている。

【０１８３】ここで、ｎ型低濃度層１７１ｎは、前述し
たｎ型オフセット層１６１ｎと同様の形成工程により、
ｎ型オフセット層１６１ｎと同時に形成される。また同
様に、ｎ型ソース層１４３ｎは、前述したｎ型ドレイン
層１４４ｎと同様の形成工程により、ｎ型ドレイン層１
４４ｎと同時に形成される。

【０１８４】このような構成としても、第２３の実施形
態の効果を得ることができる。また、本実施形態は、第
２３の実施形態と比べ、ｎ型ソース層１４３ｎとｎ型ド
レイン層１４４ｎとを同時に形成できるので、工程数を
削減することができる。

【０１８５】（第２６の実施形態）図６７は本発明の第
２６の実施形態に係る横型トレンチＭＯＳＦＥＴの構成
を示す平面図であり、図６８（ａ）は図６７の６８Ａ−
６８Ａ線矢視断面図であって、図６８（ｂ）は図６７の
６８Ｂ−６８Ｂ線矢視断面図である。

【０１８６】本実施形態は、第２５の実施形態の変形構
成であり、ｐ型ウェル層１４２ｐ、ｎ型ソース層１４３
ｎ、ｎ型低濃度層１７１ｎ、ｎ型オフセット層１６１ｎ
及びｎ型ドレイン層１４４ｎの導電型を反転させたもの
であり、具体的には、ｐ型ウェル層１４２ｐ、ｎ型ソー
ス層１４３ｎ、ｎ型低濃度層１７１ｎ、ｎ型オフセット
層１６１ｎ及びｎ型ドレイン層１４４ｎに代えて、ｎ型
ウェル層１４２ｎ、ｐ型ソース層１４３ｐ、ｐ型低濃度
層１７１ｐ、ｐ型オフセット層１６１ｐ及びｐ型ドレイ
ン層１４４ｐを備えている。

【０１８７】以上のような構成としても、第２５の実施
形態と同様な効果を得ることができる。また、本実施形
態は、第２５の実施形態と組合せることにより、ブリッ
ジ回路や、プッシュプル回路を構成することができる。

【０１８８】以上、本発明の実施形態を説明したが、本
発明は上述の実施形態に限定されるものではない。例え
ば、上述の実施形態ではｐ型を第１導電型、ｎ型を第２
導電型としたが、導電型を全て逆にしても良い。

【０１８９】その他、本発明はその要旨を逸脱しない範
囲で種々変形して実施できる。

【０１９０】

【発明の効果】以上説明したように本発明によれば、携
帯用機器のスイッチング素子としても使用でき、低耐圧
と低オン抵抗を実現できる半導体装置を提供できる。

【０１９１】また、素子の面積を増大させずに大幅にオ
ン抵抗を低減できる半導体装置を提供できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置の構
成を示す平面図

【図２】図１の２−２線矢視断面図

【図３】図１の３−３線矢視断面図

【図４】本発明の第２の実施形態に係る半導体装置の構
成を示す断面図

【図５】本発明の第３の実施形態に係る半導体装置の構
成を示す断面図

【図６】図５の６−６線矢視断面図

【図７】同実施形態における変形構成を示す断面図

【図８】本発明の第４の実施形態に係る半導体装置の構
成を示す断面図

【図９】図８の９−９線矢視断面図

【図１０】本発明の第５の実施形態に係る半導体装置の
構成を示す平面図

【図１１】図１０の１１−１１線矢視断面図

【図１２】図１０の１２−１２線矢視断面図

【図１３】本発明の第６の実施形態における第１の実施
形態の変形構成を示す断面図

【図１４】同実施形態における第２の実施形態の変形構
成を示す断面図

【図１５】同実施形態における第３の実施形態の変形構
成を示す断面図

【図１６】同実施形態における第３の実施形態の変形構
成の変形構成を示す断面図

【図１７】同実施形態における第４の実施形態の変形構
成を示す断面図

【図１８】同実施形態における第５の実施形態の変形構
成を示す断面図

【図１９】本発明の第７の実施形態に係る横型トレンチ
ＭＯＳＦＥＴの構成を示す平面図

【図２０】図１９の２０Ａ−２０Ａ線及び２０Ｂ−２０
Ｂ線矢視断面図

【図２１】同実施形態における横型トレンチＭＯＳＦＥ
Ｔのオン抵抗におけるトレンチ間隔の依存性を対数目盛
で示す図

【図２２】同実施形態における効果を説明するための従
来素子の断面図

【図２３】本発明の第８の実施形態に係る横型トレンチ
ＭＯＳＦＥＴの構成を示す平面図

【図２４】図２３の２４Ａ−２４Ａ線及び２４Ｂ−２４
Ｂ線矢視断面図

【図２５】本発明の第９の実施形態に係る横型トレンチ
ＭＯＳＦＥＴの構成を示す平面図

【図２６】図２５の２６Ａ−２６Ａ線及び２６Ｂ−２６
Ｂ線矢視断面図

【図２７】本発明の第１０の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図２８】図２７の２８Ａ−２８Ａ線及び２８Ｂ−２８
Ｂ線矢視断面図

【図２９】本発明の第１１の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図３０】図２９の３０Ａ−３０Ａ線及び３０Ｂ−３０
Ｂ線矢視断面図

【図３１】同実施形態における最適な態様を説明するた
めの模式図

【図３２】本発明の第１２の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図３３】図３２の３３Ａ−３３Ａ線及び３３Ｂ−３３
Ｂ線矢視断面図

【図３４】本発明の第１３の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図３５】図３４の３５Ａ−３５Ａ線及び３５Ｂ−３５
Ｂ線矢視断面図

【図３６】本発明の第１４の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図３７】図３６の３７Ａ−３７Ａ線及び３７Ｂ−３７
Ｂ線矢視断面図

【図３８】本発明の第１５の実施形態に係る縦型トレン
チＭＯＳＦＥＴの構成を示す断面図

【図３９】同実施形態における電流の経路を説明するた
めの模式図

【図４０】本発明の第１６の実施形態に係る縦型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図４１】図４０の４１−４１線矢視断面図

【図４２】同実施形態の変形構成を示す平面図

【図４３】図４２の４３−４３線矢視断面図

【図４４】図４２の４４−４４線矢視断面図

【図４５】同実施形態の変形構成を示す断面図

【図４６】同実施形態の変形構成の変形構成を示す断面
図

【図４７】本発明の第１７の実施形態に係る縦型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図４８】同実施形態における電流の経路を説明するた
めの模式図

【図４９】本発明の第１８の実施形態に係る縦型トレン
チＭＯＳＦＥＴの半導体層の表面構成を示す平面図

【図５０】図４９の５０−５０線矢視断面図

【図５１】図４９の５１−５１線矢視断面図

【図５２】本発明の第１９の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図５３】図５２の５３Ａ−５３Ａ線及び５３Ｂ−５３
Ｂ線矢視断面図

【図５４】同実施形態におけるオン抵抗とトレンチ寸法
との関係を示す図

【図５５】本発明の第２０の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図５６】図５５の５６Ａ−５６Ａ線及び５６Ｂ−５６
Ｂ線矢視断面図

【図５７】本発明の第２１の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図５８】図５７の５８Ａ−５８Ａ線及び５８Ｂ−５８
Ｂ線矢視断面図

【図５９】本発明の第２２の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図６０】図５９の６０Ａ−６０Ａ線及び６０Ｂ−６０
Ｂ線矢視断面図

【図６１】本発明の第２３の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図６２】図６１の６２Ａ−６２Ａ線及び６２Ｂ−６２
Ｂ線矢視断面図

【図６３】本発明の第２４の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図６４】図６３の６４Ａ−６４Ａ線及び６４Ｂ−６４
Ｂ線矢視断面図

【図６５】本発明の第２５の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図６６】図６５の６６Ａ−６６Ａ線及び６６Ｂ−６６
Ｂ線矢視断面図

【図６７】本発明の第２６の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図

【図６８】図６７の６８Ａ−６８Ａ線及び６８Ｂ−６８
Ｂ線矢視断面図

【図６９】従来の横型ＭＯＳＦＥＴの構成を示す平面図

【図７０】図６９の７０−７０線矢視断面図

【図７１】従来の縦型ＭＯＳＦＥＴの構成を示す断面図

【図７２】従来の縦型ＭＯＳＦＥＴの構成を示す断面図

【符号の説明】

２１…基板 ２２，２２ａ，５４，５６，５７…酸化膜 ２３…ソース電極 ２４…ドレイン電極 ２５…チャネル層 ２５ｎ…ｎ- 型チャネル層 ２６…ソース層 ２６ｐ…ｐ+ 型ソース層 ２７…ドレイン層 ２７ｐ…ｐ+ 型ドレイン層 ２８…酸化膜 ２９…ゲート電極 ２９ｐ，３２ｐ，４１ｐ，５５ｐ…ｐ+ 型ゲート電極 ３０…多結晶半導体層 ３１…ゲート配線層 ３３，４０…ｎ- 型高抵抗層 ５１，５３…ｎ+ 型多結晶シリコン層 ５２…ｎ- 型多結晶シリコン層 １００…ｐ+ 型コンタクト層 １１１，１４１ｐ…ｐ型基板 １１１ｎ…ｎ型基板 １１２…ｎ型高抵抗層 １１２ｂ…ｎ型バッファ層 １１２ｃ，１５２ｎ…ｎ型エピタキシャル層 １１２ｘ…ｎ- 型ベース層 １１３，１４２ｐ…ｐ型ウェル層 １１３ｘ…ｐ型ベース層 １１４，１１４ｘ，１４３ｎ…ｎ型ソース層 １１５，１１５ｘ，１４４ｎ…ｎ型ドレイン層 １１５ａ…ｎ型低抵抗層 １１６，１１６ａ，１１６ｘ，１４５…トレンチ １１７，１４６…ゲート絶縁膜 １１８，１４７…ゲート電極 １１９，１３８，１３８ｂ，１４８…ソース電極 １１９ｘ…金属層 １２０，１２０ａ，１２０ｂ，１４９…ドレイン電極 １３１…ｐ型高抵抗層 １３２…ｎ型リサーフ拡散層 １３３，１３３ａ…ｎ型オフセット層 １３４，１３５，１３５ａ，１５１ｎ…ｎ型埋込み層 １３６…ｐ型拡散層 １３７…絶縁層 １４２ｎ…ｎ型ウェル層 １４３ｐ…ｐ型ソース層 １４４ｐ…ｐ型ドレイン層 １５１ｐ…ｐ型埋込層 １６１ｎ…ｎ型オフセット層 １６１ｐ…ｐ型オフセット層 １６２…側壁 １７１ｎ…ｎ型低濃度層 １７１ｐ…ｐ型低濃度層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｆ ６２６Ａ ６５３Ｄ ６５５Ａ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 平板形状を有し、両端が中央部よりも高
   濃度に不純物を含有して夫々ソース領域及びドレイン領
   域を形成し、前記中央部がチャネル領域を形成する第１
   の多結晶半導体層と、 前記第１の多結晶半導体層の中央部を両面から夫々絶縁
   膜を介して挟む複数のゲート電極と、 前記ソース領域に形成されたソース電極と、 前記ドレイン領域に形成されたドレイン電極とを備えた
   ことを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 前記第１の多結晶半導体層は複数層あり、互いに略並列
   に配置されていることを特徴とする半導体装置。
3. 【請求項３】 請求項１又は請求項２に記載の半導体装
   置において、 前記第１の多結晶半導体層の厚さは８００ｎｍ以下であ
   ることを特徴とする半導体装置。
4. 【請求項４】 請求項１乃至請求項３のいずれか１項に
   記載の半導体装置において、 前記第１の多結晶半導体層のいずれかの領域と同時に形
   成された第２の多結晶半導体層と、 前記第２の多結晶半導体層に形成されたＣＭＯＳトラン
   ジスタとを備えたことを特徴とする半導体装置。
5. 【請求項５】 ソース電極と、 前記ソース電極上に形成された第１導電型基板と、 前記第１導電型基板上に形成された第２導電型高抵抗層
   と、 前記第２導電型高抵抗層上に形成された第１導電型ベー
   ス層と、 前記第１導電型ベース層の表面から前記第１導電型基板
   に達する深さを有して前記第１導電型ベース層の表面に
   形成された第１導電型拡散層と、 前記第１導電型拡散層と前記第１導電型ベース層との間
   に形成された第２導電型ソース層と、 前記第１導電型拡散層及び前記第２導電型ソース層上に
   形成された導体材料層と、 前記第２導電型高抵抗層の表面に形成された第２導電型
   ドレイン層と、 前記第２導電型ドレイン層に形成されたドレイン電極
   と、 前記２導電型ドレイン層と前記第２導電型ソース層との
   間で前記第２導電型高抵抗層の途中の深さまで形成され
   た複数のトレンチ内にゲート絶縁膜を介して埋込形成さ
   れたゲート電極とを備えたことを特徴とする半導体装
   置。
6. 【請求項６】 ドレイン電極と、 前記ドレイン電極上に形成された第２導電型ドレイン層
   と、 前記第２導電型ドレイン層上に形成された第２導電型高
   抵抗層と、 前記第２導電型高抵抗層上に互いに略平行に形成された
   複数の第１導電型ベース層と、 前記各第１導電型ベース層の表面に互いに略平行に形成
   された複数の第２導電型ソース層と、 前記各第２導電型ソース層に形成されたソース電極と、 前記各第２導電型ソース層間に前記第２導電型高抵抗層
   の途中の深さまで形成された複数のトレンチ内にゲート
   絶縁膜を介して埋込形成されたゲート電極とを備え、 前記各トレンチは、前記各第２導電型ソース層とは略直
   交する方向の平面形状を有し、互いに略平行に配置され
   ていることを特徴とする半導体装置。
7. 【請求項７】 請求項６に記載の半導体装置において、 前記第２導電型ドレイン層に代えて前記ドレイン電極上
   に形成された第１導電型ドレイン層を備えたことを特徴
   とする半導体装置。
8. 【請求項８】 ドレイン電極と、 前記ドレイン電極上に形成された第２導電型基板と、 前記第２導電型基板上に形成された第２導電型高抵抗層
   と、 前記第２導電型高抵抗層よりも低抵抗を有して前記第２
   導電型高抵抗層に形成された第２導電型埋込層と、 前記第２導電型高抵抗層表面に形成された第２導電型ド
   レイン層と、 前記第２導電型ドレイン層とは異なる領域で前記第２導
   電型高抵抗層表面に形成された第１導電型ベース層と、 前記第１導電型ベース層表面に形成された第２導電型ソ
   ース層と、 前記第２導電型ソース層に形成されたソース電極と、 前記第２導電型ソース層と前記第２導電型ドレイン層と
   の間で前記第２導電型高抵抗層の途中の深さまで形成さ
   れた複数のトレンチ内にゲート絶縁膜を介して埋込形成
   されたゲート電極とを備えたことを特徴とする半導体装
   置。
9. 【請求項９】 ドレイン電極と、 前記ドレイン電極上に形成された第２導電型ドレイン層
   と、 前記第２導電型ドレイン層上に形成された第２導電型高
   抵抗層と、 前記第２導電型高抵抗層上に形成された第１導電型ベー
   ス層と、 前記第１導電型ベース層に形成された直線状の第１導電
   型コンタクト層と、 前記第１導電型コンタクト層とは異なる領域の前記第１
   導電型ベース層表面に形成された第２導電型ソース層
   と、 前記第２導電型ソース層の表面から前記ドレイン電極に
   達する深さを有して前記第２導電型ソース層の表面に形
   成された複数のトレンチ内に絶縁膜を介して埋込み形成
   されたゲート電極と、 前記第１導電型コンタクト層及びその近傍の前記第２導
   電型ソース層にコンタクトして形成されたソース電極と
   を備え、 前記第２導電型ドレイン層、前記第２導電型高抵抗層、
   前記第１導電型ベース層、前記第１導電型コンタクト層
   及び前記第２導電型ソース層は、多結晶シリコンから形
   成されていることを特徴とする半導体装置。
10. 【請求項１０】 請求項９に記載の半導体装置におい
    て、 前記第１導電型コンタクト層の長手方向と前記各トレン
    チの長手方向とは互いに略直交していることを特徴とす
    る半導体装置。