JPWO2010110246A1 - 半導体装置 - Google Patents

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Abstract

本発明の半導体装置は、第１導電型の半導体層と、前記半導体層の表面から厚さ方向の途中部に至る領域に、前記厚さ方向と直交する方向に間隔を空けて形成された第２導電型の複数のボディ領域と、各ボディ領域の表層部に、前記ボディ領域の周縁と間隔を空けて形成された第１導電型のソース領域と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、前記半導体層には、その表面から掘り下げることにより、互いに隣り合う２つの前記ソース領域の間に跨るトレンチが形成され、前記ゲート絶縁膜により、前記トレンチの内面が被覆され、前記ゲート電極は、前記半導体層の表面に対向する表面対向部および前記トレンチに埋設された埋設部を有している。

Description

本発明は、トランジスタを備える半導体装置に関する。
ＳｉＣ（シリコンカーバイド）半導体は、絶縁破壊耐性および熱伝導率などに優れており、ハイブリッド自動車のインバータなどの用途に好適な半導体として注目されている。
たとえば、ＳｉＣ半導体を用いたインバータは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有している。この種のＳｉＣ半導体装置は、ＳｉＣ基板と、ＳｉＣ基板上に積層されたＮ型のＳｉＣエピタキシャル層とを含んでいる。ＳｉＣエピタキシャル層の表層部には、Ｐ型の複数のボディ領域（ウェル領域）が互いに間隔を空けて形成されている。各ボディ領域の表層部には、Ｎ型のソース領域がボディ領域の周縁と間隔を空けて形成されている。ＳｉＣエピタキシャル層上には、Ｎ型ポリシリコン（Ｎ型不純物がドーピングされたポリシリコン）からなるゲート電極が形成されている。ゲート電極は、ゲート酸化膜を介して、ボディ領域の周縁とソース領域の周縁との間の領域（チャネル領域）に対向している。ソース領域の内側には、Ｐ＋型のボディコンタクト領域がソース領域を深さ方向に貫通して形成されている。
ＳｉＣエピタキシャル層上には、層間絶縁膜が形成されている。ゲート電極は、層間絶縁膜により被覆されている。層間絶縁膜上には、ソース電極が形成されている。ソース電極は、層間絶縁膜に選択的に形成されたコンタクトホールを介して、ソース領域およびボディコンタクト領域に接続されている。
ソース電極が接地され、ＳｉＣ基板の裏面に形成されたドレイン電極に正電圧が印加された状態で、ゲート電極に閾値以上の電圧が印加されることにより、ボディ領域におけるゲート酸化膜との界面近傍にチャネルが形成され、ソース電極とドレイン電極との間に電流が流れる。
特開２００２−１００７７１号公報 特開２００７−６６９５９号公報
この種の半導体装置では、セルピッチおよびゲートの微細化により、ＭＯＳＦＥＴのオン抵抗を低減することができる。ところが、セルピッチの微細化に伴い、互いに隣り合うボディ領域間の間隔が小さくなり、ボディ領域とＳｉＣエピタキシャル層（ドリフト領域）との界面から広がる空乏層により、そのボディ領域間の電流経路が狭くなる。そのため、いわゆる寄生ＪＦＥＴ抵抗が増大してしまう。したがって、微細化によるオン抵抗の低減には限界がある。
また、ＭＯＳＦＥＴのオン抵抗（チャネル移動度）を向上させるためには、チャネルが形成されるボディ領域の表面付近のＰ型不純物濃度を低くすればよい。しかし、ボディ領域の表面付近のＰ型不純物濃度を低くすると、ＭＯＳＦＥＴがオフの状態（ゲート電圧＝０Ｖ）でソース電極とドレイン電極との間に流れるドレインリーク電流が増大する。そのため、従来のＳｉＣ半導体装置では、ＳｉＣ半導体装置が１５０℃以上の高温になると、数百μＡのドレインリーク電流が流れてしまう。
また、ソース領域およびボディコンタクト領域の表面にソース電極の金属材料（たとえば、Ａｌ（アルミニウム））を直に接触させただけでは、オーミックコンタクトを得ることができないか、その接触界面の抵抗（コンタクト抵抗）が著しく大きい。
そこで、本発明者らは、低抵抗なオーミックコンタクトを得るために、ソース領域およびボディコンタクト領域上にキー元素（たとえば、Ｎｉ（ニッケル）、Ａｌなど）を含むオーミックメタルを蒸着した後、１０００℃の高温で熱処理（ＰＤＡ：Post Deposition Anneal）して反応層を形成し、オーミックメタル（反応層）上にソース電極を形成するといった手法を検討している。しかしながら、その手法では、１０００℃の高温での熱処理が必要であるため、製造コストが高くつく。
本発明の目的は、微細化によるオン抵抗の低減の限界を超えて、オン抵抗をさらに低減することができる、半導体装置を提供することである。
また、本発明の他の目的は、オン抵抗およびドレインリーク電流の両方を低減することができる、半導体装置を提供することである。
また、本発明のさらに他の目的は、熱処理を行わずに、低抵抗なオーミックコンタクトを得ることができる、半導体装置を提供することである。
前記の目的を達成するための本発明の半導体装置は、第１導電型の半導体層と、前記半導体層の表面から厚さ方向の途中部に至る領域に、前記厚さ方向と直交する方向に間隔を空けて形成された第２導電型の複数のボディ領域と、各ボディ領域の表層部に、前記ボディ領域の周縁と間隔を空けて形成された第１導電型のソース領域と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含み、前記半導体層には、その表面から掘り下げることにより、互いに隣り合う２つの前記ソース領域の間に跨るトレンチが形成され、前記ゲート絶縁膜により、前記トレンチの内面が被覆され、前記ゲート電極は、前記半導体層の表面に対向する表面対向部および前記トレンチに埋設された埋設部を有している。
この半導体装置では、半導体層（ドリフト領域）とソース領域との間に電圧が印加された状態で、ゲート電極の電位（ゲート電圧）が制御されることにより、半導体層におけるゲート絶縁膜との界面近傍にチャネルが形成されて、半導体層に電流が流れる。
半導体層には、互いに隣り合う２つのソース領域の間に跨るトレンチが形成されている。トレンチの内面は、ゲート絶縁膜により被覆されている。そして、ゲート電極は、ゲート絶縁膜を挟んで半導体層の表面に対向する表面対向部と、トレンチ内に埋設される埋設部とを有している。そのため、チャネルは、半導体層の表面付近だけでなく、トレンチの側面および底面付近にも形成される。よって、プレーナゲート型ＶＤＭＩＳＦＥＴ（Vertical Double diffused Metal Insulator Semiconductor Field Effect Transistor）を備える構成と比較して、チャネル幅を拡大することができる。その結果、微細化によるオン抵抗の低減の限界を超えて、オン抵抗をさらに低減することができる。
前記トレンチは、複数形成されていることが好ましい。これにより、チャネル幅をさらに拡大することができる。
トレンチの深さは、ボディ領域の深さよりも小さいことが好ましく、さらにソース領域の深さよりも小さいことが好ましい。トレンチの深さがソース領域の深さよりも小さい場合、チャネルがトレンチの底面に沿って形成されるので、オン抵抗のさらなる低減を図ることができる。
また、前記半導体層は、ＳｉＣエピタキシャル層であってもよく、その場合、ＳｉＣエピタキシャル層の表面は、ＳｉＣ結晶の（０００１）面または（０００−１）面であることが好ましい。
また、前記ボディ領域と、当該ボディ領域の表層部に、当該ボディ領域の周縁と間隔を空けて形成された前記ソース領域を一つずつ含む単位セルが、平面視格子状に配置されていることが好ましい。その場合、前記トレンチが、互いに隣り合う前記単位セルの前記ソース領域を側面に露出させるように形成されており、前記ゲート電極が、前記トレンチ内で互いに向き合う２つの前記ソース領域の間に跨って設けられていることが好ましい。
また、本発明の目的を達成するための半導体装置は、ＳｉＣからなるＮ型半導体層と、前記Ｎ型半導体層の表層部に選択的に形成されたＰ型領域と、前記Ｐ型領域の表層部に、Ｐ型領域の周縁と間隔を空けて形成されたＮ型領域と、前記Ｎ型半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記Ｐ型領域の周縁と前記Ｎ型領域との間の部分に対向するゲート電極とを含んでいる。
Ｎ型領域とＮ型半導体層の基層部との間に正電圧が印加された状態で、ゲート電極に閾値電圧が印加されることにより、Ｐ型領域におけるゲート絶縁膜との界面近傍にチャネルが形成され、Ｎ型領域とＮ型半導体層との間に電流（オン電流）が流れる。
そして、本発明の半導体装置では、Ｐ型領域の表層部、具体的には、Ｐ型領域におけるゲート絶縁膜の厚さ方向の中央を基準とする深さ１００ｎｍ以下の部分のＰ型不純物濃度が１×１０１８ｃｍ−３以下に制御されている。これにより、Ｐ型領域に形成されるチャネルにおける電子の移動度（チャネル移動度）を向上させることができ、ＳｉＣ半導体装置の各部により構成されるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のオン抵抗を低減することができる。
また、本発明の他の形態の半導体装置では、Ｐ型領域が３００ｋｅＶ以上の注入エネルギーおよび４×１０１３ｃｍ−２以上のドーズ量での１段イオン注入法により形成されている。これにより、Ｐ型領域におけるゲート絶縁膜の厚さ方向の中央を基準とする深さ１００ｎｍ以下の部分のＰ型不純物濃度が必然的に１×１０１８ｃｍ−３以下となる。そのため、上記半導体装置と同様に、Ｐ型領域に形成されるチャネルにおける電子の移動度を向上させることができ、ＳｉＣ半導体装置の各部により構成されるＭＩＳＦＥＴのオン抵抗を低減することができる。
そして、これらのＳｉＣ半導体装置では、ゲート電極がＰ型ポリシリコン（Ｐ型不純物がドーピングされたポリシリコン）からなる。Ｎ型ポリシリコンの仕事関数は、約４．１ｅＶである。これに対し、Ｐ型ポリシリコンの仕事関数は、約５．１ｅＶである。そのため、ゲート電極の材料にＰ型ポリシリコンを採用することにより、Ｎ型ポリシリコンを採用した構成と比較して、ＭＩＳＦＥＴの閾値電圧を約１Ｖ上げることができる。その結果、ＭＩＳＦＥＴがオフの状態でＮ型半導体層を流れるリーク電流（ドレインリーク電流）を低減することができる。
ゲート電極の材料であるＰ型ポリシリコンは、Ｂ（ボロン）が５×１０１４ｃｍ−２以上、５×１０１５ｃｍ−２以下のドーズ量でドーピングされたポリシリコンであることが好ましい。Ｂのドーズ量が５×１０１４ｃｍ−２未満の場合、ゲート電極のシート抵抗が大きくなりすぎる。一方、Ｂのドーズ量が５×１０１５ｃｍ−２を超えると、ゲート電極中のＢがゲート絶縁膜中に拡散し、ゲート電極とＰ型領域との間でリークを生じるおそれがある。
ただし、Ｎ型ポリシリコンのシート抵抗が２０Ω／□程度であるのに対し、Ｐ型ポリシリコンのシート抵抗は約７０Ω／□〜１００Ω／□であるので、外部との電気的接続に寄与するゲートパッドからＰ型ポリシリコンからなるゲート電極を引き回す構成を採用した場合、ゲート信号遅延によるＭＩＳＦＥＴのスイッチング遅延を生じるおそれがある。
そこで、ＳｉＣ半導体装置は、Ｎ型半導体層上に形成され、金属材料からなり、ゲートパッドおよびゲート電極と電気的に接続されたゲートフィンガーを備えていることが好ましい。すなわち、ゲートパッドとゲート電極とが金属材料からなるゲートフィンガーを介して接続されていることが好ましい。これにより、ゲート信号遅延によるスイッチング遅延の問題を回避することができる。
また、本発明の目的を達成するための半導体装置は、ＳｉＣからなる半導体層と、前記半導体層の表層部に選択的に形成されたＮ型の第１不純物領域と、前記半導体層の表層部に前記第１不純物領域と隣接し、前記第１不純物領域に囲まれるように選択的に形成されたＰ型の第２不純物領域と、前記第１不純物領域および前記第２不純物領域上に跨って形成されたオーミックメタルとを備え、前記第２不純物領域の表層部には、Ｐ型不純物がＳｉＣに対する固溶限以上に含まれている。
第２不純物領域の表層部にＰ型不純物がＳｉＣに対する固溶限以上となる濃度で含まれていることにより、オーミックメタルの形成後に熱処理を行わなくても、Ｎ型の第１不純物領域はもちろん、Ｐ型の第２不純物領域に対しても、低抵抗なオーミックコンタクトを得ることができる。この低抵抗なオーミックコンタクトが熱処理なしで得られるメカニズムは、明らかではないが、第２不純物領域の表層部にＰ型不純物が過剰に含まれるため、熱処理が行われなくても、その過剰なＰ型不純物とＳｉＣ中のＳｉ（シリコン）との化合によるシリサイド化が生じるのではないかと推測される。
低抵抗なオーミックコンタクトを得るための熱処理が不要であるため、従来のＳｉＣ半導体装置よりも製造に要するコストおよび時間を低減することができる。
前記半導体装置では、第２不純物領域の表面からの深さが５０ｎｍ〜１００ｎｍ（５００Å〜１０００Å）の部分に、Ｐ型不純物がＳｉＣに対する固溶限以上に含まれていることが好ましい。
また、第２不純物領域の表面からの深さが１００ｎｍ（１０００Å）以上の部分には、Ｐ型不純物がＳｉＣに対する固溶限未満で含まれていることが好ましい。第２不純物領域の表面からの深さが１００ｎｍ以上の部分にＰ型不純物が過剰に含まれていても、その過剰なＰ型不純物がコンタクト抵抗の低減に寄与することはない。したがって、そのような深い部分にまでＰ型不純物を高濃度にドーピングすることによる無駄を省くことができ、ＳｉＣの製造に要するコストおよび時間のさらなる低減を図ることができる。
また、第２不純物領域の表層部には、Ｐ型不純物が２×１０２０ｃｍ−３より多く含まれていてもよい。第２不純物領域の表層部にＰ型不純物が確実に過剰に含まれるので、熱処理を行わずに、第２不純物領域に対して低抵抗なオーミックコンタクトを確実に得ることができる。
また、第２不純物領域が、多段イオン注入法により形成される不純物濃度プロファイルを有していることが好ましい。多段イオン注入法であれば、第２不純物領域の表面からの深さが５０ｎｍ〜１００ｎｍの部分に、Ｐ型不純物をＳｉＣに対する固溶限以上に容易に注入することができる。
なお、Ｐ型不純物は、III族原子であればよく、たとえば、Ａｌであってもよい。
また、第１不純物領域の表層部におけるＮ型不純物の濃度が、１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３の範囲内であることが好ましい。このような濃度に制御されることにより、Ｎ型の第１不純物領域に対する低抵抗なオーミックコンタクトを確実に得ることができる。その場合、前記第１不純物領域の表層部におけるＮ型不純物の濃度は、ボックス型の不純物濃度プロファイルを有していることが好ましい。
オーミックメタルは、Ｔｉ、ＴｉＮ、Ｎｉ、Ａｌ、Ｔａ、ＴａＮ、ＷおよびＷＮの群から選択される１種の材料からなる単層構造を有していてもよいし、その群から選択される複数種の各材料からなる層を積層した積層構造を有していてもよい。
また、本発明の目的を達成するための半導体装置は、ＳｉＣからなる第１導電型の半導体層と、前記半導体層の表層部に、前記半導体層の厚さ方向と直交する方向に間隔を空けて形成された第２導電型領域と、各前記第２導電型領域の表層部に、前記第２導電型領域の周縁と間隔を空けて形成された第１導電型の第１不純物領域と、各前記第２導電型領域の表層部に、前記第１不純物領域に囲まれるように形成された第２導電型の第２不純物領域と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第２導電型領域におけるその周縁と前記第１不純物領域との間の部分に対向し、かつ互いに隣り合う２つの前記第１不純物領域の間に跨るゲート電極と、前記第１不純物領域および前記第２不純物領域上に跨って形成されたオーミックメタルとを含み、前記第２導電型領域における前記ゲート絶縁膜の厚さ方向の中央を基準とする深さが１００ｎｍ以下の部分の不純物濃度が、１×１０１８ｃｍ−３以下であり、前記第２不純物領域の表層部には、第２導電型不純物がＳｉＣに対する固溶限以上に含まれており、前記半導体層には、その表面から掘り下げることにより、互いに隣り合う２つの前記第１不純物領域の間に跨るトレンチが形成され、前記ゲート絶縁膜により、前記トレンチの内面が被覆され、前記ゲート電極は、前記半導体層の表面に対向する表面対向部および前記トレンチに埋設された埋設部を有している。
この構成によれば、チャネルが、半導体層の表面付近だけでなく、トレンチの側面および底面付近にも形成される。そのため、微細化によるオン抵抗の低減の限界を超えて、オン抵抗をさらに低減することができる。また、第２導電型領域におけるゲート絶縁膜の厚さ方向の中央を基準とする深さ１００ｎｍ以下の部分の不純物濃度が１×１０１８ｃｍ−３以下に制御されている。これにより、第２導電型領域に形成されるチャネルにおける電子の移動度（チャネル移動度）を向上させることができ、ＳｉＣ半導体装置の各部により構成されるＭＩＳＦＥＴのオン抵抗を低減することができる。さらに、第２不純物領域の表層部にＰ型不純物がＳｉＣに対する固溶限以上となる濃度で含まれていることにより、オーミックメタルの形成後に熱処理を行わなくても、第１不純物領域はもちろん、第２不純物領域に対しても、低抵抗なオーミックコンタクトを得ることができる。
さらに、本発明の目的を達成するための半導体装置は、ＳｉＣからなる第１導電型の半導体層と、前記半導体層の表層部に選択的に形成された第２導電型領域と、前記第２導電型領域の表層部に、前記第２導電型領域の周縁と間隔を空けて形成された第１導電型の第１不純物領域と、前記第２導電型領域の表層部に、前記第１不純物領域に囲まれるように形成された第２導電型の第２不純物領域と、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第２導電型領域におけるその周縁と前記第１不純物領域との間の部分に対向するゲート電極と、前記第１不純物領域および前記第２不純物領域上に跨って形成されたオーミックメタルとを含み、前記第２導電型領域における前記ゲート絶縁膜の厚さ方向の中央を基準とする深さが１００ｎｍ以下の部分の不純物濃度が、１×１０１８ｃｍ−３以下であり、前記第２不純物領域の表層部には、第２導電型不純物がＳｉＣに対する固溶限以上に含まれている。
この構成によれば、第２導電型領域におけるゲート絶縁膜の厚さ方向の中央を基準とする深さ１００ｎｍ以下の部分の不純物濃度が１×１０１８ｃｍ−３以下に制御されている。これにより、第２導電型領域に形成されるチャネルにおける電子の移動度（チャネル移動度）を向上させることができ、ＳｉＣ半導体装置の各部により構成されるＭＩＳＦＥＴのオン抵抗を低減することができる。さらに、第２不純物領域の表層部にＰ型不純物がＳｉＣに対する固溶限以上となる濃度で含まれていることにより、オーミックメタルの形成後に熱処理を行わなくても、第１不純物領域はもちろん、第２不純物領域に対しても、低抵抗なオーミックコンタクトを得ることができる。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。 図２は、図１の破線円IIで囲まれる部分の要部拡大図である。 図３Ａは、図２に示す半導体装置の切断線Ａ−Ａにおける模式的な断面図である。 図３Ｂは、図２に示す半導体装置の切断線Ｂ−Ｂにおける模式的な断面図である。 図３Ｃは、図２に示す半導体装置の切断線Ｃ−Ｃにおける模式的な断面図である。 図４Ａは、図２に示す半導体装置の製造方法を説明するための模式的な断面図であり、図３Ａの切断面と同じ切断面を示す。 図４Ｂは、図２に示す半導体装置の製造方法を説明するための模式的な断面図であり、図３Ｂの切断面と同じ切断面を示す。 図４Ｃは、図２に示す半導体装置の製造方法を説明するための模式的な断面図であり、図３Ｃの切断面と同じ切断面を示す。 図５Ａは、図４Ａの次の工程を示す模式的な断面図である。 図５Ｂは、図４Ｂの次の工程を示す模式的な断面図である。 図５Ｃは、図４Ｃの次の工程を示す模式的な断面図である。 図６Ａは、図５Ａの次の工程を示す模式的な断面図である。 図６Ｂは、図５Ｂの次の工程を示す模式的な断面図である。 図６Ｃは、図５Ｃの次の工程を示す模式的な断面図である。 図７Ａは、図６Ａの次の工程を示す模式的な断面図である。 図７Ｂは、図６Ｂの次の工程を示す模式的な断面図である。 図７Ｃは、図６Ｃの次の工程を示す模式的な断面図である。 図８Ａは、図７Ａの次の工程を示す模式的な断面図である。 図８Ｂは、図７Ｂの次の工程を示す模式的な断面図である。 図８Ｃは、図７Ｃの次の工程を示す模式的な断面図である。 図９Ａは、図８Ａの次の工程を示す模式的な断面図である。 図９Ｂは、図８Ｂの次の工程を示す模式的な断面図である。 図９Ｃは、図８Ｃの次の工程を示す模式的な断面図である。 図１０Ａは、図９Ａの次の工程を示す模式的な断面図である。 図１０Ｂは、図９Ｂの次の工程を示す模式的な断面図である。 図１０Ｃは、図９Ｃの次の工程を示す模式的な断面図である。 図１１Ａは、図１０Ａの次の工程を示す模式的な断面図である。 図１１Ｂは、図１０Ｂの次の工程を示す模式的な断面図である。 図１１Ｃは、図１０Ｃの次の工程を示す模式的な断面図である。 図１２Ａは、図１１Ａの次の工程を示す模式的な断面図である。 図１２Ｂは、図１１Ｂの次の工程を示す模式的な断面図である。 図１２Ｃは、図１１Ｃの次の工程を示す模式的な断面図である。 図１３Ａは、図１２Ａの次の工程を示す模式的な断面図である。 図１３Ｂは、図１２Ｂの次の工程を示す模式的な断面図である。 図１３Ｃは、図１２Ｃの次の工程を示す模式的な断面図である。 図１４は、本発明の第２実施形態に係る半導体装置の構造を示す模式的な断面図である。 図１５は、本発明の第３実施形態に係る半導体装置の模式的な平面図である。 図１６は、図１５に示す半導体装置の切断線II−IIにおける模式的な断面図である。 図１７は、図１５に示す半導体装置の切断線III−IIIにおける模式的な断面図である。 図１８Ａは、図１６に示す半導体装置の製造方法を説明するための模式的な断面図である。 図１８Ｂは、図１８Ａの次の工程を示す模式的な断面図である。 図１８Ｃは、図１８Ｂの次の工程を示す模式的な断面図である。 図１８Ｄは、図１８Ｃの次の工程を示す模式的な断面図である。 図１８Ｅは、図１８Ｄの次の工程を示す模式的な断面図である。 図１８Ｆは、図１８Ｅの次の工程を示す模式的な断面図である。 図１８Ｇは、図１８Ｆの次の工程を示す模式的な断面図である。 図１９は、本発明の第４実施形態に係る半導体装置の模式的な平面図である。 図２０は、図１９に示す切断線II−IIにおける半導体装置の模式的な断面図である。 図２１Ａは、半導体装置の製造方法を説明するための模式的な断面図である。 図２１Ｂは、図２１Ａの次の工程を示す模式的な断面図である。 図２１Ｃは、図２１Ｂの次の工程を示す模式的な断面図である。 図２１Ｄは、図２１Ｃの次の工程を示す模式的な断面図である。 図２１Ｅは、図２１Ｄの次の工程を示す模式的な断面図である。 図２１Ｆは、図２１Ｅの次の工程を示す模式的な断面図である。 図２１Ｇは、図２１Ｆの次の工程を示す模式的な断面図である。 図２２は、実施例１に係るＰ型領域の不純物濃度プロファイルを示すグラフである。 図２３は、実施例２に係るＰ型領域の不純物濃度プロファイルを示すグラフである。 図２４は、実施例３に係るＰ型領域の不純物濃度プロファイルを示すグラフである。 図２５は、実施例４に係るＰ型領域の不純物濃度プロファイルを示すグラフである。 図２６は、実施例５に係るＰ型領域の不純物濃度プロファイルを示すグラフである。 図２７は、実施例６に係るＰ型領域の不純物濃度プロファイルを示すグラフである。 図２８は、実施例７に係るＰ型領域の不純物濃度プロファイルを示すグラフである。 図２９は、実施例８に係るＰ型領域の不純物濃度プロファイルを示すグラフである。 図３０は、実施例９に係るＰ型領域の不純物濃度プロファイルを示すグラフである。 図３１は、実施例１０に係るＰ型領域の不純物濃度プロファイルを示すグラフである。 図３２は、実施例１１に係るＰ型領域の不純物濃度プロファイルを示すグラフである。 図３３は、実施例１２に係るＰ型領域の不純物濃度プロファイルを示すグラフである。 図３４は、実施例１〜１２の構造物を使用したＳｉＣ半導体装置におけるオン抵抗および閾値電圧の測定結果を示す表である。 図３５は、実施例１〜１２の構造物を使用したＳｉＣ半導体装置におけるオン抵抗の測定結果を示すグラフである。 図３６は、実施例１〜１２の構造物を使用したＳｉＣ半導体装置における閾値電圧の測定結果を示すグラフである。 図３７は、実施例１０の構造物を使用したＳｉＣ半導体装置におけるドレインリーク電流の測定結果を示すグラフである。 図３８は、比較例１のＳｉＣ半導体装置におけるドレインリーク電流の測定結果を示すグラフである。 図３９は、実施例１３に係るＰ＋領域の不純物濃度プロファイルを示すグラフである。 図４０は、比較例２〜３に係るＰ＋領域の不純物濃度プロファイルを示すグラフである。 図４１は、実施例１３および比較例２〜３の構造物におけるＩ−Ｖ特性を示すグラフである。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。
半導体装置１は、平面視正方形状に形成されており、その表面側に層間絶縁膜２が形成されている。
層間絶縁膜２上には、ソース電極３、ゲートパッド４およびゲートフィンガー５が形成されている。
ソース電極３は、その中央部分に第１側縁６から当該第１側縁６に対向する第２側縁７側へ平面視凹状に除去された領域（除去領域１０）を有する平面視正方形状に形成されていて、各側縁が半導体装置１の側縁にそれぞれ平行となるように配置されている。
ゲートパッド４は、平面視正方形状に形成されていて、ソース電極３の凹状の除去領域１０の開放部分付近に、ソース電極３に対して間隔を空けて非接触に設けられている。
ゲートフィンガー５は、この実施形態ではゲートパッド４と一体的に３本形成されている。３本のゲートフィンガー５は、ソース電極３の除去領域１０の開放側からその反対側へ向かって、除去領域１０内、およびソース電極３の第１側縁６に直交する第３側縁８および第４側縁９の外側に１本ずつ、互いに平行に延びていて、ソース電極３に対して間隔を空けて非接触に設けられている。
ゲートパッド４およびゲートフィンガー５は、同じ金属材料からなる。好ましくは、ゲートパッド４およびゲートフィンガー５は、ソース電極３と同じ金属材料、たとえば、Ａｌを主成分として含む金属材料からなる。ソース電極３、ゲートパッド４およびゲートフィンガー５が同じ金属材料からなる場合、層間絶縁膜２の表面全域上にその金属材料からなる膜を形成し、この膜をパターニングすることにより、ソース電極３、ゲートパッド４およびゲートフィンガー５を形成することができる。
ソース電極３の下方には、以下に説明する各部からなるＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）の単位セルＣが、平面視でマトリクス状（格子状）に多数配列されて設けられている。
図２は、図１の破線円IIで囲まれる部分の要部拡大図であって、４つの単位セルＣが示されている。図３Ａは、図２に示す半導体装置の切断線Ａ−Ａにおける模式的な断面図である。図３Ｂは、図２に示す半導体装置の切断線Ｂ−Ｂにおける模式的な断面図である。図３Ｃは、図２に示す半導体装置の切断線Ｃ−Ｃにおける模式的な断面図である。なお、各断面図では、図面の簡素化のために、導電材料からなる部分にのみハッチングを付している。
半導体装置１は、ＳｉＣ基板（図示せず）上に積層されたＳｉＣエピタキシャル層１２を備えている。ＳｉＣエピタキシャル層１２は、Ｎ型不純物がドーピングされることにより、Ｎ型の導電型を示している。この実施形態では、ＳｉＣエピタキシャル層１２の厚さは、約７μｍであり、ＳｉＣエピタキシャル層１２のＮ型不純物濃度は、１×１０１６ｃｍ−３である。
ＳｉＣエピタキシャル層１２の表層部には、複数のボディ領域１３が形成されている。各ボディ領域１３は、Ｐ型の導電型を示し、ＳｉＣエピタキシャル層１２の表面２４から深さ方向の途中部に至る領域に、他のボディ領域１３に対してＳｉＣエピタキシャル層１２の厚さ方向と直交する方向に間隔を空けて形成されている。この実施形態では、ボディ領域１３の深さは、５０００Å〜６５００Å（５００ｎｍ〜６５０ｎｍ）である。そして、ボディ領域１３は、Ｐ型不純物であるＡｌの１段イオン注入法により形成され、後述するゲート絶縁膜１６の厚さ方向の中央を基準とする深さが１０００Å（１００ｎｍ）以下の部分のＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
各ボディ領域１３の表層部には、ソース領域１４がボディ領域１３の周縁と間隔を空けて形成されている。ソース領域１４は、ＳｉＣエピタキシャル層１２よりもＮ型不純物が高濃度にドーピングされることにより、Ｎ＋型の導電型を示している。この実施形態では、ソース領域１４の深さは、約２５００Å（２５０ｎｍ）である。そして、ソース領域１４は、Ｎ型不純物であるＰ（リン）の多段イオン注入法により形成され、その表面からの深さが１００Å〜２５００Å（１０ｎｍ〜２５０ｎｍ）の部分におけるＮ型不純物濃度が１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３であるボックス型の不純物濃度プロファイルを有している。
各ソース領域１４の内側には、ボディコンタクト領域１５がソース領域１４を深さ方向に貫通して形成されている。ボディコンタクト領域１５は、ボディ領域１３よりもＰ型不純物が高濃度にドーピングされることにより、Ｐ＋型の導電型を示している。ボディコンタクト領域１５は、ボディ領域１３よりもＰ型不純物が高濃度にドーピングされることにより、Ｐ＋型の導電型を示している。この実施形態では、ボディコンタクト領域１５の深さは、約３５００Å（３５０ｎｍ）である。そして、ボディコンタクト領域１５は、Ｐ型不純物であるＡｌの多段イオン注入法により形成され、その表面からの深さが５００Å〜１０００Å（５０ｎｍ〜１００ｎｍ）の部分におけるＰ型不純物濃度が２×１０２０ｃｍ−３〜５×１０２０ｃｍ−３であり、表面からの深さが１０００Å（１００ｎｍ）以上の部分におけるＰ型不純物濃度が２×１０２０ｃｍ−３以下であるボックス型の不純物濃度プロファイルを有している。これにより、ボディコンタクト領域１５における表面からの深さが５００Å〜１０００Åの部分には、ＡｌがＳｉＣに対する固溶限以上に含まれ、ボディコンタクト領域１５における表面からの深さが１０００Å以上の部分には、ＡｌがＳｉＣに対する固溶限未満で含まれている。
ＳｉＣエピタキシャル層１２上には、ゲート絶縁膜１６が形成されている。ゲート絶縁膜１６は、たとえば、ＳｉＯ２（酸化シリコン）からなる。ゲート絶縁膜１６の厚さは、たとえば、約４００Å（４０ｎｍ）である。
ゲート絶縁膜１６上には、ゲート電極１７が形成されている。ゲート電極１７は、たとえば、ドープトポリシリコン（Ｎ型不純物またはＰ型不純物がドーピングされたポリシリコン）からなる。ゲート電極１７は、互いに隣り合うソース領域１４の間に跨って設けられている。また、ゲート電極１７は、層間絶縁膜２に形成された貫通孔（図示せず）を介して、ゲートフィンガー５と接続されている。
ゲート電極１７の下方において、ＳｉＣエピタキシャル層１２には、複数のトレンチ１８が形成されている。各トレンチ１８は、互いに隣り合う単位セルＣの２つのソース領域１４をその側面２５に露出させるように、ソース領域１４の間に跨って形成されている。各トレンチ１８は、ＳｉＣエピタキシャル層１２をその表面２４からソース領域１４の最深部よりも浅い位置まで掘り下げることにより形成され、一定のピッチで並列に設けられている。そして、各トレンチ１８には、ゲート絶縁膜１６およびゲート電極１７が入り込んでいる。これにより、各トレンチ１８の内面は、ゲート絶縁膜１６により被覆され、ゲート電極１７は、ＳｉＣエピタキシャル層１２の表面２４に対向する表面対向部１９と、各トレンチ１８内に埋設された埋設部２０とを一体的に有している。
また、ＳｉＣエピタキシャル層１２上には、層間絶縁膜２が形成されている。層間絶縁膜２により、ゲート電極１７が被覆されている。層間絶縁膜２は、たとえば、ＳｉＯ２からなる。
層間絶縁膜２には、各ボディコンタクト領域１５と対向する位置に、コンタクトホール２３が形成されている。各コンタクトホール２３は、ゲート絶縁膜１６を貫通し、各コンタクトホール２３内には、ボディコンタクト領域１５の全域およびソース領域１４におけるボディコンタクト領域１５の周囲の部分が臨んでいる。
ソース領域１４およびボディコンタクト領域１５の表面におけるコンタクトホール２３内に臨む部分上（コンタクトホール２３の底面上）ならびに層間絶縁膜２の表面上には、下方からＴｉ（チタン）層およびＴｉＮ（窒化チタン）層を積層した積層構造を有するオーミックメタル２１が形成されている。
層間絶縁膜２上（オーミックメタル２１上）には、ソース電極３が形成されている。ソース電極３は、層間絶縁膜２に選択的に形成されたコンタクトホール２３に入り込み、オーミックメタル２１を挟んで、ソース領域１４およびボディコンタクト領域１５に接続されている。ソース電極３は、たとえば、Ａｌを主成分として含む金属からなる。
一方、図示しないが、ＳｉＣ基板の裏面（ＳｉＣエピタキシャル層１２が形成されている側と反対側の面）には、ドレイン電極が形成されている。
ソース電極３が接地され、ドレイン電極に適当な正電圧が印加された状態で、ゲート電極１７の電位（ゲート電圧）が制御されることにより、ＳｉＣエピタキシャル層１２におけるゲート絶縁膜１６との界面近傍にチャネルが形成されて、ソース電極３とドレイン電極との間に、電流がチャネルおよび互いに隣り合うボディ領域１３の間を通って流れる。
前述したように、ＳｉＣエピタキシャル層１２には、複数のトレンチ１８が互いに隣り合う２つのソース領域１４の間に跨るように形成されている。トレンチ１８の内面は、ゲート絶縁膜１６により被覆されている。そして、ゲート電極１７は、ゲート絶縁膜１６を挟んでＳｉＣエピタキシャル層１２の表面２４に対向する表面対向部１９と、トレンチ１８内に埋設される埋設部２０とを有している。そのため、チャネルは、ＳｉＣエピタキシャル層１２の表面２４付近だけでなく、トレンチ１８の側面２５および底面２６付近にも形成される。よって、プレーナゲート型ＶＤＭＩＳＦＥＴを備える構成と比較して、チャネル幅を拡大することができる。その結果、微細化によるオン抵抗の低減の限界を超えて、オン抵抗をさらに低減することができる。
さらに、ＳｉＣエピタキシャル層１２の表面２４に、ＳｉＣ結晶の（０００１）面または（０００−１）面が現れる場合、トレンチ１８の側面２５の一部に、ＳｉＣ結晶の（１１−２０）面が現れるので、その部分の近傍にチャネルが形成されることにより、高いチャネル移動度を発揮することができる。
また、Ｎ型ポリシリコンのシート抵抗が２０Ω／□程度であるのに対し、Ｐ型ポリシリコンのシート抵抗は約７０Ω／□〜１００Ω／□であるので、ゲートパッド４からＰ型ポリシリコンからなるゲート電極１７を引き回す構成を採用した場合、ゲート信号遅延によるＭＩＳＦＥＴのスイッチング遅延を生じるおそれがある。
ゲートパッド４とゲート電極１７とが金属材料からなるゲートフィンガー５を介して接続されることにより、ゲート信号遅延によるスイッチング遅延の問題を回避することができる。
また、ボディ領域１３が、３００ｋｅＶ以上の注入エネルギーおよび４×１０１３ｃｍ−２以上のドーズ量での１段イオン注入法により形成されている。これにより、ボディ領域１３の表層部、具体的には、ボディ領域１３におけるゲート絶縁膜１６の厚さ方向の中央を基準とする深さ１０００Å以下の部分のＰ型不純物濃度が１×１０１８ｃｍ−３以下となる。ボディ領域１３の表層部のＰ型不純物濃度を１×１０１８ｃｍ−３以下の低濃度に制御することにより、ボディ領域１３に形成されるチャネルにおける電子の移動度（チャネル移動度）を向上させることができ、ＶＤＭＯＳＦＥＴのオン抵抗を低減することができる。
そして、半導体装置１では、ゲート電極１７がＰ型ポリシリコンからなる。Ｎ型ポリシリコンの仕事関数は、約４．１ｅＶである。これに対し、Ｐ型ポリシリコンの仕事関数は、約５．１ｅＶである。そのため、ゲート電極１７の材料にＰ型ポリシリコンを採用することにより、Ｎ型ポリシリコンを採用した構成と比較して、ＶＤＭＯＳＦＥＴの閾値電圧を約１Ｖ上げることができる。その結果、ＭＩＳＦＥＴがオフの状態でソース電極３とドレイン電極との間を流れるドレインリーク電流を低減することができる。
また、ゲート電極１７の材料であるＰ型ポリシリコンは、Ｂが５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２の範囲内のドーズ量でドーピングされたＰ型ポリシリコンからなる。ドーズ量を５×１０１４ｃｍ−２以上とすることにより、ゲート電極１７のシート抵抗が大きくなりすぎるのを防止できる。また、ドーズ量を５×１０１５ｃｍ−２以下とすることにより、ゲート電極１７中のＢがゲート絶縁膜１６中に拡散することを防止でき、その拡散に起因するゲート電極１７とボディ領域１３との間でのリークの発生を防止できる。
また、ボディコンタクト領域１５の表層部には、Ｐ型不純物であるＡｌがＳｉＣに対する固溶限以上に含まれている。
ボディコンタクト領域１５の表層部にＰ型不純物がＳｉＣに対する固溶限以上となる濃度で含まれていることにより、オーミックメタル２１の形成後に熱処理を行わなくても、Ｎ型のソース領域１４はもちろん、Ｐ型のボディコンタクト領域１５に対しても、低抵抗なオーミックコンタクトを得ることができる。
この半導体装置１では、第１低抵抗なオーミックコンタクトを得るための熱処理が不要であるため、従来のＳｉＣ半導体装置よりも製造に要するコストおよび時間を低減することができる。
また、この実施形態では、ボディコンタクト領域１５の表面からの深さが５００Å〜１０００Åの部分に、ＡｌがＳｉＣに対する固溶限以上に含まれ、ボディコンタクト領域１５の表面からの深さが１０００Å以上の部分には、ＡｌがＳｉＣに対する固溶限未満で含まれている。ボディコンタクト領域１５の表面からの深さが１０００Å以上の部分にＡｌが過剰に含まれていても、その過剰なＡｌがコンタクト抵抗の低減に寄与することはない。したがって、そのような深い部分にまでＡｌを高濃度にドーピングすることによる無駄が省かれ、ＳｉＣの製造に要するコストおよび時間のさらなる低減が図られている。
また、ボディコンタクト領域１５は、多段イオン注入法により形成される。多段イオン注入法であれば、ボディコンタクト領域１５の表面からの深さが５０ｎｍ〜１００ｎｍの部分に、Ｐ型不純物をＳｉＣに対する固溶限以上に容易に注入することができる。
また、ソース領域１４の表層部におけるＮ型不純物濃度が１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３の範囲内に制御されているので、Ｎ型のソース領域１４に対する低抵抗なオーミックコンタクトを確実に得ることができる。
図４Ａ〜図１２Ａ、図４Ｂ〜図１２Ｂおよび図４Ｃ〜図１２Ｃは、図２に示す半導体装置の製造工程を順に示す模式的な断面図である。図４Ａ〜図１２Ａの切断面は、図３Ａの切断面と同じである。図４Ｂ〜図１２Ｂの切断面は、図３Ｂの切断面と同じである。図４Ｃ〜図１２Ｃの切断面は、図３Ｃの切断面と同じである。
半導体装置１の製造工程では、まず、図４Ａ、図４Ｂおよび図４Ｃに示すように、エピタキシャル成長法により、ＳｉＣ基板（図示せず）上に、ＳｉＣエピタキシャル層１２が形成される。
次に、図５Ａ、図５Ｂおよび図５Ｃに示すように、次に、１段イオン注入法により、ＳｉＣエピタキシャル層１２の表層部に、ボディ領域１３を形成するためのＰ型不純物（たとえば、Ａｌ）が選択的に注入（インプラ）される。
次いで、図６Ａ、図６Ｂおよび図６Ｃに示すように、多段イオン注入法（たとえば、４段イオン注入法）により、ボディ領域１３の表層部に、ボディコンタクト領域１５を形成するためのＰ型不純物であるＡｌが選択的に注入される。
次いで、図７Ａ、図７Ｂおよび図７Ｃに示すように、多段イオン注入法（たとえば、４段イオン注入法）により、ボディ領域１３の表層部に、ソース領域１４を形成するためのＮ型不純物であるＰが選択的に注入される。
その後、高温（たとえば、１７５０℃）によるアニールが行われ、ＳｉＣエピタキシャル層１２の表層部に、ボディ領域１３、ソース領域１４およびボディコンタクト領域１５が形成される。
その後、図８Ａ、図８Ｂおよび図８Ｃに示すように、フォトリソグラフィおよびエッチングにより、ＳｉＣエピタキシャル層１２に、複数のトレンチ１８が形成される。
次いで、図９Ａ、図９Ｂおよび図９Ｃに示すように、熱酸化法により、ＳｉＣエピタキシャル層１２の表面に、ゲート絶縁膜１６が形成される。
なお、Ｐ型不純物およびＮ型不純物の不純物を活性化させるための熱処理は、熱酸化処理（ゲート絶縁膜１６の形成）の前であれば、Ｐ型不純物の注入後およびＮ型不純物の注入後の各タイミングで個別に行われてもよいし、Ｐ型不純物の注入およびＮ型不純物がボディ領域１３に連続して注入された後、トレンチ１８が形成される前に行われてもよい。
その後、図１０Ａ、図１０Ｂおよび図１０Ｃに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ゲート絶縁膜１６上に、ドープトポリシリコン２２がトレンチ１８を埋め尽くすように堆積される。
そして、図１１Ａ、図１１Ｂおよび図１１Ｃに示すように、フォトリソグラフィおよびエッチングにより、ドープトポリシリコン２２の堆積層が選択的に除去され、ゲート絶縁膜１６上に、ドープトポリシリコン２２からなるゲート電極１７が形成される。
この後、図１２Ａ、図１２Ｂおよび図１２Ｃに示すように、ＣＶＤ法により、ＳｉＣエピタキシャル層１２上に、層間絶縁膜２が形成される。
そして、図１３Ａ、図１３Ｂおよび図１３Ｃに示すように、フォトリソグラフィおよびエッチングにより、層間絶縁膜２に、コンタクトホール２３が形成される。
その後、スパッタ法により、ソース領域１４およびボディコンタクト領域１５の表面におけるコンタクトホール２３内に臨む部分上（コンタクトホール２３の底面上）ならびに層間絶縁膜２の表面上に、ＴｉおよびＴｉＮが順に蒸着されることにより、オーミックメタル２１が形成される。
ＴｉおよびＴｉＮの蒸着に引き続いて、スパッタ法により、オーミックメタル２１上に、ソース電極３が形成される。また、ＳｉＣ基板（図示せず）の裏面に、ドレイン電極が形成される。こうして、図２に示す半導体装置１が得られる。
図１４は、本発明の第２実施形態に係る半導体装置の構造を示す模式的な断面図である。図１４において、図３Ａに示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付している。そして、以下では、図１４に示す構造について、図３Ａに示す構造との相違点のみを説明し、同一の参照符号を付した各部の説明を省略する。
図３Ａに示す半導体装置１では、トレンチ１８の深さがソース領域１４の深さよりも小さいのに対し、図１４に示す半導体装置３１では、トレンチ１８の深さがソース領域１４の深さよりも大きい。
半導体装置３１においても、チャネルは、ＳｉＣエピタキシャル層１２の表面２４付近だけでなく、トレンチ１８の側面２５および底面２６付近にも形成される。よって、微細化によるオン抵抗の低減の限界を超えて、オン抵抗をさらに低減することができる。
なお、トレンチ１８の深さがソース領域１４の深さよりも小さい場合、つまり図３Ａに示す構造の場合には、チャネルがトレンチ１８の底面２６に沿って形成され、チャネルを移動する電子がトレンチ１８の側面２５および底面２６のそれぞれに沿って直線的に移動する。よって、チャネル幅を大きくすることができ、オン抵抗のさらなる低減を図ることができる。
図１５は、本発明の第３実施形態に係る半導体装置の平面図である。図１６は、図１５に示す半導体装置の切断線II−IIにおける模式的な断面図である。図１７は、図１５に示す半導体装置の切断線III−IIIにおける模式的な断面図である。
半導体装置４１は、以下に説明する各部からなるＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）のセルＣを複数備えている。図１５に示すように、複数のセルＣは、平面視でマトリクス状に配置されている。
図１６，１７に示すように、半導体装置４１（ＳｉＣ半導体装置）は、ＳｉＣ基板（図示せず）上に積層されたＳｉＣエピタキシャル層４２を備えている。ＳｉＣエピタキシャル層４２は、Ｎ型不純物がドーピングされることにより、Ｎ型の導電型を示している。この実施形態では、ＳｉＣエピタキシャル層４２の厚さは、約７μｍであり、ＳｉＣエピタキシャル層４２のＮ型不純物濃度は、１×１０１６ｃｍ−３である。
ＳｉＣエピタキシャル層４２の表層部には、複数のボディ領域（ウェル領域）３が並列に形成されている。各ボディ領域４３は、Ｐ型の導電型を示し、他のボディ領域４３に対して適当な間隔を空けて平行に延びるように形成されている。この実施形態では、ボディ領域４３の深さは、５０００Å〜６５００Å（５００ｎｍ〜６５０ｎｍ）である。そして、ボディ領域４３は、Ｐ型不純物であるＡｌの１段イオン注入法により形成され、後述するゲート絶縁膜４６の厚さ方向の中央を基準とする深さが１０００Å（１００ｎｍ）以下の部分のＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
各ボディ領域４３の表層部には、ソース領域４４がボディ領域４３の周縁と間隔を空けて形成されている。ソース領域４４は、ＳｉＣエピタキシャル層４２よりもＮ型不純物が高濃度にドーピングされることにより、Ｎ＋型の導電型を示している。この実施形態では、ソース領域４４の深さは、約２５００Å（２５０ｎｍ）である。
各ソース領域４４の内側には、複数のボディコンタクト領域４５がボディ領域４３が延びる方向に一定間隔を空けて形成されている。各ボディコンタクト領域４５は、ソース領域４４を深さ方向に貫通して形成されている。各ボディコンタクト領域４５は、ボディ領域４３よりもＰ型不純物が高濃度にドーピングされることにより、Ｐ＋型の導電型を示している。この実施形態では、ボディコンタクト領域４５の深さは、約３５００Å（３５０ｎｍ）である。
ＳｉＣエピタキシャル層４２上には、ゲート絶縁膜４６が形成されている。ゲート絶縁膜４６は、たとえば、ＳｉＯ２（酸化シリコン）からなる。ゲート絶縁膜４６の厚さは、たとえば、約４００Å（４０ｎｍ）である。
ゲート絶縁膜４６上には、ゲート電極４７が形成されている。ゲート電極４７は、Ｐ型不純物であるＢが５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２の範囲内のドーズ量でドーピングされたＰ型ポリシリコンからなる。ゲート電極４７は、互いに隣り合うソース領域４４（ボディ領域４３）の間に跨って設けられている。
また、ＳｉＣエピタキシャル層４２上には、層間絶縁膜４８が形成されている。層間絶縁膜４８により、ＳｉＣエピタキシャル層４２の表面がゲート電極４７とともに被覆されている。層間絶縁膜４８は、たとえば、ＳｉＯ２からなる。
層間絶縁膜４８には、各ボディコンタクト領域４５と対向する位置に、コンタクトホール４９が形成されている。各コンタクトホール４９は、ゲート絶縁膜４６を貫通し、各コンタクトホール４９内には、ボディコンタクト領域４５の全域およびソース領域４４におけるボディコンタクト領域４５の周囲の部分が臨んでいる。
ソース領域４４およびボディコンタクト領域４５の表面におけるコンタクトホール４９内に臨む部分上（コンタクトホール４９の底面上）ならびに層間絶縁膜４８の表面上には、下方からＴｉ（チタン）層およびＴｉＮ（窒化チタン）層を積層した積層構造を有するオーミックメタル５０が形成されている。
層間絶縁膜４８（オーミックメタル５０）上には、ソース電極５１が形成されている。ソース電極５１は、層間絶縁膜４８に形成された各コンタクトホール４９に入り込み、オーミックメタル５０を挟んで、ソース領域４４およびボディコンタクト領域４５に接続されている。ソース電極５１は、たとえば、Ａｌを主成分として含む金属材料からなる。
図１６に示すように、ソース電極５１上には、ポリイミド層５２が積層されている。
また、図示しないが、ＳｉＣ基板の裏面（ＳｉＣエピタキシャル層４２が形成されている側と反対側の面）には、ドレイン電極が形成されている。
ソース電極５１が接地され、ドレイン電極に適当な正電圧が印加された状態で、ゲート電極４７の電位（ゲート電圧）が制御されることにより、ボディ領域４３におけるゲート絶縁膜４６との界面近傍にチャネルが形成されて、ソース電極５１とドレイン電極との間に電流が流れる。
また、図１５に示すように、層間絶縁膜４８上には、外部との電気的接続に寄与するゲートパッド５３と、ゲートパッド５３から延びるゲートフィンガー５４とが形成されている。
ゲートパッド５３は、半導体装置４１の一側縁に沿った部分の中央に配置されている。
ゲートフィンガー５４は、たとえば、３本設けられ、ゲートパッド５３が配置されている一方側とその反対の他方側との間で互いに平行に延びている。各ゲートフィンガー５４の一方側の端部は、ゲートパッド５３に接続されている。ゲートフィンガー５４は、層間絶縁膜４８に形成された貫通孔５５（図１７参照）を介して、ゲート電極４７と接続されている。
ゲートパッド５３およびゲートフィンガー５４は、ソース電極５１に対して間隔を空けて非接触に設けられている。言い換えれば、層間絶縁膜４８上において、ソース電極５１は、ゲートパッド５３およびゲートフィンガー５４が形成されていない部分に、ゲートパッド５３およびゲートフィンガー５４に対して間隔を空けて形成されている。
ゲートパッド５３およびゲートフィンガー５４は、同じ金属材料からなる。好ましくは、ゲートパッド５３およびゲートフィンガー５４は、ソース電極５１と同じ金属材料、たとえば、Ａｌを主成分として含む金属材料からなる。ソース電極５１、ゲートパッド５３およびゲートフィンガー５４が同じ金属材料からなる場合、層間絶縁膜４８の表面全域上にその金属材料からなる膜を形成し、この膜をパターニングすることにより、ソース電極５１、ゲートパッド５３およびゲートフィンガー５４を形成することができる。
Ｎ型ポリシリコンのシート抵抗が２０Ω／□程度であるのに対し、Ｐ型ポリシリコンのシート抵抗は約７０Ω／□〜１００Ω／□であるので、ゲートパッド５３からＰ型ポリシリコンからなるゲート電極４７を引き回す構成を採用した場合、ゲート信号遅延によるＭＩＳＦＥＴのスイッチング遅延を生じるおそれがある。
ゲートパッド５３とゲート電極４７とが金属材料からなるゲートフィンガー５４を介して接続されることにより、ゲート信号遅延によるスイッチング遅延の問題を回避することができる。
図１８Ａ〜図１８Ｇは、図１６に示す半導体装置の製造工程を順に示す模式的な断面図である。
半導体装置４１の製造工程では、図１８Ａに示すように、まず、エピタキシャル成長法により、ＳｉＣ基板（図示せず）上に、ＳｉＣエピタキシャル層４２が形成される。次に、３００ｋｅＶ以上の注入エネルギーおよび４×１０１３ｃｍ−２以上のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層４２の表層部に、ボディ領域４３を形成するためのＰ型不純物であるＡｌが選択的に注入（インプラ）される。次いで、多段イオン注入法（たとえば、４段イオン注入法）により、ボディ領域４３の表層部に、ソース領域４４を形成するためのＮ型不純物であるＰが選択的に注入される。さらに、多段イオン注入法（たとえば、４段イオン注入法）により、ボディ領域４３の表層部に、ボディコンタクト領域４５を形成するためのＰ型不純物であるＡｌが選択的に注入される。その後、高温（たとえば、１７５０℃）によるアニールが行われ、ＳｉＣエピタキシャル層４２の表層部に、ボディ領域４３、ソース領域４４およびボディコンタクト領域４５が形成される。
次に、図１８Ｂに示すように、熱酸化法により、ＳｉＣエピタキシャル層４２の表面に、ゲート絶縁膜４６が形成される。
その後、図１８Ｃに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ゲート絶縁膜４６上に、ポリシリコンが堆積される。次いで、ポリシリコンの堆積層をＰ型ポリシリコンの堆積層に変化させるため、ポリシリコンの堆積層に、Ｂ（ボロン）がドーピングされる。このＢのドーピングは、たとえば、注入エネルギーが３０ｋｅＶであり、ドーズ量が２×１０１５ｍ−２であるイオン注入法により達成される。そして、フォトリソグラフィおよびエッチングにより、Ｐ型ポリシリコンの堆積層が選択的に除去され、ゲート絶縁膜４６上に、Ｐ型ポリシリコンからなるゲート電極４７が形成される。ゲート電極４７がパターニングされるまでの過程において、ゲート電極４７の表面には、ＳｉＯ２からなる自然酸化膜５６が生じる。
次いで、図１８Ｄに示すように、ＣＶＤ法により、ＳｉＣエピタキシャル層４２上に、層間絶縁膜４８が形成される。ゲート電極４７の表面上の自然酸化膜５６は、層間絶縁膜４８と一体化する。その後、フォトリソグラフィにより、層間絶縁膜４８上に、レジストパターン５７が形成される。レジストパターン５７は、層間絶縁膜４８におけるコンタクトホール４９を形成すべき部分と対向する開口を有している。
その後、図１８Ｅに示すように、レジストパターン５７をマスクに用いたエッチングにより、層間絶縁膜４８に、コンタクトホール４９が形成される。
そして、図１８Ｆに示すように、スパッタ法により、ソース領域４４およびボディコンタクト領域４５の表面におけるコンタクトホール４９内に臨む部分上（コンタクトホール４９の底面上）ならびに層間絶縁膜４８の表面上に、ＴｉおよびＴｉＮが順に成膜されることにより、オーミックメタル５０が形成されている。
ＴｉおよびＴｉＮの成膜（スパッタ）に引き続いて、図１８Ｇに示すように、スパッタ法により、オーミックメタル５０上に、ソース電極５１が形成される。その後、ソース電極５１上に、感光性ポリイミドが塗布される。そして、ソース電極５１の一部をパッドとして露出させるために、その感光性ポリイミドが選択的に除去された後、感光性ポリイミドのキュアが行われる。これにより、感光性ポリイミドがポリイミド層５２となり、図１６に示す半導体装置４１が得られる。
以上のように、半導体装置４１は、ＳｉＣエピタキシャル層４２と、ＳｉＣエピタキシャル層４２の表層部に選択的に形成されたボディ領域４３と、ボディ領域４３の表層部に、ボディ領域４３の周縁と間隔を空けて形成されたソース領域４４と、ＳｉＣエピタキシャル層４２上に形成されたゲート絶縁膜４６と、ゲート絶縁膜４６上に形成され、ボディ領域４３の周縁とソース領域４４との間の部分に対向するゲート電極４７とを備えている。
そして、ボディ領域４３は、３００ｋｅＶ以上の注入エネルギーおよび４×１０１３ｃｍ−２以上のドーズ量での１段イオン注入法により形成されている。これにより、ボディ領域４３の表層部、具体的には、ボディ領域４３におけるゲート絶縁膜４６の厚さ方向の中央を基準とする深さ１０００Å以下の部分のＰ型不純物濃度が１×１０１８ｃｍ−３以下となる。ボディ領域４３の表層部のＰ型不純物濃度を１×１０１８ｃｍ−３以下の低濃度に制御することにより、ボディ領域４３に形成されるチャネルにおける電子の移動度（チャネル移動度）を向上させることができ、ＶＤＭＯＳＦＥＴのオン抵抗を低減することができる。
そして、これらの半導体装置４１では、ゲート電極４７がＰ型ポリシリコンからなる。Ｎ型ポリシリコンの仕事関数は、約４．１ｅＶである。これに対し、Ｐ型ポリシリコンの仕事関数は、約５．１ｅＶである。そのため、ゲート電極４７の材料にＰ型ポリシリコンを採用することにより、Ｎ型ポリシリコンを採用した構成と比較して、ＶＤＭＯＳＦＥＴの閾値電圧を約１Ｖ上げることができる。その結果、ＭＩＳＦＥＴがオフの状態でソース電極５１とドレイン電極との間を流れるドレインリーク電流を低減することができる。
また、ゲート電極４７の材料であるＰ型ポリシリコンは、Ｂが５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２の範囲内のドーズ量でドーピングされたＰ型ポリシリコンからなる。ドーズ量を５×１０１４ｃｍ−２以上とすることにより、ゲート電極４７のシート抵抗が大きくなりすぎるのを防止できる。また、ドーズ量を５×１０１５ｃｍ−２以下とすることにより、ゲート電極４７中のＢがゲート絶縁膜４６中に拡散することを防止でき、その拡散に起因するゲート電極４７とボディ領域４３との間でのリークの発生を防止できる。
図１９は、本発明の第４実施形態に係る半導体装置の模式的な平面図である。図２０は、図１９に示す切断線II−IIにおける半導体装置の模式的な断面図である。
半導体装置６１は、図１９に示すように、以下に説明する各部からなるＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）のセルＣを複数備えている。複数のセルＣは、平面視でマトリクス状に配置されている。
半導体装置６１（ＳｉＣ半導体装置）は、図２０に示すように、ＳｉＣ基板（図示せず）上に積層されたＳｉＣエピタキシャル層６２を備えている。ＳｉＣエピタキシャル層６２は、Ｎ型不純物がドーピングされることにより、Ｎ型の導電型を示している。この実施形態では、ＳｉＣエピタキシャル層６２の厚さは、約７μｍであり、ＳｉＣエピタキシャル層６２のＮ型不純物濃度は、１×１０１６ｃｍ−３である。
ＳｉＣエピタキシャル層６２の表層部には、複数のボディ領域６３が並列に形成されている。各ボディ領域６３は、Ｐ型の導電型を示し、他のボディ領域６３に対して適当な間隔を空けて平行に延びるように形成されている。この実施形態では、ボディ領域６３の深さは、約６５００Å（６５０ｎｍ）である。
各ボディ領域６３の表層部には、ソース領域６４がボディ領域６３の周縁と間隔を空けて形成されている。ソース領域６４は、ＳｉＣエピタキシャル層６２よりもＮ型不純物が高濃度にドーピングされることにより、Ｎ＋型の導電型を示している。この実施形態では、ソース領域６４の深さは、約２５００Å（２５０ｎｍ）である。そして、ソース領域６４は、Ｎ型不純物であるＰ（リン）の多段イオン注入法により形成され、その表面からの深さが１００Å〜２５００Å（１０ｎｍ〜２５０ｎｍ）の部分におけるＮ型不純物濃度が１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３であるボックス型の不純物濃度プロファイルを有している。
各ソース領域６４の内側には、複数のボディコンタクト領域６５が、ボディ領域６３が延びる方向に一定間隔を空けて形成されている。各ボディコンタクト領域６５は、平面視において、ソース領域６４に取り囲まれている。各ボディコンタクト領域６５は、ソース領域６４を深さ方向に貫通して形成されている。各ボディコンタクト領域６５は、ボディ領域６３よりもＰ型不純物が高濃度にドーピングされることにより、Ｐ＋型の導電型を示している。この実施形態では、ボディコンタクト領域６５の深さは、約３５００Å（３５０ｎｍ）である。そして、ボディコンタクト領域６５は、Ｐ型不純物であるＡｌの多段イオン注入法により形成され、その表面からの深さが５００Å〜１０００Å（５０ｎｍ〜１００ｎｍ）の部分におけるＰ型不純物濃度が２×１０２０ｃｍ−３〜５×１０２０ｃｍ−３であり、表面からの深さが１０００Å（１００ｎｍ）以上の部分におけるＰ型不純物濃度が２×１０２０ｃｍ−３以下であるボックス型の不純物濃度プロファイルを有している。これにより、ボディコンタクト領域６５における表面からの深さが５００Å〜１０００Åの部分には、ＡｌがＳｉＣに対する固溶限以上に含まれ、ボディコンタクト領域６５における表面からの深さが１０００Å以上の部分には、ＡｌがＳｉＣに対する固溶限未満で含まれている。
ＳｉＣエピタキシャル層６２上には、ゲート絶縁膜６６が形成されている。ゲート絶縁膜６６は、たとえば、ＳｉＯ２（酸化シリコン）からなる。
ゲート絶縁膜６６上には、ゲート電極６７が形成されている。ゲート電極６７は、たとえば、ドープトポリシリコン（Ｎ型不純物またはＰ型不純物がドーピングされたポリシリコン）からなる。ゲート電極６７は、互いに隣り合うソース領域６４（ボディ領域６３）の間に跨って設けられている。
また、ＳｉＣエピタキシャル層６２上には、層間絶縁膜６８が形成されている。層間絶縁膜６８により、ＳｉＣエピタキシャル層６２の表面がゲート電極６７とともに被覆されている。層間絶縁膜６８は、たとえば、ＳｉＯ２からなる。
層間絶縁膜６８には、各ボディコンタクト領域６５と対向する位置に、コンタクトホール６９が形成されている。各コンタクトホール６９は、ゲート絶縁膜６６を貫通し、各コンタクトホール６９内には、ボディコンタクト領域６５の全域およびソース領域６４におけるボディコンタクト領域６５の周囲の部分が臨んでいる。
ソース領域６４およびボディコンタクト領域６５の表面におけるコンタクトホール６９内に臨む部分上（コンタクトホール６９の底面上）ならびに層間絶縁膜６８の表面上には、下方からＴｉ（チタン）層およびＴｉＮ（窒化チタン）層を積層した積層構造を有するオーミックメタル７０が形成されている。
層間絶縁膜６８（オーミックメタル７０）上には、ソース電極７１が形成されている。ソース電極７１は、層間絶縁膜６８に形成された各コンタクトホール６９に入り込み、オーミックメタル７０を挟んで、ソース領域６４およびボディコンタクト領域６５に接続されている。ソース電極７１は、たとえば、Ａｌを主成分として含む金属からなる。
ソース電極７１上には、ポリイミド層７２が積層されている。
また、図示しないが、ＳｉＣ基板の裏面（ＳｉＣエピタキシャル層６２が形成されている側と反対側の面）には、ドレイン電極が形成されている。
ソース電極７１が接地され、ドレイン電極に適当な正電圧が印加された状態で、ゲート電極６７の電位（ゲート電圧）が制御されることにより、ボディ領域６３におけるゲート絶縁膜６６との界面近傍にチャネルが形成されて、ソース電極７１とドレイン電極との間に電流が流れる。
また、図１９に示すように、層間絶縁膜６８上には、外部との電気的接続に寄与するゲートパッド７３と、ゲートパッド７３から延びるゲートフィンガー７４とが形成されている。
ゲートパッド７３は、半導体装置６１の一側縁に沿った部分の中央に配置されている。
ゲートフィンガー７４は、たとえば、３本設けられ、ゲートパッド７３が配置されている一方側とその反対の他方側との間で互いに平行に延びている。各ゲートフィンガー７４の一方側の端部は、ゲートパッド７３に接続されている。ゲートフィンガー７４は、層間絶縁膜６８に形成された貫通孔（図示せず）を介して、ゲート電極６７と接続されている。
ゲートパッド７３およびゲートフィンガー７４は、ソース電極７１に対して間隔を空けて非接触に設けられている。言い換えれば、層間絶縁膜６８上において、ソース電極７１は、ゲートパッド７３およびゲートフィンガー７４が形成されていない部分に、ゲートパッド７３およびゲートフィンガー７４に対して間隔を空けて形成されている。
ゲートパッド７３およびゲートフィンガー７４は、同じ金属材料からなる。好ましくは、ゲートパッド７３およびゲートフィンガー７４は、ソース電極７１と同じ金属材料、たとえば、Ａｌを主成分として含む金属材料からなる。ソース電極７１、ゲートパッド７３およびゲートフィンガー７４が同じ金属材料からなる場合、層間絶縁膜６８の表面全域上にその金属材料からなる膜を形成し、この膜をパターニングすることにより、ソース電極７１、ゲートパッド７３およびゲートフィンガー７４を形成することができる。
図２１Ａ〜図２１Ｇは、図２０に示す半導体装置の製造工程を順に示す模式的な断面図である。
半導体装置６１の製造工程では、図２１Ａに示すように、まず、エピタキシャル成長法により、ＳｉＣ基板（図示せず）上に、ＳｉＣエピタキシャル層６２が形成される。次に、１段イオン注入法により、ＳｉＣエピタキシャル層６２の表層部に、ボディ領域６３を形成するためのＰ型不純物（たとえば、Ａｌ）が選択的に注入（インプラ）される。次いで、多段イオン注入法（たとえば、４段イオン注入法）により、ボディ領域６３の表層部に、ソース領域６４を形成するためのＮ型不純物であるＰが選択的に注入される。さらに、多段イオン注入法（たとえば、４段イオン注入法）により、ボディ領域６３の表層部に、ボディコンタクト領域６５を形成するためのＰ型不純物であるＡｌが選択的に注入される。その後、高温（たとえば、１７５０℃）によるアニールが行われ、ＳｉＣエピタキシャル層６２の表層部に、ボディ領域６３、ソース領域６４およびボディコンタクト領域６５が形成される。
次に、図２１Ｂに示すように、熱酸化法により、ＳｉＣエピタキシャル層６２の表面に、ゲート絶縁膜６６が形成される。
その後、図２１Ｃに示すように、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、ゲート絶縁膜６６上に、ポリシリコンが堆積される。次いで、ポリシリコンの堆積層をドープトポリシリコンの堆積層に変化させるため、イオン注入法により、ポリシリコンの堆積層に、Ｂ（ボロン）がドーピングされる。そして、フォトリソグラフィおよびエッチングにより、ドープトポリシリコンの堆積層が選択的に除去され、ゲート絶縁膜６６上に、ドープトポリシリコンからなるゲート電極６７が形成される。ゲート電極６７がパターニングされるまでの過程において、ゲート電極６７の表面には、ＳｉＯ２からなる自然酸化膜７５が生じる。
次いで、図２１Ｄに示すように、ＣＶＤ法により、ＳｉＣエピタキシャル層６２上に、層間絶縁膜６８が形成される。ゲート電極６７の表面上の自然酸化膜７５は、層間絶縁膜６８と一体化する。その後、フォトリソグラフィにより、層間絶縁膜６８上に、レジストパターン７６が形成される。レジストパターン７６は、層間絶縁膜６８におけるコンタクトホール６９を形成すべき部分と対向する開口を有している。
その後、図２１Ｅに示すように、レジストパターン７６をマスクに用いたエッチングにより、層間絶縁膜６８に、コンタクトホール６９が形成される。
そして、図２１Ｆに示すように、スパッタ法により、ソース領域６４およびボディコンタクト領域６５の表面におけるコンタクトホール６９内に臨む部分上（コンタクトホール６９の底面上）ならびに層間絶縁膜６８の表面上に、ＴｉおよびＴｉＮが順に蒸着されることにより、オーミックメタル７０が形成されている。
ＴｉおよびＴｉＮの蒸着に引き続いて、図２１Ｇに示すように、スパッタ法により、オーミックメタル７０上に、ソース電極７１が形成される。その後、ソース電極７１上に、感光性ポリイミドが塗布される。そして、ソース電極７１の一部をパッドとして露出させるために、その感光性ポリイミドが選択的に除去された後、感光性ポリイミドのキュアが行われる。これにより、感光性ポリイミドがポリイミド層７２となり、図２０に示す半導体装置６１が得られる。
以上のように、半導体装置６１は、ＳｉＣエピタキシャル層６２と、ＳｉＣエピタキシャル層６２の表層部に選択的に形成されたソース領域６４と、ＳｉＣエピタキシャル層６２の表層部にソース領域６４と隣接して選択的に形成されたボディコンタクト領域６５と、ソース領域６４およびボディコンタクト領域６５上に跨って形成されたオーミックメタル７０とを備えている。そして、ボディコンタクト領域６５の表層部には、Ｐ型不純物であるＡｌがＳｉＣに対する固溶限以上に含まれている。
ボディコンタクト領域６５の表層部にＰ型不純物がＳｉＣに対する固溶限以上となる濃度で含まれていることにより、オーミックメタル７０の形成後に熱処理を行わなくても、Ｎ型のソース領域６４はもちろん、Ｐ型のボディコンタクト領域６５に対しても、低抵抗なオーミックコンタクトを得ることができる。
この半導体装置６１では、第１低抵抗なオーミックコンタクトを得るための熱処理が不要であるため、従来のＳｉＣ半導体装置よりも製造に要するコストおよび時間を低減することができる。
また、この実施形態では、ボディコンタクト領域６５の表面からの深さが５００Å〜１０００Åの部分に、ＡｌがＳｉＣに対する固溶限以上に含まれ、ボディコンタクト領域６５の表面からの深さが１０００Å以上の部分には、ＡｌがＳｉＣに対する固溶限未満で含まれている。ボディコンタクト領域６５の表面からの深さが１０００Å以上の部分にＡｌが過剰に含まれていても、その過剰なＡｌがコンタクト抵抗の低減に寄与することはない。したがって、そのような深い部分にまでＡｌを高濃度にドーピングすることによる無駄が省かれ、ＳｉＣの製造に要するコストおよび時間のさらなる低減が図られている。
また、ボディコンタクト領域６５は、多段イオン注入法により形成される。多段イオン注入法であれば、ボディコンタクト領域６５の表面からの深さが５０ｎｍ〜１００ｎｍの部分に、Ｐ型不純物をＳｉＣに対する固溶限以上に容易に注入することができる。
また、ソース領域６４の表層部におけるＮ型不純物濃度が１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３の範囲内に制御されているので、Ｎ型のソース領域６４に対する低抵抗なオーミックコンタクトを確実に得ることができる。
以上、本発明の実施形態について説明したが、本発明はさらに他の実施形態で実施することもできる。
たとえば、第１および第２実施形態では、トレンチ１８が複数形成されている構成を取り上げたが、トレンチ１８は、互いに隣り合うソース領域１４間に１つ形成されていてもよい。ただし、トレンチ１８が複数形成されることにより、チャネル幅をさらに拡大することができる。
また、ボディ領域（１３，４３，６３）およびボディコンタクト領域（１５，４５，６５）の形成のためのＰ型不純物は、Ａｌに限らず、他のIII族原子（Ｂなど）であってもよい。
また、ソース領域（１４，４４，６４）の形成のためのＮ型不純物は、Ｐに限らず、他のＶ族原子（Ａｓ（ヒ素）など）であってもよい。
さらにまた、オーミックメタル（２１，５０，７０）は、Ｔｉ／ＴｉＮの積層構造を有しているものに限定されない。たとえば、Ｔｉ、ＴｉＮ、Ｎｉ、Ａｌ、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、Ｗ（タングステン）およびＷＮ（窒化タングステン）の群から選択される１種の材料からなる単層構造を有していてもよいし、その群から選択される複数種の各材料からなる層を積層した積層構造を有していてもよい。
また、半導体装置（１，３１，４１，６１）において、各半導体部分の導電型（Ｐ型、Ｎ型）を反転した構造が採用されてもよい。
また、半導体装置（１，３１，４１，６１）の基体は、ＳｉＣ基板に限らず、Ｓｉ（シリコン）基板であってもよい。この場合、Ｓｉ基板上には、半導体層としてのＳｉエピタキシャル層が積層される。
また、ゲート絶縁膜（１６，４６，６６）は、ＳｉＯ２以外の絶縁材料で形成されてもよい。すなわち、本発明は、ＶＤＭＯＳＦＥＴに限らず、ゲート絶縁膜の材料としてＳｉＯ２以外の絶縁材料を採用したＶＤＭＩＳＦＥＴを備える半導体装置に適用することができる。
さらに、本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）またはＳＪＭＯＳＦＥＴ（Super Junction Metal Oxide Semiconductor Field Effect Transistor）を備える半導体装置に適用することもできる。
次に、本発明を、実施例および比較例に基づいて説明するが、本発明は、以下の実施例によって限定されるものではない。
＜実施例１〜１２および比較例１＞
オン抵抗およびドレインリーク電流の低減効果を証明するために、実施例１〜１２および比較例１を以下の通り実施した。
［実施例１］
エピタキシャル成長法により、ＳｉＣ基板上に、Ｎ型不純物濃度が７×１０１５ｃｍ−３であるＳｉＣエピタキシャル層を形成した。そして、３００ｋｅＶの注入エネルギーおよび７×１０１３ｃｍ−２のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ型領域（ボディ領域）を形成した。
これにより、図２２に示す不純物濃度プロファイルを有するＰ型領域が得られた。すなわち、このＰ型領域は、ＳｉＣエピタキシャル層４２の表面から８００Å（８０ｎｍ）以下の部分におけるＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
［実施例２］
エピタキシャル成長法により、ＳｉＣ基板上に、Ｎ型不純物濃度が７×１０１５ｃｍ−３であるＳｉＣエピタキシャル層を形成した。そして、３００ｋｅＶの注入エネルギーおよび６×１０１３ｃｍ−２のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ型領域（ボディ領域）を形成した。
これにより、図２３に示す不純物濃度プロファイルを有するＰ型領域が得られた。すなわち、このＰ型領域は、ＳｉＣエピタキシャル層４２の表面から８００Å以下の部分におけるＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
［実施例３］
エピタキシャル成長法により、ＳｉＣ基板上に、Ｎ型不純物濃度が７×１０１５ｃｍ−３であるＳｉＣエピタキシャル層を形成した。そして、３００ｋｅＶの注入エネルギーおよび５×１０１３ｃｍ−２のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ型領域（ボディ領域）を形成した。
これにより、図２４に示す不純物濃度プロファイルを有するＰ型領域が得られた。すなわち、このＰ型領域は、ＳｉＣエピタキシャル層４２の表面から８００Å以下の部分におけるＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
［実施例４］
エピタキシャル成長法により、ＳｉＣ基板上に、Ｎ型不純物濃度が７×１０１５ｃｍ−３であるＳｉＣエピタキシャル層を形成した。そして、３００ｋｅＶの注入エネルギーおよび４×１０１３ｃｍ−２のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ型領域（ボディ領域）を形成した。
これにより、図２５に示す不純物濃度プロファイルを有するＰ型領域が得られた。すなわち、このＰ型領域は、ＳｉＣエピタキシャル層４２の表面から８００Å以下の部分におけるＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
［実施例５］
エピタキシャル成長法により、ＳｉＣ基板上に、Ｎ型不純物濃度が７×１０１５ｃｍ−３であるＳｉＣエピタキシャル層を形成した。そして、３４０ｋｅＶの注入エネルギーおよび７×１０１３ｃｍ−２のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ型領域（ボディ領域）を形成した。
これにより、図２６に示す不純物濃度プロファイルを有するＰ型領域が得られた。すなわち、このＰ型領域は、ＳｉＣエピタキシャル層４２の表面から８００Å以下の部分におけるＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
［実施例６］
エピタキシャル成長法により、ＳｉＣ基板上に、Ｎ型不純物濃度が７×１０１５ｃｍ−３であるＳｉＣエピタキシャル層を形成した。そして、３４０ｋｅＶの注入エネルギーおよび６×１０１３ｃｍ−２のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ型領域（ボディ領域）を形成した。
これにより、図２７に示す不純物濃度プロファイルを有するＰ型領域が得られた。すなわち、このＰ型領域は、ＳｉＣエピタキシャル層４２の表面から８００Å以下の部分におけるＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
［実施例７］
エピタキシャル成長法により、ＳｉＣ基板上に、Ｎ型不純物濃度が７×１０１５ｃｍ−３であるＳｉＣエピタキシャル層を形成した。そして、３４０ｋｅＶの注入エネルギーおよび５×１０１３ｃｍ−２のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ型領域（ボディ領域）を形成した。
これにより、図２８に示す不純物濃度プロファイルを有するＰ型領域が得られた。すなわち、このＰ型領域は、ＳｉＣエピタキシャル層４２の表面から８００Å以下の部分におけるＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
［実施例８］
エピタキシャル成長法により、ＳｉＣ基板上に、Ｎ型不純物濃度が７×１０１５ｃｍ−３であるＳｉＣエピタキシャル層を形成した。そして、３４０ｋｅＶの注入エネルギーおよび４×１０１３ｃｍ−２のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ型領域（ボディ領域）を形成した。
これにより、図２９に示す不純物濃度プロファイルを有するＰ型領域が得られた。すなわち、このＰ型領域は、ＳｉＣエピタキシャル層４２の表面から８００Å以下の部分におけるＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
［実施例９］
エピタキシャル成長法により、ＳｉＣ基板上に、Ｎ型不純物濃度が７×１０１５ｃｍ−３であるＳｉＣエピタキシャル層を形成した。そして、３８０ｋｅＶの注入エネルギーおよび７×１０１３ｃｍ−２のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ型領域（ボディ領域）を形成した。
これにより、図３０に示す不純物濃度プロファイルを有するＰ型領域が得られた。すなわち、このＰ型領域は、ＳｉＣエピタキシャル層４２の表面から８００Å以下の部分におけるＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
［実施例１０］
エピタキシャル成長法により、ＳｉＣ基板上に、Ｎ型不純物濃度が７×１０１５ｃｍ−３であるＳｉＣエピタキシャル層を形成した。そして、３８０ｋｅＶの注入エネルギーおよび６×１０１３ｃｍ−２のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ型領域（ボディ領域）を形成した。
これにより、図３１に示す不純物濃度プロファイルを有するＰ型領域が得られた。すなわち、このＰ型領域は、ＳｉＣエピタキシャル層４２の表面から８００Å以下の部分におけるＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
［実施例１１］
エピタキシャル成長法により、ＳｉＣ基板上に、Ｎ型不純物濃度が７×１０１５ｃｍ−３であるＳｉＣエピタキシャル層を形成した。そして、３８０ｋｅＶの注入エネルギーおよび５×１０１３ｃｍ−２のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ型領域（ボディ領域）を形成した。
これにより、図３２に示す不純物濃度プロファイルを有するＰ型領域が得られた。すなわち、このＰ型領域は、ＳｉＣエピタキシャル層４２の表面から８００Å以下の部分におけるＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
［実施例１２］
エピタキシャル成長法により、ＳｉＣ基板上に、Ｎ型不純物濃度が７×１０１５ｃｍ−３であるＳｉＣエピタキシャル層を形成した。そして、３８０ｋｅＶの注入エネルギーおよび４×１０１３ｃｍ−２のドーズ量での１段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ型領域（ボディ領域）を形成した。
これにより、図３３に示す不純物濃度プロファイルを有するＰ型領域が得られた。すなわち、このＰ型領域は、ＳｉＣエピタキシャル層４２の表面から８００Å以下の部分におけるＰ型不純物濃度が１×１０１８ｃｍ−３以下である不純物濃度プロファイルを有している。
［オン抵抗］
実施例１〜１２の各構造物を使用して、本発明の実施形態に係る構造（図１５に示す構造）のＳｉＣ半導体装置を作成し、各ＳｉＣ半導体装置におけるＭＯＳＦＥＴのオン抵抗を調べた。その結果を、図３４に表形式で示すとともに、図３５にグラフで示す。
この結果から、各ＭＯＳＦＥＴのオン抵抗が０．５Ωよりも低いことが理解される。
［閾値電圧］
実施例１〜１２の各構造物を使用して、本発明の実施形態に係る構造（図１６に示す構造）のＳｉＣ半導体装置を作成した。そして、各ＳｉＣ半導体装置において、ソース電極を接地し、ドレイン電極に１０Ｖのドレイン電圧Ｖｄを印加して、１ｍＡのドレイン電流Ｉｄが流れるときのＭＯＳＦＥＴのゲート電圧（閾値電圧）を調べた。その結果を、図３４に表形式で示すとともに、図３６にグラフで示す。
この結果から、各ＭＯＳＦＥＴの閾値電圧が２．５Ｖよりも高いことが理解される。
［ドレインリーク電流］
実施例１０の構造物を使用して、本発明の実施形態に係る構造（図１６に示す構造）のＳｉＣ半導体装置を作成した。そして、ＳｉＣ半導体装置の温度が２５℃および２００℃の状態で、ゲート電圧（ゲート−ソース間電圧）Ｖｇｓを零に固定したまま、ドレイン電圧（ドレイン−ソース間電圧）Ｖｄｓを変化させて、ドレインリーク電流Ｉｄを測定した。その結果を、図３７にグラフで示す。
この結果から、ＳｉＣ半導体装置の温度が２５℃および２００℃のどちらの場合でも、ドレイン電圧Ｖｄｓが１０００Ｖ以下の範囲で、ドレインリーク電流Ｉｄが微小であることが理解される。
［比較例１］
実施例１０の構造物を使用して、本発明の実施形態に係る構造（図１６に示す構造）と同様の構造であって、Ｎ型ポリシリコン（Ｎ型不純物としてのＰ（リン）が１×１０２０ｃｍ-３以上の濃度で含まれたＮ型ポリシリコン）からなるゲート電極を有するＳｉＣ半導体装置を作成した。そして、ＳｉＣ半導体装置の温度が２５℃、１２５℃、１５０℃、１７５℃および２００℃の各状態で、ゲート電圧（ゲート−ソース間電圧）Ｖｇｓを零に固定したまま、ドレイン電圧（ドレイン−ソース間電圧）Ｖｄｓを変化させて、ドレインリーク電流Ｉｄを測定した。その結果を、図３８にグラフで示す。
この結果から、ＳｉＣ半導体装置の温度が１２５℃〜２００℃の場合には、ドレイン電圧Ｖｄｓが微小であっても、比較的大きなドレインリーク電流Ｉｄが流れることが理解される。また、ＳｉＣ半導体装置の温度が２５℃の場合であっても、ドレイン電圧Ｖｄｓが４００Ｖを超えると、比較的大きなドレインリーク電流Ｉｄが流れることが理解される。そして、図３７に示す結果と図３８に示す結果とを比較することにより、実施例１０の構造物を使用したＳｉＣ半導体装置では、比較例１のＳｉＣ半導体装置と比較して、ドレインリーク電流Ｉｄが大幅に低減されていることが理解される。
＜実施例１３および比較例２〜３＞
ボディコンタクト領域に対するオーミックメタルのコンタクト抵抗の低抵抗化を証明するために、実施例１〜１２および比較例１を以下の通り実施した。
［実施例１３］
エピタキシャル成長法により、ＳｉＣ基板上に、不純物を含まないＳｉＣエピタキシャル層を形成した。そして、４段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ＋領域（ボディコンタクト領域）を形成した。各段における注入エネルギー、ドーズ量、Ａｌ濃度の極大値（ピーク濃度）は、次のとおりである。
１段目
注入エネルギー：１８０ｋｅＶ
ドーズ量：３×１０１４ｃｍ−２
ピーク濃度：２．２６×１０１９ｃｍ−３
２段目
注入エネルギー：１２０ｋｅＶ
ドーズ量：４×１０１４ｃｍ−２
ピーク濃度：３．１５×１０１９ｃｍ−３
３段目
注入エネルギー：６０ｋｅＶ
ドーズ量：２×１０１５ｃｍ−２
ピーク濃度：３．０８×１０２０ｃｍ−３
４段目
注入エネルギー：３０ｋｅＶ
ドーズ量：１×１０１５ｃｍ−２
ピーク濃度：２．６９×１０２０ｃｍ−３
これにより、図３９に示す不純物濃度プロファイルを有するＰ＋領域が得られた。すなわち、実施例１３に係るＰ＋領域は、その表面からの深さが５００Å〜１０００Åの部分におけるＰ型不純物濃度が２×１０２０ｃｍ−３〜５×１０２０ｃｍ−３であり、表面からの深さが１０００Å以上の部分におけるＡｌ濃度が２×１０２０ｃｍ−３以下であるボックス型の不純物濃度プロファイルを有している。
そして、スパッタ法により、Ｐ＋領域の表面に、Ｔｉ／ＴｉＮの積層構造を有するオーミックメタルを形成した。Ｔｉ層の厚さは、２５０Åであり、ＴｉＮ層の厚さは、１３００Åである。
［比較例２］
実施例１３の場合と同様に、エピタキシャル成長法により、ＳｉＣ基板上に、不純物を含まないＳｉＣエピタキシャル層を形成した。そして、４段イオン注入法により、ＳｉＣエピタキシャル層の表層部に、Ａｌをドーピングし、Ｐ＋領域（ボディコンタクト領域）を形成した。各段における注入エネルギー、ドーズ量、Ａｌ濃度の極大値（ピーク濃度）は、次のとおりである。
１段目
注入エネルギー：１８０ｋｅＶ
ドーズ量：１×１０１５ｃｍ−２
ピーク濃度：７．５４×１０１９ｃｍ−３
２段目
注入エネルギー：１２０ｋｅＶ
ドーズ量：１．３×１０１５ｃｍ−２
ピーク濃度：１．０２×１０２０ｃｍ−３
３段目
注入エネルギー：６０ｋｅＶ
ドーズ量：９×１０１４ｃｍ−２
ピーク濃度：１．３９×１０２０ｃｍ−３
４段目
注入エネルギー：３０ｋｅＶ
ドーズ量：４×１０１４ｃｍ−２
ピーク濃度：１．０７×１０２０ｃｍ−３
これにより、図４０に示す不純物濃度プロファイルを有するＰ＋領域が得られた。すなわち、比較例２に係るＰ＋領域は、その深さ方向の全域において、Ａｌ濃度が２×１０２０ｃｍ−３以下であるボックス型の不純物濃度プロファイルを有している。
そして、スパッタ法により、Ｐ＋領域の表面に、Ｔｉ／ＴｉＮの積層構造を有するオーミックメタルを形成した。Ｔｉ層の厚さは、２５０Åであり、ＴｉＮ層の厚さは、１３００Åである。
［比較例３］
比較例２の場合と同様な条件で、ＳｉＣエピタキシャル層の表層部にＰ＋領域を形成した。そして、スパッタ法により、Ｐ＋領域の表面に、Ｔｉ／ＴｉＮの積層構造を有するオーミックメタルを形成した。Ｔｉ層の厚さは、２５０Åであり、ＴｉＮ層の厚さは、１３００Åである。その後、約１０００℃の高温で熱処理（ＰＤＡ）を行った。
［コンタクト特性］
実施例１３および比較例３の構造物において、ＴＬＭ法により、Ｐ＋領域とオーミックメタルとのコンタクト特性を調べた。
具体的には、各構造物において、Ｐ＋領域上に、４つの第１〜第４のオーミックメタルを、第１のオーミックメタルと第２のオーミックメタルとの間の間隔が１０μｍであり、第２のオーミックメタルと第３のオーミックメタルとの間の間隔が２０μｍであり、第３のオーミックメタルと第４のオーミックメタルとの間の間隔が３０μｍであるように形成した。そして、第１のオーミックメタルと第２のオーミックメタルとの間の電気抵抗、第２のオーミックメタルと第３のオーミックメタルとの間の電気抵抗および第３のオーミックメタルと第４のオーミックメタルとの間の電気抵抗を測定し、それらの電気抵抗の測定結果から、コンタクト抵抗を算出した。
実施例１３の構造物におけるコンタクト抵抗は、１×１０−４Ω・ｃｍ２〜２×１０−４Ω・ｃｍ２であった。これに対し、比較例３の構造物におけるコンタクト抵抗は、５×１０−３Ω・ｃｍ２であった。この結果、実施例１３の構造物では、比較例３の構造物と比較して、コンタクト抵抗の１桁以上の低抵抗化が実現されることが確認された。
［Ｉ−Ｖ特性］
実施例１３および比較例２〜３の構造物において、Ｐ＋領域上に、４つの第１〜第４のオーミックメタルを、第１のオーミックメタルと第２のオーミックメタルとの間の間隔が１０μｍであり、第２のオーミックメタルと第３のオーミックメタルとの間の間隔が２０μｍであり、第３のオーミックメタルと第４のオーミックメタルとの間の間隔が３０μｍであるように形成した。そして、第１のオーミックメタルと第２のオーミックメタルとからなる電極対のＩ−Ｖ特性を調べた。その結果を図４１に示す。この結果から、実施例１３の構造物では、比較例２〜３の構造物よりも、Ｉ−Ｖ特性が線形性を示し、オーミック特性が優れていることが確認された。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
本出願は、２００９年３月２５日に日本国特許庁に提出された特願２００９−０７４５５８号、２００９年４月１７日に日本国特許庁に提出された特願２００９−１０１３２１号および２００９年６月４日に日本国特許庁に提出された特願２００９−１３４８２２号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
１…半導体装置、４…ゲートパッド、５…ゲートフィンガー、１２…ＳｉＣエピタキシャル層、１３…ボディ領域、１４…ソース領域、１６…ゲート絶縁膜、１７…ゲート電極、１８…トレンチ、１９…表面対向部、２０…埋設部、２１…オーミックメタル、２４…（ＳｉＣエピタキシャル層の）表面、２５…（トレンチの）側面、３１…半導体装置、４１…半導体装置、４２…ＳｉＣエピタキシャル層、４３…ボディ領域、４４…ソース領域、４６…ゲート絶縁膜、４７…ゲート電極、５３…ゲートパッド、５４…ゲートフィンガー、６１…半導体装置、６２…ＳｉＣエピタキシャル層、６３…ボディ領域、６４…ソース領域、６５…ボディコンタクト領域、７０…オーミックメタル、Ｃ…単位セル

Claims (24)

  1. 第１導電型の半導体層と、
    前記半導体層の表面から厚さ方向の途中部に至る領域に、前記厚さ方向と直交する方向に間隔を空けて形成された第２導電型の複数のボディ領域と、
    各ボディ領域の表層部に、前記ボディ領域の周縁と間隔を空けて形成された第１導電型のソース領域と、
    前記半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極とを含み、
    前記半導体層には、その表面から掘り下げることにより、互いに隣り合う２つの前記ソース領域の間に跨るトレンチが形成され、
    前記ゲート絶縁膜により、前記トレンチの内面が被覆され、
    前記ゲート電極は、前記半導体層の表面に対向する表面対向部および前記トレンチに埋設された埋設部を有している、半導体装置。
  2. 前記トレンチが、複数形成されている、請求項１に記載の半導体装置。
  3. 前記トレンチ深さが、前記ボディ領域の深さよりも小さい、請求項１または２に記載の半導体装置。
  4. 前記トレンチの深さが、前記ソース領域の深さよりも小さい、請求項３に記載の半導体装置。
  5. 前記半導体層が、ＳｉＣエピタキシャル層である、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記ＳｉＣエピタキシャル層の表面が、ＳｉＣ結晶の（０００１）面または（０００−１）面である、請求項５に記載の半導体装置。
  7. 前記ボディ領域と、当該ボディ領域の表層部に、当該ボディ領域の周縁と間隔を空けて形成された前記ソース領域を一つずつ含む単位セルが、平面視格子状に配置されている、請求項１〜６のいずれか一項に記載の半導体装置。
  8. 前記トレンチが、互いに隣り合う前記単位セルの前記ソース領域を側面に露出させるように形成されており、
    前記ゲート電極は、前記トレンチ内で互いに向き合う２つの前記ソース領域の間に跨って設けられている、請求項７に記載の半導体装置。
  9. ＳｉＣからなるＮ型半導体層と、
    前記Ｎ型半導体層の表層部に選択的に形成されたＰ型領域と、
    前記Ｐ型領域の表層部に、Ｐ型領域の周縁と間隔を空けて形成されたＮ型領域と、
    前記Ｎ型半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記Ｐ型領域の周縁と前記Ｎ型領域との間の部分に対向するゲート電極とを含み、
    前記Ｐ型領域における前記ゲート絶縁膜の厚さ方向の中央を基準とする深さが１００ｎｍ以下の部分のＰ型不純物濃度が、１×１０１８ｃｍ−３以下であり、
    前記ゲート電極が、Ｐ型不純物がドーピングされたポリシリコンからなる、半導体装置。
  10. ＳｉＣからなるＮ型半導体層と、
    前記Ｎ型半導体層の表層部に選択的に形成されたＰ型領域と、
    前記Ｐ型領域の表層部に、Ｐ型領域の周縁と間隔を空けて形成されたＮ型領域と、
    前記Ｎ型半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記Ｐ型領域の周縁と前記Ｎ型領域との間の部分に対向するゲート電極とを含み、
    前記Ｐ型領域が、３００ｋｅＶ以上の注入エネルギーおよび４×１０１３ｃｍ−２以上のドーズ量での１段イオン注入法により形成され、
    前記ゲート電極が、Ｐ型不純物がドーピングされたポリシリコンからなる、半導体装置。
  11. 前記ゲート電極は、Ｂ（ボロン）が５×１０１４ｃｍ−２以上、５×１０１５ｃｍ−２以下のドーズ量でドーピングされたポリシリコンからなる、請求項９または１０に記載の半導体装置。
  12. 前記Ｎ型半導体層上に形成され、外部との電気的接続に寄与するゲートパッドと、
    前記Ｎ型半導体層上に形成され、金属材料からなり、前記ゲートパッドおよび前記ゲート電極と電気的に接続されたゲートフィンガーとをさらに含む、請求項９〜１１のいずれか一項に記載の半導体装置。
  13. 前記ゲートパッドが、前記ゲートフィンガーと同じ材料からなる、請求項１２に記載の半導体装置。
  14. ＳｉＣからなる半導体層と、
    前記半導体層の表層部に選択的に形成されたＮ型の第１不純物領域と、
    前記半導体層の表層部に前記第１不純物領域と隣接し、前記第１不純物領域に囲まれるように選択的に形成されたＰ型の第２不純物領域と、
    前記第１不純物領域および前記第２不純物領域上に跨って形成されたオーミックメタルとを備え、
    前記第２不純物領域の表層部には、Ｐ型不純物がＳｉＣに対する固溶限以上に含まれている、半導体装置。
  15. 前記第２不純物領域の表面からの深さが５０ｎｍ〜１００ｎｍの部分に、前記Ｐ型不純物がＳｉＣに対する固溶限以上に含まれている、請求項１４に記載の半導体装置。
  16. 前記第２不純物領域の表面からの深さが１００ｎｍ以上の部分には、前記Ｐ型不純物がＳｉＣに対する固溶限未満で含まれている、請求項１４または１５に記載の半導体装置。
  17. 前記第２不純物領域の表層部には、Ｐ型不純物が２×１０２０ｃｍ−３より多く含まれている、請求項１４〜１６のいずれか一項に記載の半導体装置。
  18. 前記第２不純物領域が、多段イオン注入法により形成される不純物濃度プロファイルを有している、請求項１４〜１７のいずれか一項に記載の半導体装置。
  19. 前記Ｐ型不純物が、Ａｌである、請求項１４〜１８のいずれか一項に記載の半導体装置。
  20. 前記第１不純物領域の表層部におけるＮ型不純物の濃度が、１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３の範囲内である、請求項１４〜１９のいずれか一項に記載の半導体装置。
  21. 前記第１不純物領域の表層部におけるＮ型不純物の濃度が、ボックス型の不純物濃度プロファイルを有している、請求項２０に記載の半導体装置。
  22. 前記オーミックメタルは、Ｔｉ、ＴｉＮ、Ｎｉ、Ａｌ、Ｔａ、ＴａＮ、ＷおよびＷＮの群から選択される１種の材料からなる単層構造、または、前記群から選択される複数種の各材料からなる層を積層した積層構造を有している、請求項１４〜２１のいずれか一項に記載の半導体装置。
  23. ＳｉＣからなる第１導電型の半導体層と、
    前記半導体層の表層部に、前記半導体層の厚さ方向と直交する方向に間隔を空けて形成された第２導電型領域と、
    各前記第２導電型領域の表層部に、前記第２導電型領域の周縁と間隔を空けて形成された第１導電型の第１不純物領域と、
    各前記第２導電型領域の表層部に、前記第１不純物領域に囲まれるように形成された第２導電型の第２不純物領域と、
    前記半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記第２導電型領域におけるその周縁と前記第１不純物領域との間の部分に対向し、かつ互いに隣り合う２つの前記第１不純物領域の間に跨るゲート電極と、
    前記第１不純物領域および前記第２不純物領域上に跨って形成されたオーミックメタルとを含み、
    前記第２導電型領域における前記ゲート絶縁膜の厚さ方向の中央を基準とする深さが１００ｎｍ以下の部分の不純物濃度が、１×１０１８ｃｍ−３以下であり、
    前記第２不純物領域の表層部には、第２導電型不純物がＳｉＣに対する固溶限以上に含まれており、
    前記半導体層には、その表面から掘り下げることにより、互いに隣り合う２つの前記第１不純物領域の間に跨るトレンチが形成され、
    前記ゲート絶縁膜により、前記トレンチの内面が被覆され、
    前記ゲート電極は、前記半導体層の表面に対向する表面対向部および前記トレンチに埋設された埋設部を有している、半導体装置。
  24. ＳｉＣからなる第１導電型の半導体層と、
    前記半導体層の表層部に選択的に形成された第２導電型領域と、
    前記第２導電型領域の表層部に、前記第２導電型領域の周縁と間隔を空けて形成された第１導電型の第１不純物領域と、
    前記第２導電型領域の表層部に、前記第１不純物領域に囲まれるように形成された第２導電型の第２不純物領域と、
    前記半導体層上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記第２導電型領域におけるその周縁と前記第１不純物領域との間の部分に対向するゲート電極と、
    前記第１不純物領域および前記第２不純物領域上に跨って形成されたオーミックメタルとを含み、
    前記第２導電型領域における前記ゲート絶縁膜の厚さ方向の中央を基準とする深さが１００ｎｍ以下の部分の不純物濃度が、１×１０１８ｃｍ−３以下であり、
    前記第２不純物領域の表層部には、第２導電型不純物がＳｉＣに対する固溶限以上に含まれている、半導体装置。
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