JPH05347414A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05347414A JPH05347414A JP4153316A JP15331692A JPH05347414A JP H05347414 A JPH05347414 A JP H05347414A JP 4153316 A JP4153316 A JP 4153316A JP 15331692 A JP15331692 A JP 15331692A JP H05347414 A JPH05347414 A JP H05347414A
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Abstract
(57)【要約】
【目的】 低コストの改良でよりオン抵抗の低い半導体
装置を得る。 【構成】 n+ 型基板8の上面にn- 型エピタキシャル
層1が、更にその上面には選択的にp型拡散領域2が形
成され、更にその上面には選択的にn+ 型拡散領域3が
形成されている。n- 型エピタキシャル層1の上面及
び、これとn+ 型拡散領域3で挟まれたp型拡散領域2
の上方には、酸化膜4に包み込まれたゲート電極5が備
えられている。n- 型エピタキシャル層1上に現れる、
n- 型エピタキシャル層1とp型拡散領域2の接合面に
垂直に伸びる溝9が、ゲート電極5の下方に位置するn
- 型エピタキシャル層1の上面に掘られている。 【効果】 オン抵抗にはアキュームレーション抵抗
Ra 、JFET抵抗Rj が含まれる。溝9が形成されて
いるためゲート幅が増大し、溝9にそって下方へ電流が
流れやすくなるため、これらの抵抗値を下げることがで
きる。
装置を得る。 【構成】 n+ 型基板8の上面にn- 型エピタキシャル
層1が、更にその上面には選択的にp型拡散領域2が形
成され、更にその上面には選択的にn+ 型拡散領域3が
形成されている。n- 型エピタキシャル層1の上面及
び、これとn+ 型拡散領域3で挟まれたp型拡散領域2
の上方には、酸化膜4に包み込まれたゲート電極5が備
えられている。n- 型エピタキシャル層1上に現れる、
n- 型エピタキシャル層1とp型拡散領域2の接合面に
垂直に伸びる溝9が、ゲート電極5の下方に位置するn
- 型エピタキシャル層1の上面に掘られている。 【効果】 オン抵抗にはアキュームレーション抵抗
Ra 、JFET抵抗Rj が含まれる。溝9が形成されて
いるためゲート幅が増大し、溝9にそって下方へ電流が
流れやすくなるため、これらの抵抗値を下げることがで
きる。
Description
【0001】
【産業上の利用分野】この発明は、制御電極の電圧によ
って、電流の導通状態及び阻止状態を制御することがで
きる半導体装置に関する。
って、電流の導通状態及び阻止状態を制御することがで
きる半導体装置に関する。
【0002】
【従来の技術】図25は、制御電極の電圧によって電流
の導通状態及び阻止状態を制御する半導体装置の一種で
ある、従来のVDMOS100の構造を示す断面図であ
る。n- 型エピタキシャル層1がn+ 型基板8の上面に
設けられ、更にn- 型エピタキシャル層1の上面には選
択的にp型拡散領域2が形成されている。更にp型拡散
領域2には選択的にn+ 型拡散領域3が形成されてい
る。
の導通状態及び阻止状態を制御する半導体装置の一種で
ある、従来のVDMOS100の構造を示す断面図であ
る。n- 型エピタキシャル層1がn+ 型基板8の上面に
設けられ、更にn- 型エピタキシャル層1の上面には選
択的にp型拡散領域2が形成されている。更にp型拡散
領域2には選択的にn+ 型拡散領域3が形成されてい
る。
【0003】n- 型エピタキシャル層1の上面及び、こ
れとn+ 型拡散領域3で挟まれたp型拡散領域2の上方
には、酸化膜4に包み込まれたゲート電極5が備えられ
ている。そして、酸化膜4によってゲート電極5とは絶
縁されながら、p型拡散領域2とn+ 型拡散領域3に接
続されるソース電極6も形成されている。一方、n+基
板8にはドレイン電極7が接続されている。
れとn+ 型拡散領域3で挟まれたp型拡散領域2の上方
には、酸化膜4に包み込まれたゲート電極5が備えられ
ている。そして、酸化膜4によってゲート電極5とは絶
縁されながら、p型拡散領域2とn+ 型拡散領域3に接
続されるソース電極6も形成されている。一方、n+基
板8にはドレイン電極7が接続されている。
【0004】このように構成されたVDMOS100に
対して、ゲート電極5とソース電極6とを同電位にし、
かつソース電極6に対するドレイン電極7の電位を上昇
させると、p型拡散領域2とn- エピタキシャル層1の
間には逆バイアスが印加される。
対して、ゲート電極5とソース電極6とを同電位にし、
かつソース電極6に対するドレイン電極7の電位を上昇
させると、p型拡散領域2とn- エピタキシャル層1の
間には逆バイアスが印加される。
【0005】このため、p型拡散領域2とn- エピタキ
シャル層1の境界から生じた空乏層が、n- エピタキシ
ャル層1の方に広がって電圧が保持される。この状態に
より、VDMOS100はオフ状態が保持される。
シャル層1の境界から生じた空乏層が、n- エピタキシ
ャル層1の方に広がって電圧が保持される。この状態に
より、VDMOS100はオフ状態が保持される。
【0006】図26にソース電極6に対するゲート電極
5の電位を上げた場合について示す。ソース電極6を接
地し、ゲート電極5及びドレイン電極7にそれぞれ正の
電位+V1 ,+V2 を印加した場合を考えると、n+ 型
拡散領域3及びn- エピタキシャル層1に挟まれたp型
拡散領域2の表面はn反転し、チャネルが形成される。
そして電子電流Ie が、ソース電極6からドレイン電極
7の方向へとチャネルを介して流れ始める。このように
してVDMOS100は電流導通状態(オン状態)にな
る。
5の電位を上げた場合について示す。ソース電極6を接
地し、ゲート電極5及びドレイン電極7にそれぞれ正の
電位+V1 ,+V2 を印加した場合を考えると、n+ 型
拡散領域3及びn- エピタキシャル層1に挟まれたp型
拡散領域2の表面はn反転し、チャネルが形成される。
そして電子電流Ie が、ソース電極6からドレイン電極
7の方向へとチャネルを介して流れ始める。このように
してVDMOS100は電流導通状態(オン状態)にな
る。
【0007】逆に、ソース電極6に対するゲート電極5
の電位を再び下げていくと、n+ 型拡散領域3とn- エ
ピタキシャル層1に挟まれたp型拡散領域2の表面のチ
ャネルが消失し、電子電流Ie が遮断され、VDMOS
100は再びオフ状態となる。
の電位を再び下げていくと、n+ 型拡散領域3とn- エ
ピタキシャル層1に挟まれたp型拡散領域2の表面のチ
ャネルが消失し、電子電流Ie が遮断され、VDMOS
100は再びオフ状態となる。
【0008】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、オン状態におけるVDMO
S100の抵抗(オン抵抗)は、チャネルに生じるチャ
ネル抵抗Rchと、n- エピタキシャル層1の内、ゲート
電極5に近い部分に形成される蓄積層に生じるアキュー
ムレーション抵抗Ra と、p型拡散領域2に挟まれたn
- エピタキシャル層1において生じるJFET抵抗Rj
と、n- エピタキシャル層1の厚み方向において生じる
エピ抵抗Repi との直列抵抗からなる。
上のように構成されており、オン状態におけるVDMO
S100の抵抗(オン抵抗)は、チャネルに生じるチャ
ネル抵抗Rchと、n- エピタキシャル層1の内、ゲート
電極5に近い部分に形成される蓄積層に生じるアキュー
ムレーション抵抗Ra と、p型拡散領域2に挟まれたn
- エピタキシャル層1において生じるJFET抵抗Rj
と、n- エピタキシャル層1の厚み方向において生じる
エピ抵抗Repi との直列抵抗からなる。
【0009】これらの抵抗は詳細には以下のように説明
される。ソース電極6に対してゲート電極5の電位を上
昇させる(電位V1 )と、ゲート電極5の電界の影響
で、ゲート電極5直下のn- エピタキシャル層1とn+
型拡散領域3に挟まれたp型拡散領域2の表面にn型の
反転層が形成される。この反転層内の電子がp型拡散領
域2の表面に沿って流れる時の抵抗がチャネル抵抗Rch
として定義される。
される。ソース電極6に対してゲート電極5の電位を上
昇させる(電位V1 )と、ゲート電極5の電界の影響
で、ゲート電極5直下のn- エピタキシャル層1とn+
型拡散領域3に挟まれたp型拡散領域2の表面にn型の
反転層が形成される。この反転層内の電子がp型拡散領
域2の表面に沿って流れる時の抵抗がチャネル抵抗Rch
として定義される。
【0010】またこの時、ゲート電極5の電界の影響で
ゲート電極5直下のn- エピタキシャル層1の表面に電
子が蓄積し、蓄積層を形成する。この蓄積層内の電子が
n-エピタキシャル層1表面に沿って流れるときの抵抗
としてアキュームレーション抵抗Ra が定義される。
ゲート電極5直下のn- エピタキシャル層1の表面に電
子が蓄積し、蓄積層を形成する。この蓄積層内の電子が
n-エピタキシャル層1表面に沿って流れるときの抵抗
としてアキュームレーション抵抗Ra が定義される。
【0011】また、ソース電極6に対してドレイン電極
7の電位を上昇させる(電位V2 )と、p型拡散領域2
からn- エピタキシャル層1に向かって空乏層が伸び
る。p型拡散領域2に挟まれたn- エピタキシャル層1
の表面の中央部分からドレイン電極7に向かって電子が
流れるとき、この空乏層によって電子の流れが狭められ
る。これによって生じる抵抗としてJFET抵抗Rj が
定義される。一般にこの抵抗はn- エピタキシャル層1
の表面からp型拡散領域2の拡散深さまでの抵抗を指
す。
7の電位を上昇させる(電位V2 )と、p型拡散領域2
からn- エピタキシャル層1に向かって空乏層が伸び
る。p型拡散領域2に挟まれたn- エピタキシャル層1
の表面の中央部分からドレイン電極7に向かって電子が
流れるとき、この空乏層によって電子の流れが狭められ
る。これによって生じる抵抗としてJFET抵抗Rj が
定義される。一般にこの抵抗はn- エピタキシャル層1
の表面からp型拡散領域2の拡散深さまでの抵抗を指
す。
【0012】またエピ抵抗Repi は、n- エピタキシャ
ル層1を電子が流れるときの抵抗を言う。p型拡散領域
2の直下の部分は、電子電流の密度が低いのであるが、
一般にはn- エピタキシャル層1の比抵抗、厚み、面積
でほぼ決定される値である。但し、n+ 基板8の抵抗
は、これらの抵抗に比べて十分低く、無視しえるもので
ある。
ル層1を電子が流れるときの抵抗を言う。p型拡散領域
2の直下の部分は、電子電流の密度が低いのであるが、
一般にはn- エピタキシャル層1の比抵抗、厚み、面積
でほぼ決定される値である。但し、n+ 基板8の抵抗
は、これらの抵抗に比べて十分低く、無視しえるもので
ある。
【0013】エピ抵抗Repi はn- エピタキシャル層1
の比抵抗と厚みで決定され、同時にVDMOS100の
耐圧もこの部分の構造に大きく影響される。そしてオン
抵抗を低くするために比抵抗を低くし、厚みを薄くすれ
ば、オフ状態の耐圧を高く保てないというトレードオフ
の関係がある。
の比抵抗と厚みで決定され、同時にVDMOS100の
耐圧もこの部分の構造に大きく影響される。そしてオン
抵抗を低くするために比抵抗を低くし、厚みを薄くすれ
ば、オフ状態の耐圧を高く保てないというトレードオフ
の関係がある。
【0014】一方、チャネル抵抗Rch、アキュームレー
ション抵抗Ra 、JFET抵抗Rjは、p型拡散領域2
やゲート電極5の幅を小さくしたり、p型拡散領域2の
深さを浅くしたりすること等により、低減することがで
きる。しかしこのような対策もオフ状態の耐圧にも影響
を及ぼすので、プロセス及び設計寸法の最適化を行わな
ければならない。
ション抵抗Ra 、JFET抵抗Rjは、p型拡散領域2
やゲート電極5の幅を小さくしたり、p型拡散領域2の
深さを浅くしたりすること等により、低減することがで
きる。しかしこのような対策もオフ状態の耐圧にも影響
を及ぼすので、プロセス及び設計寸法の最適化を行わな
ければならない。
【0015】このようなプロセス及び設計寸法の最適化
は、従来の半導体装置の構造においては製造装置の精度
に制限されており、特性を更に改善するのが難しいとい
う問題点があった。
は、従来の半導体装置の構造においては製造装置の精度
に制限されており、特性を更に改善するのが難しいとい
う問題点があった。
【0016】この発明は上記のような問題点を解決する
ためになされたもので、製造装置の高い精度を必要とせ
ず、オフ状態の耐圧を損なうことなく、オン抵抗の低い
半導体装置を得ることを目的とする。
ためになされたもので、製造装置の高い精度を必要とせ
ず、オフ状態の耐圧を損なうことなく、オン抵抗の低い
半導体装置を得ることを目的とする。
【0017】
【課題を解決するための手段】この発明にかかる半導体
装置の基本的構造においては、第1導電型の第1半導体
層の表面上に少なくとも一つの溝が形成されている。そ
して第2半導体層は、その表面が第1半導体層の表面と
同一平面上にあるように形成されている。この平面にお
いて第2半導体層が第1半導体層となす境界線の近傍に
は溝が存在し、境界線は溝の長手方向と概直交する。そ
して、少なくとも溝の表面上に形成された制御絶縁膜
と、制御絶縁膜上に形成された制御電極と、を備える。
装置の基本的構造においては、第1導電型の第1半導体
層の表面上に少なくとも一つの溝が形成されている。そ
して第2半導体層は、その表面が第1半導体層の表面と
同一平面上にあるように形成されている。この平面にお
いて第2半導体層が第1半導体層となす境界線の近傍に
は溝が存在し、境界線は溝の長手方向と概直交する。そ
して、少なくとも溝の表面上に形成された制御絶縁膜
と、制御絶縁膜上に形成された制御電極と、を備える。
【0018】望ましくは第2半導体層は第1半導体層の
第1の表面に選択的に形成される。
第1の表面に選択的に形成される。
【0019】第2半導体層は帯状に形成してもよい。
【0020】第2半導体層を複数とし、少なくとも第2
半導体層の挟む第1半導体層の表面において溝を形成し
てもよい。
半導体層の挟む第1半導体層の表面において溝を形成し
てもよい。
【0021】溝を挟む少なくとも一方の第2半導体層の
表面において、第1導電型の第3半導体層を選択的に形
成し、制御絶縁膜を第1および第3半導体層に挟まれた
第2半導体層上において形成してもよい。
表面において、第1導電型の第3半導体層を選択的に形
成し、制御絶縁膜を第1および第3半導体層に挟まれた
第2半導体層上において形成してもよい。
【0022】この発明にかかる半導体装置の第1の態様
は、上記の基本的構造をふまえたものであり、第1導電
型の第1半導体層の第1の表面上に選択的に第2導電型
の第2半導体層が複数形成されており、第2半導体層の
表面は第1半導体層の第1の表面に露呈している。第2
半導体層の各々の表面には第1導電型の第3半導体層が
選択的に形成されている。そして、少なくとも異なる第
2半導体層に挟まれた第1半導体層の第1の表面に少な
くとも一つの溝が形成され、溝の表面並びに、第1半導
体層及び第3半導体層に挟まれた第2半導体層の表面に
制御絶縁膜が形成されている。この制御絶縁膜上に制御
電極が形成されており、第1半導体層の第1の表面にお
いて第1半導体層と第2半導体層の成す境界線は、溝の
長手方向と概直交する。
は、上記の基本的構造をふまえたものであり、第1導電
型の第1半導体層の第1の表面上に選択的に第2導電型
の第2半導体層が複数形成されており、第2半導体層の
表面は第1半導体層の第1の表面に露呈している。第2
半導体層の各々の表面には第1導電型の第3半導体層が
選択的に形成されている。そして、少なくとも異なる第
2半導体層に挟まれた第1半導体層の第1の表面に少な
くとも一つの溝が形成され、溝の表面並びに、第1半導
体層及び第3半導体層に挟まれた第2半導体層の表面に
制御絶縁膜が形成されている。この制御絶縁膜上に制御
電極が形成されており、第1半導体層の第1の表面にお
いて第1半導体層と第2半導体層の成す境界線は、溝の
長手方向と概直交する。
【0023】溝は、複数の第2半導体層に挟まれた第1
半導体層の第1の表面のみに形成されてもよい。更に、
溝は一方の第2半導体層において形成された一方の第3
半導体層の一部から、他方の第2半導体層において形成
された他方の第3半導体層と一方の第3半導体層とが挟
む第1及び第2半導体層を経て、他方の第3半導体層の
一部へとかけて形成されてもよい。
半導体層の第1の表面のみに形成されてもよい。更に、
溝は一方の第2半導体層において形成された一方の第3
半導体層の一部から、他方の第2半導体層において形成
された他方の第3半導体層と一方の第3半導体層とが挟
む第1及び第2半導体層を経て、他方の第3半導体層の
一部へとかけて形成されてもよい。
【0024】第2半導体層を第1半導体層の上面におい
て島状を呈するように形成することもできる。
て島状を呈するように形成することもできる。
【0025】半導体装置は、第1半導体層の第2の表面
に、第1半導体層よりも不純物濃度が高い第1導電型の
第4半導体層を更に備えてもよい。更にこの第4半導体
層の表面の内、第1半導体層と反対側にある方に、前記
第2半導体層よりも不純物濃度が高い第2導電型の第5
半導体層を備えてもよい。
に、第1半導体層よりも不純物濃度が高い第1導電型の
第4半導体層を更に備えてもよい。更にこの第4半導体
層の表面の内、第1半導体層と反対側にある方に、前記
第2半導体層よりも不純物濃度が高い第2導電型の第5
半導体層を備えてもよい。
【0026】この発明にかかる半導体装置の第2の態様
は、上記の基本的構造をふまえたものであり、第1導電
型の第1半導体層の第1の表面に第2導電型の第2半導
体層が選択的に形成され、第2半導体層の表面に第1導
電型の第3及び第4半導体層が隔離して選択的に形成さ
れている。第3および第4半導体層のそれぞれの表面は
第2半導体層の表面に露呈している。第2半導体層の表
面においては、第2半導体層と第3半導体層が第1境界
線を成し、第2半導体層と第4半導体層が第2境界線を
成す。そして第3半導体層から、第3及び第4半導体層
に挟まれた第2半導体層を経て、第4半導体層にかけて
少なくとも一つの第1の溝が形成されている。第1半導
体層から、第2及び第4半導体層を経て、第1の溝にか
けての上面には制御絶縁膜が形成され、制御絶縁膜上に
は制御電極が形成されている。第1及び第2境界線はい
ずれもが、溝の長手方向と概直交する。
は、上記の基本的構造をふまえたものであり、第1導電
型の第1半導体層の第1の表面に第2導電型の第2半導
体層が選択的に形成され、第2半導体層の表面に第1導
電型の第3及び第4半導体層が隔離して選択的に形成さ
れている。第3および第4半導体層のそれぞれの表面は
第2半導体層の表面に露呈している。第2半導体層の表
面においては、第2半導体層と第3半導体層が第1境界
線を成し、第2半導体層と第4半導体層が第2境界線を
成す。そして第3半導体層から、第3及び第4半導体層
に挟まれた第2半導体層を経て、第4半導体層にかけて
少なくとも一つの第1の溝が形成されている。第1半導
体層から、第2及び第4半導体層を経て、第1の溝にか
けての上面には制御絶縁膜が形成され、制御絶縁膜上に
は制御電極が形成されている。第1及び第2境界線はい
ずれもが、溝の長手方向と概直交する。
【0027】更に、第1半導体層から、第1及び第4半
導体層に挟まれた第2半導体層を経て、第4半導体層に
かけて少なくとも一つの第2の溝を形成してもよい。
導体層に挟まれた第2半導体層を経て、第4半導体層に
かけて少なくとも一つの第2の溝を形成してもよい。
【0028】第2半導体層を第1半導体層の第1の表面
において島状を呈するように形成することもできる。
において島状を呈するように形成することもできる。
【0029】半導体装置は、第1半導体層の第2の表面
に、第1半導体層よりも不純物濃度が高い第1導電型の
第5半導体層を更に備えてもよい。更にこの第5半導体
層の表面の内、第1半導体層と反対側の方に、第2半導
体層よりも不純物濃度が高い第2導電型の第6半導体層
を備えてもよい。
に、第1半導体層よりも不純物濃度が高い第1導電型の
第5半導体層を更に備えてもよい。更にこの第5半導体
層の表面の内、第1半導体層と反対側の方に、第2半導
体層よりも不純物濃度が高い第2導電型の第6半導体層
を備えてもよい。
【0030】この発明にかかる半導体装置の第3の態様
は、上記の基本的構造をふまえたものであり、第1導電
型の第1半導体層の第1の表面に第2導電型の第2半導
体層が選択的に形成され、第2半導体層の表面は第1半
導体層の第1の表面に露呈している。この第2半導体層
の表面には第1導電型の第3半導体層が選択的に形成さ
れている。そして第1半導体層の第1の表面には第2導
電型の第4半導体層も選択的に形成されている。第1半
導体層の第1の表面においては、第1半導体層と第2半
導体層が第1境界線を成し、第1半導体層と第4半導体
層が第2境界線を成す。少なくとも一つの溝が、少なく
とも第2及び第4半導体層に挟まれた第1半導体層の第
1の表面に形成されており、溝の表面並びに、第1半導
体層及び第3半導体層に挟まれた第2半導体層の表面に
は制御絶縁膜が形成されている。そして制御絶縁膜上に
は制御電極が形成されており、第1及び第2境界線のい
ずれもが、溝の長手方向と概直交する。
は、上記の基本的構造をふまえたものであり、第1導電
型の第1半導体層の第1の表面に第2導電型の第2半導
体層が選択的に形成され、第2半導体層の表面は第1半
導体層の第1の表面に露呈している。この第2半導体層
の表面には第1導電型の第3半導体層が選択的に形成さ
れている。そして第1半導体層の第1の表面には第2導
電型の第4半導体層も選択的に形成されている。第1半
導体層の第1の表面においては、第1半導体層と第2半
導体層が第1境界線を成し、第1半導体層と第4半導体
層が第2境界線を成す。少なくとも一つの溝が、少なく
とも第2及び第4半導体層に挟まれた第1半導体層の第
1の表面に形成されており、溝の表面並びに、第1半導
体層及び第3半導体層に挟まれた第2半導体層の表面に
は制御絶縁膜が形成されている。そして制御絶縁膜上に
は制御電極が形成されており、第1及び第2境界線のい
ずれもが、溝の長手方向と概直交する。
【0031】溝は、第2及び第4半導体層に挟まれた第
1半導体層の第1の表面のみに形成されてもよく、また
第4半導体層にまで達してもよい。
1半導体層の第1の表面のみに形成されてもよく、また
第4半導体層にまで達してもよい。
【0032】第2及び第4半導体層を第1半導体層の上
面において島状を呈するように形成することもでき、ま
たこれらが市松模様を呈するように配置してもよい。
面において島状を呈するように形成することもでき、ま
たこれらが市松模様を呈するように配置してもよい。
【0033】半導体装置は、第1半導体層の第2の表面
に、第1半導体層よりも不純物濃度が高い第1導電型の
第5半導体層を更に備えてもよい。更にこの第5半導体
層の表面の内、第1半導体層と反対側の方に、前記第2
半導体層よりも不純物濃度が高い第2導電型の第6半導
体層を備えてもよい。
に、第1半導体層よりも不純物濃度が高い第1導電型の
第5半導体層を更に備えてもよい。更にこの第5半導体
層の表面の内、第1半導体層と反対側の方に、前記第2
半導体層よりも不純物濃度が高い第2導電型の第6半導
体層を備えてもよい。
【0034】上記の第1乃至第3の態様において溝、若
しくは第1及び第2の溝は複数であり、互いに平行に配
置することができる。そしてこれらの間隔は、その下方
の第1半導体層若しくは第2半導体層において伸びる空
乏層が隣接するこれらの溝の間を覆う程度に狭く配置し
てもよい。
しくは第1及び第2の溝は複数であり、互いに平行に配
置することができる。そしてこれらの間隔は、その下方
の第1半導体層若しくは第2半導体層において伸びる空
乏層が隣接するこれらの溝の間を覆う程度に狭く配置し
てもよい。
【0035】また、この発明にかかる半導体装置の製造
方法は、まず(a)第1導電型の第1半導体層上に、開
口部を有するマスクを形成する。そして(b)マスクを
介して第1半導体層の表面に溝を形成し、(c)第1半
導体層の表面に制御絶縁膜を形成し、(d)溝及びその
近傍において、制御絶縁膜上に制御電極を形成する。こ
の後(e)制御電極をマスクとし、制御絶縁膜を介して
第1半導体層に第2導電型の不純物を導入し、第2導電
型の第2半導体層を選択的に形成する。
方法は、まず(a)第1導電型の第1半導体層上に、開
口部を有するマスクを形成する。そして(b)マスクを
介して第1半導体層の表面に溝を形成し、(c)第1半
導体層の表面に制御絶縁膜を形成し、(d)溝及びその
近傍において、制御絶縁膜上に制御電極を形成する。こ
の後(e)制御電極をマスクとし、制御絶縁膜を介して
第1半導体層に第2導電型の不純物を導入し、第2導電
型の第2半導体層を選択的に形成する。
【0036】
【作用】この発明にかかる半導体装置の基本的構造にお
いては、第1半導体層の第1半導体層と第2半導体層と
の間を流れる電流は第1半導体層直下に形成されるアキ
ュームレーション層やチャネルを通る。この発明にかか
る半導体装置の基本的構造において、第1半導体層の第
1の表面に形成された溝は、電流の流れる方向から見た
アキュームレーション層若しくはチャネルの断面積を増
大させるので、アキュームレーション抵抗若しくはチャ
ネル抵抗は低減される。
いては、第1半導体層の第1半導体層と第2半導体層と
の間を流れる電流は第1半導体層直下に形成されるアキ
ュームレーション層やチャネルを通る。この発明にかか
る半導体装置の基本的構造において、第1半導体層の第
1の表面に形成された溝は、電流の流れる方向から見た
アキュームレーション層若しくはチャネルの断面積を増
大させるので、アキュームレーション抵抗若しくはチャ
ネル抵抗は低減される。
【0037】更に、電流は溝の壁を伝わって流れやすく
なるため、JFET抵抗の生じやすい領域である、第2
半導体層近傍の第1半導体層を流れる距離が実質的に減
少する。このため、JFET抵抗の抵抗値は低減され
る。
なるため、JFET抵抗の生じやすい領域である、第2
半導体層近傍の第1半導体層を流れる距離が実質的に減
少する。このため、JFET抵抗の抵抗値は低減され
る。
【0038】この発明にかかる半導体装置の第1の態様
においては、電流は第3半導体層から、第2半導体層の
表面近傍に形成されるチャネルを経由し、更に第1半導
体層の第1の表面近傍に形成されるアキュームレーショ
ン層を経由して第1半導体層内部へと流れる。第1半導
体層の表面に形成された溝は、電流の流れる方向から見
たアキュームレーション層の断面積を増大させるので、
アキュームレーション抵抗は低減される。更に、電流は
溝の壁を伝わって流れやすくなるため、JFET抵抗の
生じやすい領域である、第2半導体層近傍の第1半導体
層を流れる距離が実質的に減少する。このため、JFE
T抵抗の抵抗値は低減される。
においては、電流は第3半導体層から、第2半導体層の
表面近傍に形成されるチャネルを経由し、更に第1半導
体層の第1の表面近傍に形成されるアキュームレーショ
ン層を経由して第1半導体層内部へと流れる。第1半導
体層の表面に形成された溝は、電流の流れる方向から見
たアキュームレーション層の断面積を増大させるので、
アキュームレーション抵抗は低減される。更に、電流は
溝の壁を伝わって流れやすくなるため、JFET抵抗の
生じやすい領域である、第2半導体層近傍の第1半導体
層を流れる距離が実質的に減少する。このため、JFE
T抵抗の抵抗値は低減される。
【0039】特に、一方の第3半導体層の一部から他方
の第3半導体層の一部へと、これらが挟む第1及び第2
半導体層を経て溝が形成されている場合には、電流の流
れる方向から見た、第2半導体層の表面近傍に形成され
るチャネルの断面積を増大させるので、チャネル抵抗も
低減される。
の第3半導体層の一部へと、これらが挟む第1及び第2
半導体層を経て溝が形成されている場合には、電流の流
れる方向から見た、第2半導体層の表面近傍に形成され
るチャネルの断面積を増大させるので、チャネル抵抗も
低減される。
【0040】この発明にかかる半導体装置の第2の態様
においては、電流は第2半導体層の表面近傍に形成され
るチャネルを経由して、第3半導体層と第4半導体層の
間に流れる。第3半導体層と第4半導体層に挟まれた第
2半導体層の表面に形成された第1の溝は、電流の流れ
る方向から見たチャネルの断面積を増大させるので、チ
ャネル抵抗が低減される。更に、電流は第2半導体層の
表面近傍に形成されるチャネルを経由して、第1半導体
層と第4半導体層の間にも流れる。第1半導体層と第4
半導体層に挟まれた第2半導体層の表面に形成された第
2の溝は、電流の流れる方向から見たチャネルの断面積
を増大させるので、チャネル抵抗が低減される。
においては、電流は第2半導体層の表面近傍に形成され
るチャネルを経由して、第3半導体層と第4半導体層の
間に流れる。第3半導体層と第4半導体層に挟まれた第
2半導体層の表面に形成された第1の溝は、電流の流れ
る方向から見たチャネルの断面積を増大させるので、チ
ャネル抵抗が低減される。更に、電流は第2半導体層の
表面近傍に形成されるチャネルを経由して、第1半導体
層と第4半導体層の間にも流れる。第1半導体層と第4
半導体層に挟まれた第2半導体層の表面に形成された第
2の溝は、電流の流れる方向から見たチャネルの断面積
を増大させるので、チャネル抵抗が低減される。
【0041】この発明にかかる半導体装置の第3の態様
においては、電流は第1半導体層の表面近傍に形成され
るチャネルを経由して、第2半導体層と第4半導体層の
間に流れる。第1半導体層の第1の表面に形成された溝
は、電流の流れる方向から見たチャネルの断面積を増大
させるので、チャネル抵抗が低減される。特に溝が第4
半導体層にまで達する場合には、第4半導体層が成す電
流電極の抵抗を低減することができる。
においては、電流は第1半導体層の表面近傍に形成され
るチャネルを経由して、第2半導体層と第4半導体層の
間に流れる。第1半導体層の第1の表面に形成された溝
は、電流の流れる方向から見たチャネルの断面積を増大
させるので、チャネル抵抗が低減される。特に溝が第4
半導体層にまで達する場合には、第4半導体層が成す電
流電極の抵抗を低減することができる。
【0042】また、第1乃至第3の態様において微細化
された溝、若しくは第1及び第2の溝の間に挟まれた第
1若しくは第2半導体層は完全に空乏化する。この結
果、制御電極の下方で形成されるアキュームレーション
層における電界の内、制御電極に垂直な方向の成分は緩
和される。そしてアキュームレーション層を流れる電子
の移動度は改善される。
された溝、若しくは第1及び第2の溝の間に挟まれた第
1若しくは第2半導体層は完全に空乏化する。この結
果、制御電極の下方で形成されるアキュームレーション
層における電界の内、制御電極に垂直な方向の成分は緩
和される。そしてアキュームレーション層を流れる電子
の移動度は改善される。
【0043】
【実施例】第1実施例.図1にこの発明の第1実施例の
半導体装置であるVDMOS101の部分断面図を示
す。n- 型エピタキシャル層1がn+ 型基板8の上面に
設けられ、更にn- 型エピタキシャル層1の上面には選
択的に帯状に複数のp型拡散領域2が形成されている。
更にp型拡散領域2には選択的にn+ 型拡散領域3が帯
状に形成されている。
半導体装置であるVDMOS101の部分断面図を示
す。n- 型エピタキシャル層1がn+ 型基板8の上面に
設けられ、更にn- 型エピタキシャル層1の上面には選
択的に帯状に複数のp型拡散領域2が形成されている。
更にp型拡散領域2には選択的にn+ 型拡散領域3が帯
状に形成されている。
【0044】n- 型エピタキシャル層1の上面及び、こ
れとn+ 型拡散領域3で挟まれたp型拡散領域2の上方
には、酸化膜4に包み込まれたゲート電極5が備えられ
ている。
れとn+ 型拡散領域3で挟まれたp型拡散領域2の上方
には、酸化膜4に包み込まれたゲート電極5が備えられ
ている。
【0045】そして、酸化膜4によってゲート電極5と
は絶縁されながら、p型拡散領域2とn+ 型拡散領域3
に接続されるソース電極6が形成されている。一方、n
+ 基板8にはドレイン電極7が接続されている。
は絶縁されながら、p型拡散領域2とn+ 型拡散領域3
に接続されるソース電極6が形成されている。一方、n
+ 基板8にはドレイン電極7が接続されている。
【0046】n- 型エピタキシャル層1のうち、隣接す
るp型拡散領域2に挟まれた部分の表面には溝9が形成
されている。この溝9の構造を示すため、実際には溝9
の上部に形成されている酸化膜4、ゲート電極5、ソー
ス電極6を、図1においては省いている。
るp型拡散領域2に挟まれた部分の表面には溝9が形成
されている。この溝9の構造を示すため、実際には溝9
の上部に形成されている酸化膜4、ゲート電極5、ソー
ス電極6を、図1においては省いている。
【0047】図2に、溝9の構造を明確にするため、A
A´方向の溝9近傍の断面図を示した。溝9は、n- 型
エピタキシャル層1においてn- 型エピタキシャル層1
とp型拡散領域2とが作る境界線に垂直な方向に伸びて
いる。
A´方向の溝9近傍の断面図を示した。溝9は、n- 型
エピタキシャル層1においてn- 型エピタキシャル層1
とp型拡散領域2とが作る境界線に垂直な方向に伸びて
いる。
【0048】VDMOS101のオフ状態の動作は、従
来の場合と同様である。即ち、ゲート電極5とソース電
極6とを同電位にし、かつソース電極6に対するドレイ
ン電極7の電位を上昇させると、p型拡散領域2とn-
エピタキシャル層1の間には逆バイアスが印加される。
これによりp型拡散領域2とn- エピタキシャル層1の
境界から生じた空乏層が、n- エピタキシャル層1のほ
うに広がって電圧が保持される。
来の場合と同様である。即ち、ゲート電極5とソース電
極6とを同電位にし、かつソース電極6に対するドレイ
ン電極7の電位を上昇させると、p型拡散領域2とn-
エピタキシャル層1の間には逆バイアスが印加される。
これによりp型拡散領域2とn- エピタキシャル層1の
境界から生じた空乏層が、n- エピタキシャル層1のほ
うに広がって電圧が保持される。
【0049】図3にソース電極6に対するゲート電極5
の電位を上げた場合の電子の流れを示す。ソース電極6
を接地し、ゲート電極5及びドレイン電極7にそれぞれ
正の電位+V1 ,+V2 を印加した場合を考えると、n
+ 型拡散領域3及びn- エピタキシャル層1に挟まれた
p型拡散領域2の表面はn反転し、チャネルが形成され
る。そして電子電流Ie が、ソース電極6からドレイン
電極7の方向へとチャネルを介して流れ始める。このよ
うにしてVDMOSがオン状態になる時の電子電流Ie
の流れも図2に併記する。図2において負号を付した円
は電子を意味している(他の図においても同様であ
る。)。
の電位を上げた場合の電子の流れを示す。ソース電極6
を接地し、ゲート電極5及びドレイン電極7にそれぞれ
正の電位+V1 ,+V2 を印加した場合を考えると、n
+ 型拡散領域3及びn- エピタキシャル層1に挟まれた
p型拡散領域2の表面はn反転し、チャネルが形成され
る。そして電子電流Ie が、ソース電極6からドレイン
電極7の方向へとチャネルを介して流れ始める。このよ
うにしてVDMOSがオン状態になる時の電子電流Ie
の流れも図2に併記する。図2において負号を付した円
は電子を意味している(他の図においても同様であ
る。)。
【0050】VDMOS101のオン抵抗は、従来のV
DMOS100と同様に、チャネル抵抗Rchと、アキュ
ームレーション抵抗Ra と、JFET抵抗Rj と、エピ
抵抗Repi の直列接続からなる。ここでn- エピタキシ
ャル層1において溝9が形成されているため、n- エピ
タキシャル層1と酸化膜4の境界面の表面積は増す。し
たがってn- エピタキシャル層1の表面近傍で形成され
る蓄積層に起因するアキュームレーション抵抗Ra は低
減される。また、p型拡散領域2に挟まれたn- エピタ
キシャル層1においても、溝9の壁面を経由してドレイ
ン電極7へと電流が流れやすくなる。よってp型拡散領
域2に挟まれたn- エピタキシャル層1を流れる実質的
距離が減少するため、p型拡散領域2に挟まれたn- エ
ピタキシャル層1において溝9の深さの分だけJFET
抵抗Rj は小さくなる。このため、アキュームレーショ
ン抵抗とJFET抵抗の和(Ra +Rj )を下げること
ができる。
DMOS100と同様に、チャネル抵抗Rchと、アキュ
ームレーション抵抗Ra と、JFET抵抗Rj と、エピ
抵抗Repi の直列接続からなる。ここでn- エピタキシ
ャル層1において溝9が形成されているため、n- エピ
タキシャル層1と酸化膜4の境界面の表面積は増す。し
たがってn- エピタキシャル層1の表面近傍で形成され
る蓄積層に起因するアキュームレーション抵抗Ra は低
減される。また、p型拡散領域2に挟まれたn- エピタ
キシャル層1においても、溝9の壁面を経由してドレイ
ン電極7へと電流が流れやすくなる。よってp型拡散領
域2に挟まれたn- エピタキシャル層1を流れる実質的
距離が減少するため、p型拡散領域2に挟まれたn- エ
ピタキシャル層1において溝9の深さの分だけJFET
抵抗Rj は小さくなる。このため、アキュームレーショ
ン抵抗とJFET抵抗の和(Ra +Rj )を下げること
ができる。
【0051】ソース電極6に対するゲート電極5の電位
を再び下げていくと、従来のVDMOS100と同様
に、n+ 型拡散領域3とn- エピタキシャル層1に挟ま
れたp型拡散領域2の表面のチャネルが消失し、電子電
流Ie が遮断され、VDMOS101は再びオフ状態と
なる。
を再び下げていくと、従来のVDMOS100と同様
に、n+ 型拡散領域3とn- エピタキシャル層1に挟ま
れたp型拡散領域2の表面のチャネルが消失し、電子電
流Ie が遮断され、VDMOS101は再びオフ状態と
なる。
【0052】図4に、電子電流Ie の流れをより明確に
するために溝9近傍の概略図を示した。簡単のため溝9
上に存在するはずの酸化膜4、ゲート電極5は省略し、
p型拡散領域2及びn+ 型拡散領域3は破線で示してい
る。
するために溝9近傍の概略図を示した。簡単のため溝9
上に存在するはずの酸化膜4、ゲート電極5は省略し、
p型拡散領域2及びn+ 型拡散領域3は破線で示してい
る。
【0053】p型拡散領域2から流れ出た電子電流Ie
はn- エピタキシャル層1中、図示されないゲート電極
5によって溝9の壁面に沿って形成された蓄積層を流れ
る。従来の場合と比較して、電子電流Ie から見た蓄積
層の断面積は増大するので、アキュームレーション抵抗
Ra は低下する。
はn- エピタキシャル層1中、図示されないゲート電極
5によって溝9の壁面に沿って形成された蓄積層を流れ
る。従来の場合と比較して、電子電流Ie から見た蓄積
層の断面積は増大するので、アキュームレーション抵抗
Ra は低下する。
【0054】また、電子電流Ie は溝9の壁面に沿って
ドレイン電極7へと向かうので、p型拡散領域2に挟ま
れたn- エピタキシャル層1を流れる実質的距離が減少
し、p型拡散領域2に挟まれたn- エピタキシャル層1
において溝9の深さの分だけJFET抵抗Rj は小さく
なる。
ドレイン電極7へと向かうので、p型拡散領域2に挟ま
れたn- エピタキシャル層1を流れる実質的距離が減少
し、p型拡散領域2に挟まれたn- エピタキシャル層1
において溝9の深さの分だけJFET抵抗Rj は小さく
なる。
【0055】第1実施例では、このように溝9をn- エ
ピタキシャル層1に設けることにより、n- エピタキシ
ャル層1の厚さや不純物濃度を制御することなくオン抵
抗の低減を可能としている。
ピタキシャル層1に設けることにより、n- エピタキシ
ャル層1の厚さや不純物濃度を制御することなくオン抵
抗の低減を可能としている。
【0056】従来の場合においては、隣接するp型拡散
領域2同士の間隔を小さくすると、アキュームレーショ
ン層からn- エピタキシャル層1の下面へと流れる電流
に対するn- エピタキシャル層1の断面積が小さくなる
ためJFET抵抗Rj は増加していた。しかし、構造上
JFET抵抗Rj が生じる、隣接したp型拡散領域2に
挟まれたn- エピタキシャル層1においては、溝9の壁
面を経由して電流が流れる。したがって、p型拡散領域
2のパターンをさらに微細化してもJFET抵抗Rj は
問題となりにくく、集積密度を向上させることが可能と
なる。
領域2同士の間隔を小さくすると、アキュームレーショ
ン層からn- エピタキシャル層1の下面へと流れる電流
に対するn- エピタキシャル層1の断面積が小さくなる
ためJFET抵抗Rj は増加していた。しかし、構造上
JFET抵抗Rj が生じる、隣接したp型拡散領域2に
挟まれたn- エピタキシャル層1においては、溝9の壁
面を経由して電流が流れる。したがって、p型拡散領域
2のパターンをさらに微細化してもJFET抵抗Rj は
問題となりにくく、集積密度を向上させることが可能と
なる。
【0057】このように溝9をn- エピタキシャル層1
に設けることは、他の構造の半導体装置においても応用
できる。例えば図5はこの発明の他の応用例であるIG
BT102の構造を示す部分断面図である。
に設けることは、他の構造の半導体装置においても応用
できる。例えば図5はこの発明の他の応用例であるIG
BT102の構造を示す部分断面図である。
【0058】IGBT102の構造は、n- エピタキシ
ャル層1の上部においては、VDMOS101のそれと
同一である。但し、n- エピタキシャル層1の下にはn
+ 層13が設けられ、更にn+ 層13にはp+ 基板10
を介してドレイン電極7が接続されている。
ャル層1の上部においては、VDMOS101のそれと
同一である。但し、n- エピタキシャル層1の下にはn
+ 層13が設けられ、更にn+ 層13にはp+ 基板10
を介してドレイン電極7が接続されている。
【0059】IGBT102はその動作状態において、
p+ 基板10からのホールの注入によってn- エピタキ
シャル層1で伝導度変調が生じ、これにより低いオン抵
抗が実現される。高耐圧のIGBTではn- エピタキシ
ャル層1が高抵抗であるが、伝導度変調が生じた際には
n- エピタキシャル層1の抵抗が低下するのでこの発明
によって大きな効果が得られる。
p+ 基板10からのホールの注入によってn- エピタキ
シャル層1で伝導度変調が生じ、これにより低いオン抵
抗が実現される。高耐圧のIGBTではn- エピタキシ
ャル層1が高抵抗であるが、伝導度変調が生じた際には
n- エピタキシャル層1の抵抗が低下するのでこの発明
によって大きな効果が得られる。
【0060】IGBT102のオン抵抗も、VDMOS
101同様に、チャネル抵抗Rchと、アキュームレーシ
ョン抵抗Ra と、JFET抵抗Rj と、エピ抵抗Repi
の直列接続からなる。オン状態においてはp+ 基板10
から注入されたホールの多くはn- エピタキシャル層1
を通った後、蓄積層やチャネルを流れずにp型拡散領域
2を通って電極6へ達する。
101同様に、チャネル抵抗Rchと、アキュームレーシ
ョン抵抗Ra と、JFET抵抗Rj と、エピ抵抗Repi
の直列接続からなる。オン状態においてはp+ 基板10
から注入されたホールの多くはn- エピタキシャル層1
を通った後、蓄積層やチャネルを流れずにp型拡散領域
2を通って電極6へ達する。
【0061】しかし伝導度変調はp+ 基板10に供給さ
れる電子電流の大きさに依存しており、電子は蓄積層や
チャネルを流れるため、伝導度変調は主として電子電流
の抵抗であるチャネル抵抗Rchと、アキュームレーショ
ン抵抗Ra とに依存することになる。したがって、溝9
をn- エピタキシャル層1に設け、チャネル抵抗Rchと
アキュームレーション抵抗Ra を低減することにより、
IGBT102のオン抵抗の低減にも同様に有効である
ことは明らかである。
れる電子電流の大きさに依存しており、電子は蓄積層や
チャネルを流れるため、伝導度変調は主として電子電流
の抵抗であるチャネル抵抗Rchと、アキュームレーショ
ン抵抗Ra とに依存することになる。したがって、溝9
をn- エピタキシャル層1に設け、チャネル抵抗Rchと
アキュームレーション抵抗Ra を低減することにより、
IGBT102のオン抵抗の低減にも同様に有効である
ことは明らかである。
【0062】図6乃至図11に、溝9がこのように形成
されたn- エピタキシャル層1を備える半導体装置の製
造方法を、VDMOS101を例にとって示す。
されたn- エピタキシャル層1を備える半導体装置の製
造方法を、VDMOS101を例にとって示す。
【0063】例えばシリコンからなるn+ 基板8の上
に、面方位が(100)となるようにn- エピタキシャ
ル層1を堆積させ、更にその上にシリコン窒化膜21を
形成する。シリコン窒化膜21を写真製版でパターニン
グし、これをマスクとしてKOHなどによってn- エピ
タキシャル層1の異方性エッチングを行い、溝9を掘る
(図6)。
に、面方位が(100)となるようにn- エピタキシャ
ル層1を堆積させ、更にその上にシリコン窒化膜21を
形成する。シリコン窒化膜21を写真製版でパターニン
グし、これをマスクとしてKOHなどによってn- エピ
タキシャル層1の異方性エッチングを行い、溝9を掘る
(図6)。
【0064】シリコン窒化膜21を除去し、熱酸化を行
うことによって酸化膜22を形成する。そしてこの上に
ポリシリコンを成膜し、選択的にエッチングして溝9及
びその近傍にゲート電極5を残置する(図7)。
うことによって酸化膜22を形成する。そしてこの上に
ポリシリコンを成膜し、選択的にエッチングして溝9及
びその近傍にゲート電極5を残置する(図7)。
【0065】次にゲート電極5をマスクとしてボロンを
注入し、アニールを施すことによってn- エピタキシャ
ル層1にp型拡散領域2を選択的に形成する。このアニ
ールの際に酸化膜23が形成される(図8)。
注入し、アニールを施すことによってn- エピタキシャ
ル層1にp型拡散領域2を選択的に形成する。このアニ
ールの際に酸化膜23が形成される(図8)。
【0066】酸化膜23を写真製版でパターニングし、
酸化膜23とゲート電極5をマスクとして砒素を注入
し、アニールを施すことによってp型拡散領域2にn+
拡散領域3を形成する(図9)。
酸化膜23とゲート電極5をマスクとして砒素を注入
し、アニールを施すことによってp型拡散領域2にn+
拡散領域3を形成する(図9)。
【0067】そして酸化膜24を形成し、酸化膜22と
共にゲート電極5を包み込む酸化膜4を完成させる。更
に酸化膜24を選択的に除去し、p型拡散領域2とn+
拡散領域3を露呈させ、アルミニウムをスパッタリング
することによりソース電極6を形成する。更にn+ 基板
8の裏面に蒸着を行ってドレイン電極7を形成する(図
10)。
共にゲート電極5を包み込む酸化膜4を完成させる。更
に酸化膜24を選択的に除去し、p型拡散領域2とn+
拡散領域3を露呈させ、アルミニウムをスパッタリング
することによりソース電極6を形成する。更にn+ 基板
8の裏面に蒸着を行ってドレイン電極7を形成する(図
10)。
【0068】図6乃至図10は、溝9を通る断面におけ
る製造工程を示したが、図11には溝9が形成されてい
ない断面での構成を示した。
る製造工程を示したが、図11には溝9が形成されてい
ない断面での構成を示した。
【0069】第2実施例.図12にこの発明の第2実施
例として、溝9近傍の、電子電流Ie の方向から見た断
面図を示した。溝9がその両側にあるp型拡散領域2の
間に複数設けられ、その間隔がある程度広いと、図2に
示したように空乏層20は溝9の形状をよく反映した形
状を呈する。
例として、溝9近傍の、電子電流Ie の方向から見た断
面図を示した。溝9がその両側にあるp型拡散領域2の
間に複数設けられ、その間隔がある程度広いと、図2に
示したように空乏層20は溝9の形状をよく反映した形
状を呈する。
【0070】しかし図12に示すように、溝9を非常に
微細化し、隣接する溝9に挟まれたn- エピタキシャル
層1の幅を数100オングストローム以下のレベルにす
ると、溝9に挟まれたn- エピタキシャル層1は完全に
空乏化する。
微細化し、隣接する溝9に挟まれたn- エピタキシャル
層1の幅を数100オングストローム以下のレベルにす
ると、溝9に挟まれたn- エピタキシャル層1は完全に
空乏化する。
【0071】ゲート電極5に近いn- エピタキシャル層
1の表面においてn+ 型の蓄積層が形成されているが、
この蓄積層に生じている電界のうち、ゲート電極5の面
に垂直な方向の成分は空乏層20のために緩和されてい
る。したがって、蓄積層内の電子電流Ie に直交する電
界は減少し、電子電流Ie を司る電子の移動度が大きく
なる。従ってアキュームレーション抵抗Ra を更に減少
させることができる。
1の表面においてn+ 型の蓄積層が形成されているが、
この蓄積層に生じている電界のうち、ゲート電極5の面
に垂直な方向の成分は空乏層20のために緩和されてい
る。したがって、蓄積層内の電子電流Ie に直交する電
界は減少し、電子電流Ie を司る電子の移動度が大きく
なる。従ってアキュームレーション抵抗Ra を更に減少
させることができる。
【0072】このような溝9の微細化は、図4に示した
IGBT102についても効果を奏することは明らかで
ある。
IGBT102についても効果を奏することは明らかで
ある。
【0073】第3実施例.図13にこの発明の第3実施
例としてVDMOS103の部分断面図を示す。第3実
施例では、溝9はp型拡散領域2の間に挟まれたn- エ
ピタキシャル層1に形成されるのみならず、n- エピタ
キシャル層1とn+ 型拡散領域3との間に挟まれたp型
拡散領域2にも達している。
例としてVDMOS103の部分断面図を示す。第3実
施例では、溝9はp型拡散領域2の間に挟まれたn- エ
ピタキシャル層1に形成されるのみならず、n- エピタ
キシャル層1とn+ 型拡散領域3との間に挟まれたp型
拡散領域2にも達している。
【0074】この場合、p型拡散領域2においてはゲー
ト幅が等価的に増大し、アキュームレーション抵抗Ra
とJFET抵抗Rj のみならずチャネル抵抗Rchをも減
少させることができる。このため、より一層オン抵抗を
低減することができる。
ト幅が等価的に増大し、アキュームレーション抵抗Ra
とJFET抵抗Rj のみならずチャネル抵抗Rchをも減
少させることができる。このため、より一層オン抵抗を
低減することができる。
【0075】第3実施例においても、第2実施例と同様
に溝9を非常に微細化し、溝9に挟まれたn- エピタキ
シャル層1の幅を数100オングストロームのレベルに
するとことにより、チャネル抵抗Rchを更に低減させる
ことが可能である。
に溝9を非常に微細化し、溝9に挟まれたn- エピタキ
シャル層1の幅を数100オングストロームのレベルに
するとことにより、チャネル抵抗Rchを更に低減させる
ことが可能である。
【0076】第4実施例.図14に第4実施例であるE
ST(Emitter Switched Thyristor)104の構造を示
す部分断面図を示す。図4に示したIGBT102と
は、n- エピタキシャル層1の下方において同一の構造
を有している。一方、n- エピタキシャル層1の上面に
は選択的にp型拡散領域2が形成され、更にp型拡散領
域2の上面にはn+ 型拡散領域3a,3bが選択的に形
成されている。
ST(Emitter Switched Thyristor)104の構造を示
す部分断面図を示す。図4に示したIGBT102と
は、n- エピタキシャル層1の下方において同一の構造
を有している。一方、n- エピタキシャル層1の上面に
は選択的にp型拡散領域2が形成され、更にp型拡散領
域2の上面にはn+ 型拡散領域3a,3bが選択的に形
成されている。
【0077】n+ 型拡散領域3a,3bの一部と、それ
らが挟むp型拡散領域2の上面には溝9が形成されてい
る。そしてn- エピタキシャル層1自身及びそれがn+
型拡散領域3bと挟むp型拡散領域2、n+ 型拡散領域
3b、溝9の上方には酸化膜4に包み込まれたゲート電
極5が形成されている。
らが挟むp型拡散領域2の上面には溝9が形成されてい
る。そしてn- エピタキシャル層1自身及びそれがn+
型拡散領域3bと挟むp型拡散領域2、n+ 型拡散領域
3b、溝9の上方には酸化膜4に包み込まれたゲート電
極5が形成されている。
【0078】ソース電極6がp型拡散領域2とn+ 型拡
散領域3aに接続され、p+ 基板10の裏面にはドレイ
ン電極7が接続されている。溝9の、長手方向に直交す
る断面は図2に示された構造を呈している。
散領域3aに接続され、p+ 基板10の裏面にはドレイ
ン電極7が接続されている。溝9の、長手方向に直交す
る断面は図2に示された構造を呈している。
【0079】EST104は、n+ 型拡散領域3aとp
型拡散領域2とn- エピタキシャル層1とp+ 基板10
からなるサイリスタ動作領域と、n+ 型拡散領域3a,
3b及びこれらが挟むp型拡散領域2からなるnチャネ
ルMOSトランジスタ30が直列につながった状態で動
作する。サイリスタ動作領域を流れる電子電流はすべて
トランジスタ30で供給されるので、EST104のオ
ン抵抗の低減をサイリスタ動作によって実現しつつ、ト
ランジスタ30をオフすることでサイリスタ動作領域の
オフ動作を確実に行うことができ、EST104のドラ
イブは簡便である。
型拡散領域2とn- エピタキシャル層1とp+ 基板10
からなるサイリスタ動作領域と、n+ 型拡散領域3a,
3b及びこれらが挟むp型拡散領域2からなるnチャネ
ルMOSトランジスタ30が直列につながった状態で動
作する。サイリスタ動作領域を流れる電子電流はすべて
トランジスタ30で供給されるので、EST104のオ
ン抵抗の低減をサイリスタ動作によって実現しつつ、ト
ランジスタ30をオフすることでサイリスタ動作領域の
オフ動作を確実に行うことができ、EST104のドラ
イブは簡便である。
【0080】第1実施例で説明したのと同様に、少なく
ともn+ 型拡散領域3a,3bが挟むp型拡散領域2に
溝9を形成すれば、nチャネルMOS1のゲート幅が実
効的に増大し、トランジスタ30のオン抵抗を下げるこ
とができる。一方、EST104のオン状態における電
流密度は、トランジスタ30の電流駆動能力に大きく依
存するので、EST104のオン抵抗を低減することが
できる。
ともn+ 型拡散領域3a,3bが挟むp型拡散領域2に
溝9を形成すれば、nチャネルMOS1のゲート幅が実
効的に増大し、トランジスタ30のオン抵抗を下げるこ
とができる。一方、EST104のオン状態における電
流密度は、トランジスタ30の電流駆動能力に大きく依
存するので、EST104のオン抵抗を低減することが
できる。
【0081】特に図14に示すように、溝9がn+ 型拡
散領域3a,3bにも達する構造をとればトランジスタ
30の電流電極の抵抗を低減することができ、より望ま
しい。
散領域3a,3bにも達する構造をとればトランジスタ
30の電流電極の抵抗を低減することができ、より望ま
しい。
【0082】図15にこの発明の他の応用例であるES
T105の部分断面図を示す。EST105は、EST
104の構成に更に、n+ 型拡散領域3bとn- エピタ
キシャル層1が挟むp型拡散領域2にも溝9を形成した
ものである。n+ 型拡散領域3bとn- エピタキシャル
層1及びこれらが挟むp型拡散領域2はnチャネルMO
Sトランジスタ31を形成する。これは、ターンオン時
(トランジスタ30もオンしている)に電子電流をp+
型基板10へと供給し、サイリスタ動作を点弧するため
のものである。従って、EST105のように、n+ 型
拡散領域3bとn- エピタキシャル層1が挟むp型拡散
領域2にも溝9を形成すれば、トランジスタ31の電流
駆動能力が大きくなり、サイリスタ動作における保持電
圧を低下させることが可能となる。
T105の部分断面図を示す。EST105は、EST
104の構成に更に、n+ 型拡散領域3bとn- エピタ
キシャル層1が挟むp型拡散領域2にも溝9を形成した
ものである。n+ 型拡散領域3bとn- エピタキシャル
層1及びこれらが挟むp型拡散領域2はnチャネルMO
Sトランジスタ31を形成する。これは、ターンオン時
(トランジスタ30もオンしている)に電子電流をp+
型基板10へと供給し、サイリスタ動作を点弧するため
のものである。従って、EST105のように、n+ 型
拡散領域3bとn- エピタキシャル層1が挟むp型拡散
領域2にも溝9を形成すれば、トランジスタ31の電流
駆動能力が大きくなり、サイリスタ動作における保持電
圧を低下させることが可能となる。
【0083】図16にEST104の溝9近傍の部分断
面図を示す。このように本発明はその電流が溝9の下方
へ流れる素子のみならず、溝9の側面のみを電流が流れ
る素子、即ちMOS構造を有する横型の素子にも応用で
きることがわかる。
面図を示す。このように本発明はその電流が溝9の下方
へ流れる素子のみならず、溝9の側面のみを電流が流れ
る素子、即ちMOS構造を有する横型の素子にも応用で
きることがわかる。
【0084】第4実施例においても、第2実施例と同様
に溝9を非常に微細化し、溝9に挟まれたn- エピタキ
シャル層1の幅を数100オングストロームのレベルに
するとことにより、チャネル抵抗Rchを更に低減させる
ことが可能である。
に溝9を非常に微細化し、溝9に挟まれたn- エピタキ
シャル層1の幅を数100オングストロームのレベルに
するとことにより、チャネル抵抗Rchを更に低減させる
ことが可能である。
【0085】第5実施例.図17はこの発明の第5実施
例であるMCT(Mos Controlled Thyristor)106の
構造を示す断面図である。MCT106の構造は図4に
示したIGBT102と類似しているが、IGBT10
2における右側のp型拡散領域2及びn+型拡散領域3
の代わりに、p型拡散領域11が形成されている。
例であるMCT(Mos Controlled Thyristor)106の
構造を示す断面図である。MCT106の構造は図4に
示したIGBT102と類似しているが、IGBT10
2における右側のp型拡散領域2及びn+型拡散領域3
の代わりに、p型拡散領域11が形成されている。
【0086】このような構造においては、n+ 型拡散領
域3、p型拡散領域2、n- エピタキシャル層1及びp
+ 基板10からなるサイリスタ動作領域がターンオンす
ることにより、MCT106もオン状態となる。
域3、p型拡散領域2、n- エピタキシャル層1及びp
+ 基板10からなるサイリスタ動作領域がターンオンす
ることにより、MCT106もオン状態となる。
【0087】ターンオン動作は、n+ 型拡散領域3とn
- エピタキシャル層1及びこれらが挟むp型拡散領域2
で形成されるnチャネルMOSトランジスタ32をオン
することで行う。トランジスタ32がオンすることによ
り、電子電流がp+ 基板10に供給され、サイリスタ動
作領域が点弧する。
- エピタキシャル層1及びこれらが挟むp型拡散領域2
で形成されるnチャネルMOSトランジスタ32をオン
することで行う。トランジスタ32がオンすることによ
り、電子電流がp+ 基板10に供給され、サイリスタ動
作領域が点弧する。
【0088】ターンオフ動作はp型拡散領域2,11及
びこれらが挟むn- エピタキシャル層1で形成されるp
チャネルMOSトランジスタ33をオンすることで行
う。トランジスタ33がオンすることにより、p型拡散
領域2からn+ 型拡散領域3へと注入されるホール電流
がバイパスされ、サイリスタ動作領域が消弧する。
びこれらが挟むn- エピタキシャル層1で形成されるp
チャネルMOSトランジスタ33をオンすることで行
う。トランジスタ33がオンすることにより、p型拡散
領域2からn+ 型拡散領域3へと注入されるホール電流
がバイパスされ、サイリスタ動作領域が消弧する。
【0089】第5実施例では、トランジスタ32の電流
電極となるn- エピタキシャル層1に溝9が形成された
ため、トランジスタ32のオン抵抗が下がる。したがっ
て、サイリスタ動作領域はサイリスタ動作に入りやすく
なり、その保持電圧を低減することができる。
電極となるn- エピタキシャル層1に溝9が形成された
ため、トランジスタ32のオン抵抗が下がる。したがっ
て、サイリスタ動作領域はサイリスタ動作に入りやすく
なり、その保持電圧を低減することができる。
【0090】またターンオフ時においては、n- エピタ
キシャル層1の上面、即ち溝9にはトランジスタ33の
チャネルが形成されるため、そのチャネル抵抗が減少
し、最大制御電流(ターンオフできる最大の電流)を増
大させることができる。
キシャル層1の上面、即ち溝9にはトランジスタ33の
チャネルが形成されるため、そのチャネル抵抗が減少
し、最大制御電流(ターンオフできる最大の電流)を増
大させることができる。
【0091】換言すれば、トランジスタ33のオン抵抗
が下がった分サイリスタ動作領域の面積を増大させるこ
とができるので、MCT106のオン抵抗を下げること
が可能である。
が下がった分サイリスタ動作領域の面積を増大させるこ
とができるので、MCT106のオン抵抗を下げること
が可能である。
【0092】図18はこの発明の他の応用例であるMC
T107の部分断面図である。このように、溝9をp型
拡散領域11にまで形成することで、トランジスタ32
と同様に、トランジスタ33の電流電極の抵抗が低減す
るので、より効果的に最大制御電流を増大させることが
できる。
T107の部分断面図である。このように、溝9をp型
拡散領域11にまで形成することで、トランジスタ32
と同様に、トランジスタ33の電流電極の抵抗が低減す
るので、より効果的に最大制御電流を増大させることが
できる。
【0093】第5実施例においても、第2実施例と同様
に溝9を非常に微細化し、溝9に挟まれたn- エピタキ
シャル層1の幅を数100オングストロームのレベルに
するとことにより、その部分の抵抗を更に低減させるこ
とが可能である。
に溝9を非常に微細化し、溝9に挟まれたn- エピタキ
シャル層1の幅を数100オングストロームのレベルに
するとことにより、その部分の抵抗を更に低減させるこ
とが可能である。
【0094】第6実施例.図19はこの発明の第6実施
例である半導体装置を示す平面図である。第6実施例は
第1実施例で示したVDMOS101(図1に図示)、
IGBT102(図4に図示)に対応している。即ち、
図示されないが、n- エピタキシャル層1の下方にはn
+ 基板8又はp+ 基板10が形成されている。また、簡
単のため、酸化膜4、ゲート電極5、ソース電極6は図
示していないが、破線で囲まれた領域61は、ソース電
極6がp型拡散領域2及びn+ 拡散領域3に接続される
部分である。。
例である半導体装置を示す平面図である。第6実施例は
第1実施例で示したVDMOS101(図1に図示)、
IGBT102(図4に図示)に対応している。即ち、
図示されないが、n- エピタキシャル層1の下方にはn
+ 基板8又はp+ 基板10が形成されている。また、簡
単のため、酸化膜4、ゲート電極5、ソース電極6は図
示していないが、破線で囲まれた領域61は、ソース電
極6がp型拡散領域2及びn+ 拡散領域3に接続される
部分である。。
【0095】VDMOS101、IGBT102はその
p型拡散領域2、n+ 拡散領域3が帯状に形成されてい
たが、第6実施例はp型拡散領域2、n+ 拡散領域3が
セル構造を有する場合に本発明を適用したものである。
従って、その動作は第1実施例で説明したのと同様であ
り、効果も同様に得られる。
p型拡散領域2、n+ 拡散領域3が帯状に形成されてい
たが、第6実施例はp型拡散領域2、n+ 拡散領域3が
セル構造を有する場合に本発明を適用したものである。
従って、その動作は第1実施例で説明したのと同様であ
り、効果も同様に得られる。
【0096】特にVDMOS素子は、一般にセル構造の
ほうが帯状の構造よりもそのオン抵抗を下げられること
がわかっており、セル構造を有する第6実施例の態様を
とることが望ましい。
ほうが帯状の構造よりもそのオン抵抗を下げられること
がわかっており、セル構造を有する第6実施例の態様を
とることが望ましい。
【0097】第7実施例.図20はこの発明の第7実施
例を示す平面図である。第7実施例は、第3実施例で示
したVDMOS103(図13に図示)に対応してい
る。即ち、図示されないが、n- エピタキシャル層1の
下方にはn+ 基板8が形成されている。また、簡単のた
め、酸化膜4、ゲート電極5、ソース電極6は図示して
いないが、破線で囲まれた領域61においてソース電極
6がp型拡散領域2及びn+ 拡散領域3に接続される。
例を示す平面図である。第7実施例は、第3実施例で示
したVDMOS103(図13に図示)に対応してい
る。即ち、図示されないが、n- エピタキシャル層1の
下方にはn+ 基板8が形成されている。また、簡単のた
め、酸化膜4、ゲート電極5、ソース電極6は図示して
いないが、破線で囲まれた領域61においてソース電極
6がp型拡散領域2及びn+ 拡散領域3に接続される。
【0098】VDMOS103はそのp型拡散領域2、
n+ 拡散領域3が帯状に形成されていたが、第7実施例
はp型拡散領域2、n+ 拡散領域3がセル構造を有する
場合に本発明を適用したものである。従って、その動作
は第2実施例で説明したのと同様であり、効果も同様に
得られる。
n+ 拡散領域3が帯状に形成されていたが、第7実施例
はp型拡散領域2、n+ 拡散領域3がセル構造を有する
場合に本発明を適用したものである。従って、その動作
は第2実施例で説明したのと同様であり、効果も同様に
得られる。
【0099】VDMOS素子は、既述のようにセル構造
を有する第7実施例の態様をとることが望ましい。
を有する第7実施例の態様をとることが望ましい。
【0100】第8実施例.図21及び図22はこの発明
の第8実施例である半導体装置を示す平面図である。第
8実施例は、第4実施例で示したEST104(図14
に図示)、EST105(図15に図示)にそれぞれ対
応している。即ち、図示されないが、n-エピタキシャ
ル層1の下方にはn+ 層13及びp+ 基板10が形成さ
れている。また、簡単のため、酸化膜4、ゲート電極
5、ソース電極6は図示していないが、破線で囲まれた
領域62においてソース電極6がp型拡散領域2及びn
+ 拡散領域3aに接続される。
の第8実施例である半導体装置を示す平面図である。第
8実施例は、第4実施例で示したEST104(図14
に図示)、EST105(図15に図示)にそれぞれ対
応している。即ち、図示されないが、n-エピタキシャ
ル層1の下方にはn+ 層13及びp+ 基板10が形成さ
れている。また、簡単のため、酸化膜4、ゲート電極
5、ソース電極6は図示していないが、破線で囲まれた
領域62においてソース電極6がp型拡散領域2及びn
+ 拡散領域3aに接続される。
【0101】EST104,105はそのp型拡散領域
2、n+ 拡散領域3a,3bが帯状に形成されていた
が、第8実施例はこれらがセル構造を有する場合に本発
明を適用したものである。従って、その動作は第4実施
例で説明したのと同様であり、効果も同様に得られる。
2、n+ 拡散領域3a,3bが帯状に形成されていた
が、第8実施例はこれらがセル構造を有する場合に本発
明を適用したものである。従って、その動作は第4実施
例で説明したのと同様であり、効果も同様に得られる。
【0102】実施例9.図23及び図24はこの発明の
第9実施例である半導体装置を示す平面図である。第9
実施例は、第5実施例で示したMCT106(図17に
図示)、MCT107(図18に図示)にそれぞれ対応
している。即ち、図示されないが、n-エピタキシャル
層1の下方にはn+ 層13及びp+ 基板10が形成され
ている。また、簡単のため、酸化膜4、ゲート電極5、
ソース電極6は図示していないが、破線で囲まれた領域
63においてソース電極6がp型拡散領域2,11に接
続される。
第9実施例である半導体装置を示す平面図である。第9
実施例は、第5実施例で示したMCT106(図17に
図示)、MCT107(図18に図示)にそれぞれ対応
している。即ち、図示されないが、n-エピタキシャル
層1の下方にはn+ 層13及びp+ 基板10が形成され
ている。また、簡単のため、酸化膜4、ゲート電極5、
ソース電極6は図示していないが、破線で囲まれた領域
63においてソース電極6がp型拡散領域2,11に接
続される。
【0103】MCT106,107においてはp型拡散
領域2,11、n+ 拡散領域3が帯状に形成されていた
が、第9実施例はこれらがセル構造を有する場合に本発
明を適用したものである。したがって、図23及び図2
4で示される構造は、p型拡散領域2,11が島状に形
成され、その内部にn+ 拡散領域3が市松模様に形成さ
れていることのみMCT106,107と異なってい
る。従ってその動作は第5実施例で説明したのと同様で
あり、効果も同様に得られる。
領域2,11、n+ 拡散領域3が帯状に形成されていた
が、第9実施例はこれらがセル構造を有する場合に本発
明を適用したものである。したがって、図23及び図2
4で示される構造は、p型拡散領域2,11が島状に形
成され、その内部にn+ 拡散領域3が市松模様に形成さ
れていることのみMCT106,107と異なってい
る。従ってその動作は第5実施例で説明したのと同様で
あり、効果も同様に得られる。
【0104】
【発明の効果】以上に説明したように、この発明にかか
る半導体装置では、第1半導体層の第1の表面に溝を形
成したので、第1半導体層と第2半導体層の間を流れる
電流に対するアキュームレーション抵抗若しくはチャネ
ル抵抗又はJFET抵抗を低減することができ、製造装
置の高い精度を必要とせず、オフ状態の耐圧を損うこと
なくオン抵抗の低い半導体装置が得られる効果がある。
更に保持電圧が低く、且つ最大可制御電流が大きな半導
体装置が得られる効果がある。
る半導体装置では、第1半導体層の第1の表面に溝を形
成したので、第1半導体層と第2半導体層の間を流れる
電流に対するアキュームレーション抵抗若しくはチャネ
ル抵抗又はJFET抵抗を低減することができ、製造装
置の高い精度を必要とせず、オフ状態の耐圧を損うこと
なくオン抵抗の低い半導体装置が得られる効果がある。
更に保持電圧が低く、且つ最大可制御電流が大きな半導
体装置が得られる効果がある。
【0105】またこの発明にかかる半導体装置の製造方
法によれば、上記半導体装置に適した製造方法を提供す
ることができる。
法によれば、上記半導体装置に適した製造方法を提供す
ることができる。
【図1】この発明の第1実施例を示す部分断面図であ
る。
る。
【図2】この発明の第1実施例を示す部分断面図であ
る。
る。
【図3】この発明の第1実施例の動作を説明する部分断
面図である。
面図である。
【図4】この発明の第1実施例の動作を説明する部分断
面図である。
面図である。
【図5】この発明の第1実施例を示す部分断面図であ
る。
る。
【図6】この発明の第1実施例にかかる半導体装置の製
造方法を工程順に説明する断面図である。
造方法を工程順に説明する断面図である。
【図7】この発明の第1実施例にかかる半導体装置の製
造方法を工程順に説明する断面図である。
造方法を工程順に説明する断面図である。
【図8】この発明の第1実施例にかかる半導体装置の製
造方法を工程順に説明する断面図である。
造方法を工程順に説明する断面図である。
【図9】この発明の第1実施例にかかる半導体装置の製
造方法を工程順に説明する断面図である。
造方法を工程順に説明する断面図である。
【図10】この発明の第1実施例にかかる半導体装置の
製造方法を工程順に説明する断面図である。
製造方法を工程順に説明する断面図である。
【図11】この発明の第1実施例にかかる半導体装置の
製造方法を工程順に説明する断面図である。
製造方法を工程順に説明する断面図である。
【図12】この発明の第2実施例を示す部分断面図であ
る。
る。
【図13】この発明の第3実施例を示す部分断面図であ
る。
る。
【図14】この発明の第4実施例を示す部分断面図であ
る。
る。
【図15】この発明の第4実施例を示す部分断面図であ
る。
る。
【図16】この発明の第4実施例の動作を説明する部分
断面図である。
断面図である。
【図17】この発明の第5実施例を示す部分断面図であ
る。
る。
【図18】この発明の第5実施例を示す部分断面図であ
る。
る。
【図19】この発明の第6実施例を示す平面図である。
【図20】この発明の第7実施例を示す平面図である。
【図21】この発明の第8実施例を示す平面図である。
【図22】この発明の第8実施例を示す平面図である。
【図23】この発明の第9実施例を示す平面図である。
【図24】この発明の第9実施例を示す平面図である。
【図25】従来の技術を説明する部分断面図である。
【図26】従来の技術を説明する部分断面図である。
【符号の説明】 1 n- エピタキシャル層 2,11 p型拡散領域 3 n+ 型拡散領域 4 酸化膜 5 ゲート電極 6 ソース電極 7 ドレイン電極 8 n+ 基板 9 溝 10 p+ 基板
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年3月8日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0034
【補正方法】変更
【補正内容】
【0034】上記の第1乃至第3の態様において溝、若
しくは第1及び第2の溝は複数であり、互いに平行に配
置することができる。そしてこれらの間隔は、その下方
の第1半導体層若しくは第2半導体層において反転層が
形成される時に伸びる空乏層が、隣接するこれらの溝の
間を覆う程度に狭く配置してもよい。
しくは第1及び第2の溝は複数であり、互いに平行に配
置することができる。そしてこれらの間隔は、その下方
の第1半導体層若しくは第2半導体層において反転層が
形成される時に伸びる空乏層が、隣接するこれらの溝の
間を覆う程度に狭く配置してもよい。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0042
【補正方法】変更
【補正内容】
【0042】また、第1乃至第3の態様において、制御
電極の下方の第1半導体層及び第2半導体層に反転層が
形成される時に伸びる空乏層が、溝の間を覆う程度に微
細化すると、反転層における電界の内、制御電極に垂直
な方向の成分は緩和される。そしてアキュームレーショ
ン層を流れる電子の移動度は改善される。
電極の下方の第1半導体層及び第2半導体層に反転層が
形成される時に伸びる空乏層が、溝の間を覆う程度に微
細化すると、反転層における電界の内、制御電極に垂直
な方向の成分は緩和される。そしてアキュームレーショ
ン層を流れる電子の移動度は改善される。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0069
【補正方法】変更
【補正内容】
【0069】第2実施例.図12にこの発明の第2実施
例としてVDMOS103の部分断面図を示す。第2実
施例では、溝9はp型拡散領域2の間に挟まれたn- エ
ピタキシャル層1に形成されるのみならず、n- エピタ
キシャル層1とn+ 型拡散領域3との間に挟まれたp型
拡散領域2にも達している。
例としてVDMOS103の部分断面図を示す。第2実
施例では、溝9はp型拡散領域2の間に挟まれたn- エ
ピタキシャル層1に形成されるのみならず、n- エピタ
キシャル層1とn+ 型拡散領域3との間に挟まれたp型
拡散領域2にも達している。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0070
【補正方法】変更
【補正内容】
【0070】この場合、p型拡散領域2においてはゲー
ト幅が等価的に増大し、アキュームレーション抵抗Ra
とJFET抵抗Rj のみならずチャネル抵抗Rc hをも減
少させることができる。このため、より一層オン抵抗を
低減することができる。
ト幅が等価的に増大し、アキュームレーション抵抗Ra
とJFET抵抗Rj のみならずチャネル抵抗Rc hをも減
少させることができる。このため、より一層オン抵抗を
低減することができる。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0071
【補正方法】変更
【補正内容】
【0071】第3実施例.図13にこの発明の第3実施
例として、p拡散領域2に形成された溝9の、電子電流
Ie の方向から見た断面図を示した。溝9がその両側に
あるp型拡散領域2の間に複数設けられ、その間隔があ
る程度広いと、p拡散領域2に反転層が形成される時に
伸びる空乏層20は溝9の形状をよく反映した形状を呈
する。
例として、p拡散領域2に形成された溝9の、電子電流
Ie の方向から見た断面図を示した。溝9がその両側に
あるp型拡散領域2の間に複数設けられ、その間隔があ
る程度広いと、p拡散領域2に反転層が形成される時に
伸びる空乏層20は溝9の形状をよく反映した形状を呈
する。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0072
【補正方法】変更
【補正内容】
【0072】しかし図13に示すように、溝9を非常に
微細化し、隣接する溝9に挟まれたp拡散領域2の幅を
数100オングストローム以下のレベルにすると、溝9
に挟まれたp拡散領域2は完全に空乏化する。
微細化し、隣接する溝9に挟まれたp拡散領域2の幅を
数100オングストローム以下のレベルにすると、溝9
に挟まれたp拡散領域2は完全に空乏化する。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0073
【補正方法】変更
【補正内容】
【0073】ゲート電極5に近いp拡散領域2の表面に
おいてn+ 型の反転層が形成されているが、この反転層
に生じている電界のうち、ゲート電極5の面に垂直な方
向の成分は溝9に狭まれたp拡散領域2が空乏化する効
果によって緩和されている。そして反転層内の電子電流
Ie に直交する電界が減少すると電子電流Ie を司る電
子の移動度が大きくなる。従ってチャネル抵抗Rc hを更
に減少させることができる。
おいてn+ 型の反転層が形成されているが、この反転層
に生じている電界のうち、ゲート電極5の面に垂直な方
向の成分は溝9に狭まれたp拡散領域2が空乏化する効
果によって緩和されている。そして反転層内の電子電流
Ie に直交する電界が減少すると電子電流Ie を司る電
子の移動度が大きくなる。従ってチャネル抵抗Rc hを更
に減少させることができる。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0074
【補正方法】変更
【補正内容】
【0074】このような溝9の微細化は、図5に示した
IGBT102についても効果を奏することは明らかで
ある。
IGBT102についても効果を奏することは明らかで
ある。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0075
【補正方法】削除
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】0084
【補正方法】変更
【補正内容】
【0084】第4実施例においても、第2実施例と同様
に溝9を非常に微細化し、溝9に挟まれたp拡散領域2
の幅を数100オングストロームのレベルにするとこと
により、チャネル抵抗Rchを更に低減させることが可能
である。
に溝9を非常に微細化し、溝9に挟まれたp拡散領域2
の幅を数100オングストロームのレベルにするとこと
により、チャネル抵抗Rchを更に低減させることが可能
である。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】0093
【補正方法】変更
【補正内容】
【0093】第5実施例においても、第2実施例と同様
に溝9を非常に微細化し、溝9に挟まれたn- エピタキ
シャル層1の幅を数100オングストロームのレベルに
するとことにより、その部分のチャネル抵抗を更に低減
させることが可能である。
に溝9を非常に微細化し、溝9に挟まれたn- エピタキ
シャル層1の幅を数100オングストロームのレベルに
するとことにより、その部分のチャネル抵抗を更に低減
させることが可能である。
【手続補正12】
【補正対象書類名】図面
【補正対象項目名】図2
【補正方法】変更
【補正内容】
【図2】
【手続補正13】
【補正対象書類名】図面
【補正対象項目名】図10
【補正方法】変更
【補正内容】
【図10】
【手続補正14】
【補正対象書類名】図面
【補正対象項目名】図11
【補正方法】変更
【補正内容】
【図11】
【手続補正15】
【補正対象書類名】図面
【補正対象項目名】図12
【補正方法】変更
【補正内容】
【図12】
【手続補正16】
【補正対象書類名】図面
【補正対象項目名】図13
【補正方法】変更
【補正内容】
【図13】
【手続補正17】
【補正対象書類名】図面
【補正対象項目名】図25
【補正方法】変更
【補正内容】
【図25】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年3月23日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0036
【補正方法】変更
【補正内容】
【0036】
【作用】この発明にかかる半導体装置の基本的構造にお
いては、第1半導体層と第2半導体層との間を流れる電
流は第1半導体層直下に形成されるアキュームレーショ
ン層やチャネルを通る。この発明にかかる半導体装置の
基本的構造において、第1半導体層の第1の表面に形成
された溝は、電流の流れる方向から見たアキュームレー
ション層若しくはチャネルの断面積を増大させるので、
アキュームレーション抵抗若しくはチャネル抵抗は低減
される。
いては、第1半導体層と第2半導体層との間を流れる電
流は第1半導体層直下に形成されるアキュームレーショ
ン層やチャネルを通る。この発明にかかる半導体装置の
基本的構造において、第1半導体層の第1の表面に形成
された溝は、電流の流れる方向から見たアキュームレー
ション層若しくはチャネルの断面積を増大させるので、
アキュームレーション抵抗若しくはチャネル抵抗は低減
される。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0049
【補正方法】変更
【補正内容】
【0049】図3にソース電極6に対するゲート電極5
の電位を上げた場合の電子の流れを示す。ソース電極6
を接地し、ゲート電極5及びドレイン電極7にそれぞれ
正の電位+V1 ,+V2 を印加した場合を考えると、n
+ 型拡散領域3及びn- エピタキシャル層1に挟まれた
p型拡散領域2の表面はn反転し、チャネルが形成され
る。そして電子電流Ie が、ソース電極6からドレイン
電極7の方向へとチャネルを介して流れ始める。このよ
うにしてVDMOSがオン状態になる時の電子電流Ie
の流れも図3に併記する。図3において負号を付した円
は電子を意味している(他の図においても同様であ
る。)。
の電位を上げた場合の電子の流れを示す。ソース電極6
を接地し、ゲート電極5及びドレイン電極7にそれぞれ
正の電位+V1 ,+V2 を印加した場合を考えると、n
+ 型拡散領域3及びn- エピタキシャル層1に挟まれた
p型拡散領域2の表面はn反転し、チャネルが形成され
る。そして電子電流Ie が、ソース電極6からドレイン
電極7の方向へとチャネルを介して流れ始める。このよ
うにしてVDMOSがオン状態になる時の電子電流Ie
の流れも図3に併記する。図3において負号を付した円
は電子を意味している(他の図においても同様であ
る。)。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0080
【補正方法】変更
【補正内容】
【0080】第1実施例で説明したのと同様に、少なく
ともn+ 型拡散領域3a,3bが挟むp型拡散領域2に
溝9を形成すれば、nチャネルMOS1のゲート幅が実
効的に増大し、トランジスタ31のオン抵抗を下げるこ
とができる。一方、EST104のオン状態における電
流密度は、トランジスタ30の電流駆動能力に大きく依
存するので、EST104のオン抵抗を低減することが
できる。
ともn+ 型拡散領域3a,3bが挟むp型拡散領域2に
溝9を形成すれば、nチャネルMOS1のゲート幅が実
効的に増大し、トランジスタ31のオン抵抗を下げるこ
とができる。一方、EST104のオン状態における電
流密度は、トランジスタ30の電流駆動能力に大きく依
存するので、EST104のオン抵抗を低減することが
できる。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0083
【補正方法】変更
【補正内容】
【0083】図16にEST105の溝9近傍の部分断
面図を示す。このように本発明はその電流が溝9の下方
へ流れる素子のみならず、溝9の側面のみを電流が流れ
る素子、即ちMOS構造を有する横型の素子にも応用で
きることがわかる。
面図を示す。このように本発明はその電流が溝9の下方
へ流れる素子のみならず、溝9の側面のみを電流が流れ
る素子、即ちMOS構造を有する横型の素子にも応用で
きることがわかる。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】図5
【補正方法】変更
【補正内容】
【図5】この発明の第1実施例の応用例を示す部分断面
図である。
図である。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】図15
【補正方法】変更
【補正内容】
【図15】この発明の第4実施例の応用例を示す部分断
面図である。
面図である。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】図16
【補正方法】変更
【補正内容】
【図16】この発明の第4実施例の応用例の動作を説明
する部分断面図である。
する部分断面図である。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】図18
【補正方法】変更
【補正内容】
【図18】この発明の第5実施例の応用例を示す部分断
面図である。
面図である。
Claims (34)
- 【請求項1】 少なくとも一つの溝が形成された表面を
有する第1導電型の第1半導体層と、 前記第1半導体層の表面と同一平面上に存在する表面を
有し、前記平面において前記第1半導体層と成す境界線
が前記溝の長手方向と概直交し、前記境界線近傍におい
て前記溝が存在する、少なくとも一つの第2導電型の第
2半導体層と、 少なくとも前記溝の表面上に形成された制御絶縁膜と、 前記制御絶縁膜上に形成された制御電極と、 を備える半導体装置。 - 【請求項2】 前記第2半導体層は前記第1半導体層の
表面に選択的に形成される請求項1記載の半導体装置。 - 【請求項3】 前記第2半導体層は帯状に形成された請
求項2記載の半導体装置。 - 【請求項4】 前記第2半導体層は複数であり、 前記溝は少なくとも前記第2半導体層の挟む前記第1半
導体層の表面において形成された、請求項1記載の半導
体装置。 - 【請求項5】 前記溝を挟む少なくとも一方の前記第2
半導体層の表面において、選択的に形成された第1導電
型の第3半導体層を更に備え、 前記制御絶縁膜は、前記第1および第3半導体層に挟ま
れた前記第2半導体層上においても形成された、請求項
4記載の半導体装置。 - 【請求項6】 第1及び第2の表面を有する第1導電型
の第1半導体層と、 前記第1半導体層の第1の表面に選択的に複数形成さ
れ、前記第1の半導体層の第1の表面に露呈する表面を
有する第2導電型の第2半導体層と、 前記第2半導体層の各々の表面に選択的に形成された第
1導電型の第3半導体層と、 少なくとも異なる前記第2半導体層に挟まれた前記第1
半導体層の第1の表面に形成された少なくとも一つの溝
と、 前記溝の表面並びに、前記第1半導体層及び前記第3半
導体層に挟まれた前記第2半導体層の表面に形成された
制御絶縁膜と、 前記制御絶縁膜上に形成された制御電極と、 を備え、 前記第1半導体層の第1の表面において前記第1半導体
層と前記第2半導体層の成す境界線が、前記溝の長手方
向と概直交する半導体装置。 - 【請求項7】 前記溝は、複数であり互いに並行である
請求項6記載の半導体装置。 - 【請求項8】 前記溝の間隔は、前記溝の下方の前記第
1半導体層において伸びる空乏層が隣接する前記溝の間
を覆う程度に狭い、請求項7記載の半導体装置。 - 【請求項9】 前記溝は、複数の前記第2半導体層に挟
まれた前記第1半導体層の第1の表面のみに形成された
請求項8記載の半導体装置。 - 【請求項10】 前記第1半導体層よりも不純物濃度が
高く、前記第1半導体層の第2の表面に形成された第1
導電型の第4半導体層を更に備える請求項9記載の半導
体装置。 - 【請求項11】 前記第2半導体層よりも不純物濃度が
高く、前記第1半導体層と反対側の前記第4半導体層の
表面に形成された第2導電型の第5半導体層を更に備え
る請求項10記載の半導体装置。 - 【請求項12】 前記第2半導体層は、前記第1半導体
層の第1の表面において島状を呈する、請求項9記載の
半導体装置。 - 【請求項13】 前記溝は、一方の前記第2半導体層に
おいて形成された一方の第3半導体層の一部から、他方
の前記第2半導体層において形成された他方の前記第3
半導体層と前記一方の第3半導体層とが挟む前記第1及
び第2半導体層を経て、前記他方の第3半導体層の一部
へとかけて形成された、請求項10記載の半導体装置。 - 【請求項14】 前記第2半導体層は、前記第1半導体
層の第1の表面において島状を呈する、請求項13記載
の半導体装置。 - 【請求項15】 第1及び第2の表面を有する第1導電
型の第1半導体層と、 前記第1半導体層の第1の表面に選択的に形成され、前
記第1半導体層の第1の表面において露呈する表面を有
する第2導電型の第2半導体層と、 前記第2半導体層の表面において選択的に隔離して形成
され、前記第2半導体層の表面において露呈する表面を
それぞれが有する第1導電型の第3及び第4半導体層
と、 前記第3半導体層から、前記第3及び第4半導体層に挟
まれた前記第2半導体層を経て、前記第4半導体層にか
けて形成された少なくとも一つの第1の溝と、 前記第1半導体層の第1の表面から、前記第2及び第4
半導体層の表面を経て、前記第1の溝の表面にかけて形
成された制御絶縁膜と、 前記制御絶縁膜上に形成された制御電極と、 を備え、 前記第2半導体層の表面において前記第2半導体層と前
記第3半導体層の成す第1境界線と、前記第2半導体層
の表面において前記第2半導体層と前記第4半導体層の
成す第2境界線とのいずれもが、前記溝の長手方向と概
直交する半導体装置。 - 【請求項16】 前記溝は、複数であり互いに並行であ
る請求項15記載の半導体装置。 - 【請求項17】 前記溝の間隔は、前記溝の下方の前記
第1半導体層において伸びる空乏層が隣接する前記溝の
間を覆う程度に狭い、請求項16記載の半導体装置。 - 【請求項18】 前記第1半導体層よりも不純物濃度が
高く、前記第1半導体層の第2の表面に形成された第1
導電型の第5半導体層を更に備える請求項15記載の半
導体装置。 - 【請求項19】 前記第2半導体層よりも不純物濃度が
高く、前記第1半導体層と反対側の前記第5半導体層の
表面に形成された第2導電型の第6半導体層を更に備え
る請求項18記載の半導体装置。 - 【請求項20】 前記第2半導体層は前記第1半導体層
の第1の表面において島状を呈する、請求項15記載の
半導体装置。 - 【請求項21】 前記第1半導体層から、前記第1及び
第4半導体層に挟まれた前記第2半導体層を経て、前記
第4半導体層にかけて形成された少なくとも一つの第2
の溝を更に備える請求項15記載の半導体装置。 - 【請求項22】 前記第2半導体層は前記第1半導体層
の第1の表面において島状を呈する、請求項21記載の
半導体装置。 - 【請求項23】 第1及び第2の表面を有する第1導電
型の第1半導体層と、 前記第1半導体層の第1の表面に選択的に形成され、前
記第1の表面に露呈する表面を有する第2導電型の第2
半導体層と、 前記第2半導体層の表面に選択的に形成された第1導電
型の第3半導体層と、 前記第1半導体層の第1の表面に選択的に形成された第
2導電型の第4半導体層と、 少なくとも前記第2及び第4半導体層に挟まれた前記第
1半導体層の第1の表面に形成された少なくとも一つの
溝と、 前記溝の表面上並びに、前記第1半導体層及び第3半導
体層に挟まれた前記第2半導体層の表面に形成された制
御絶縁膜と、 前記制御絶縁膜上に形成された制御電極と、 を備え、 前記第1半導体層の第1の表面において前記第1半導体
層と前記第2半導体層の成す第1境界線と、前記第1半
導体層の第1の表面において前記第1半導体層と前記第
4半導体層の成す第2境界線とのいずれもが、前記溝の
長手方向と概直交する半導体装置。 - 【請求項24】 前記溝は、複数であり互いに並行であ
る請求項23記載の半導体装置。 - 【請求項25】 前記溝の間隔は、前記溝の下方の前記
第1半導体層において伸びる空乏層が隣接する前記溝の
間を覆う程度に狭い、請求項24記載の半導体装置。 - 【請求項26】 前記第1半導体層よりも不純物濃度が
高く、前記第1半導体層の第2の表面に形成された第1
導電型の第5半導体層を更に備える請求項23記載の半
導体装置。 - 【請求項27】 前記第2半導体層よりも不純物濃度が
高く、前記第1半導体層と反対側の前記第5半導体層の
表面に形成された第2導電型の第6半導体層を更に備え
る請求項26記載の半導体装置。 - 【請求項28】 前記溝は、前記第2及び第4半導体層
に挟まれた前記第1半導体層の第1の表面のみに形成さ
れた請求項23記載の半導体装置。 - 【請求項29】 前記第2及び第4半導体層は前記第1
半導体層の第1の表面において島状を呈する、請求項2
8記載の半導体装置。 - 【請求項30】 前記第2半導体層と、前記第4半導体
層とは、前記第1半導体層の第1の表面において市松模
様を呈する請求項29記載の半導体装置。 - 【請求項31】 前記溝は、前記第4半導体層にまで達
する、請求項23記載の半導体装置。 - 【請求項32】 前記第2及び第4半導体層は前記第1
半導体層の第1の表面において島状を呈する、請求項3
1記載の半導体装置。 - 【請求項33】 前記第2半導体層と、前記第4半導体
層とは、前記第1半導体層の第1の表面において市松模
様を呈する請求項32記載の半導体装置。 - 【請求項34】 (a)第1導電型の第1半導体層上
に、開口部を有するマスクを形成する工程と、 (b)前記マスクを介して前記第1半導体層の表面に溝
を形成する工程と、 (c)前記第1半導体層の表面に制御絶縁膜を形成する
工程と、 (d)前記溝及びその近傍において、前記制御絶縁膜上
に制御電極を形成する工程と、 (e)前記制御電極をマスクとし、前記制御絶縁膜を介
して前記第1半導体層に第2導電型の不純物を導入し、
第2導電型の第2半導体層を選択的に形成する工程と、 を備える半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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DE4319071A DE4319071C2 (de) | 1992-06-12 | 1993-06-08 | Halbleitervorrichtung und Verfahren zur Herstellung derselben |
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