JPH05347414A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【目的】 低コストの改良でよりオン抵抗の低い半導体
装置を得る。 【構成】 ｎ+ 型基板８の上面にｎ- 型エピタキシャル
層１が、更にその上面には選択的にｐ型拡散領域２が形
成され、更にその上面には選択的にｎ+ 型拡散領域３が
形成されている。ｎ- 型エピタキシャル層１の上面及
び、これとｎ+ 型拡散領域３で挟まれたｐ型拡散領域２
の上方には、酸化膜４に包み込まれたゲート電極５が備
えられている。ｎ- 型エピタキシャル層１上に現れる、
ｎ- 型エピタキシャル層１とｐ型拡散領域２の接合面に
垂直に伸びる溝９が、ゲート電極５の下方に位置するｎ
- 型エピタキシャル層１の上面に掘られている。 【効果】 オン抵抗にはアキュームレーション抵抗
Ｒa 、ＪＦＥＴ抵抗Ｒj が含まれる。溝９が形成されて
いるためゲート幅が増大し、溝９にそって下方へ電流が
流れやすくなるため、これらの抵抗値を下げることがで
きる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、制御電極の電圧によ
って、電流の導通状態及び阻止状態を制御することがで
きる半導体装置に関する。
【０００２】
【従来の技術】図２５は、制御電極の電圧によって電流
の導通状態及び阻止状態を制御する半導体装置の一種で
ある、従来のＶＤＭＯＳ１００の構造を示す断面図であ
る。ｎ- 型エピタキシャル層１がｎ+ 型基板８の上面に
設けられ、更にｎ- 型エピタキシャル層１の上面には選
択的にｐ型拡散領域２が形成されている。更にｐ型拡散
領域２には選択的にｎ+ 型拡散領域３が形成されてい
る。
【０００３】ｎ- 型エピタキシャル層１の上面及び、こ
れとｎ+ 型拡散領域３で挟まれたｐ型拡散領域２の上方
には、酸化膜４に包み込まれたゲート電極５が備えられ
ている。そして、酸化膜４によってゲート電極５とは絶
縁されながら、ｐ型拡散領域２とｎ+ 型拡散領域３に接
続されるソース電極６も形成されている。一方、ｎ+基
板８にはドレイン電極７が接続されている。
【０００４】このように構成されたＶＤＭＯＳ１００に
対して、ゲート電極５とソース電極６とを同電位にし、
かつソース電極６に対するドレイン電極７の電位を上昇
させると、ｐ型拡散領域２とｎ- エピタキシャル層１の
間には逆バイアスが印加される。
【０００５】このため、ｐ型拡散領域２とｎ- エピタキ
シャル層１の境界から生じた空乏層が、ｎ- エピタキシ
ャル層１の方に広がって電圧が保持される。この状態に
より、ＶＤＭＯＳ１００はオフ状態が保持される。
【０００６】図２６にソース電極６に対するゲート電極
５の電位を上げた場合について示す。ソース電極６を接
地し、ゲート電極５及びドレイン電極７にそれぞれ正の
電位＋Ｖ1 ，＋Ｖ2 を印加した場合を考えると、ｎ+ 型
拡散領域３及びｎ- エピタキシャル層１に挟まれたｐ型
拡散領域２の表面はｎ反転し、チャネルが形成される。
そして電子電流Ｉe が、ソース電極６からドレイン電極
７の方向へとチャネルを介して流れ始める。このように
してＶＤＭＯＳ１００は電流導通状態（オン状態）にな
る。
【０００７】逆に、ソース電極６に対するゲート電極５
の電位を再び下げていくと、ｎ+ 型拡散領域３とｎ- エ
ピタキシャル層１に挟まれたｐ型拡散領域２の表面のチ
ャネルが消失し、電子電流Ｉe が遮断され、ＶＤＭＯＳ
１００は再びオフ状態となる。
【０００８】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されており、オン状態におけるＶＤＭＯ
Ｓ１００の抵抗（オン抵抗）は、チャネルに生じるチャ
ネル抵抗Ｒchと、ｎ- エピタキシャル層１の内、ゲート
電極５に近い部分に形成される蓄積層に生じるアキュー
ムレーション抵抗Ｒa と、ｐ型拡散領域２に挟まれたｎ
- エピタキシャル層１において生じるＪＦＥＴ抵抗Ｒj
と、ｎ- エピタキシャル層１の厚み方向において生じる
エピ抵抗Ｒepi との直列抵抗からなる。
【０００９】これらの抵抗は詳細には以下のように説明
される。ソース電極６に対してゲート電極５の電位を上
昇させる（電位Ｖ1 ）と、ゲート電極５の電界の影響
で、ゲート電極５直下のｎ- エピタキシャル層１とｎ+
型拡散領域３に挟まれたｐ型拡散領域２の表面にｎ型の
反転層が形成される。この反転層内の電子がｐ型拡散領
域２の表面に沿って流れる時の抵抗がチャネル抵抗Ｒch
として定義される。
【００１０】またこの時、ゲート電極５の電界の影響で
ゲート電極５直下のｎ- エピタキシャル層１の表面に電
子が蓄積し、蓄積層を形成する。この蓄積層内の電子が
ｎ-エピタキシャル層１表面に沿って流れるときの抵抗
としてアキュームレーション抵抗Ｒa が定義される。
【００１１】また、ソース電極６に対してドレイン電極
７の電位を上昇させる（電位Ｖ2 ）と、ｐ型拡散領域２
からｎ- エピタキシャル層１に向かって空乏層が伸び
る。ｐ型拡散領域２に挟まれたｎ- エピタキシャル層１
の表面の中央部分からドレイン電極７に向かって電子が
流れるとき、この空乏層によって電子の流れが狭められ
る。これによって生じる抵抗としてＪＦＥＴ抵抗Ｒj が
定義される。一般にこの抵抗はｎ- エピタキシャル層１
の表面からｐ型拡散領域２の拡散深さまでの抵抗を指
す。
【００１２】またエピ抵抗Ｒepi は、ｎ- エピタキシャ
ル層１を電子が流れるときの抵抗を言う。ｐ型拡散領域
２の直下の部分は、電子電流の密度が低いのであるが、
一般にはｎ- エピタキシャル層１の比抵抗、厚み、面積
でほぼ決定される値である。但し、ｎ+ 基板８の抵抗
は、これらの抵抗に比べて十分低く、無視しえるもので
ある。
【００１３】エピ抵抗Ｒepi はｎ- エピタキシャル層１
の比抵抗と厚みで決定され、同時にＶＤＭＯＳ１００の
耐圧もこの部分の構造に大きく影響される。そしてオン
抵抗を低くするために比抵抗を低くし、厚みを薄くすれ
ば、オフ状態の耐圧を高く保てないというトレードオフ
の関係がある。
【００１４】一方、チャネル抵抗Ｒch、アキュームレー
ション抵抗Ｒa 、ＪＦＥＴ抵抗Ｒjは、ｐ型拡散領域２
やゲート電極５の幅を小さくしたり、ｐ型拡散領域２の
深さを浅くしたりすること等により、低減することがで
きる。しかしこのような対策もオフ状態の耐圧にも影響
を及ぼすので、プロセス及び設計寸法の最適化を行わな
ければならない。
【００１５】このようなプロセス及び設計寸法の最適化
は、従来の半導体装置の構造においては製造装置の精度
に制限されており、特性を更に改善するのが難しいとい
う問題点があった。
【００１６】この発明は上記のような問題点を解決する
ためになされたもので、製造装置の高い精度を必要とせ
ず、オフ状態の耐圧を損なうことなく、オン抵抗の低い
半導体装置を得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明にかかる半導体
装置の基本的構造においては、第１導電型の第１半導体
層の表面上に少なくとも一つの溝が形成されている。そ
して第２半導体層は、その表面が第１半導体層の表面と
同一平面上にあるように形成されている。この平面にお
いて第２半導体層が第１半導体層となす境界線の近傍に
は溝が存在し、境界線は溝の長手方向と概直交する。そ
して、少なくとも溝の表面上に形成された制御絶縁膜
と、制御絶縁膜上に形成された制御電極と、を備える。
【００１８】望ましくは第２半導体層は第１半導体層の
第１の表面に選択的に形成される。
【００１９】第２半導体層は帯状に形成してもよい。
【００２０】第２半導体層を複数とし、少なくとも第２
半導体層の挟む第１半導体層の表面において溝を形成し
てもよい。
【００２１】溝を挟む少なくとも一方の第２半導体層の
表面において、第１導電型の第３半導体層を選択的に形
成し、制御絶縁膜を第１および第３半導体層に挟まれた
第２半導体層上において形成してもよい。
【００２２】この発明にかかる半導体装置の第１の態様
は、上記の基本的構造をふまえたものであり、第１導電
型の第１半導体層の第１の表面上に選択的に第２導電型
の第２半導体層が複数形成されており、第２半導体層の
表面は第１半導体層の第１の表面に露呈している。第２
半導体層の各々の表面には第１導電型の第３半導体層が
選択的に形成されている。そして、少なくとも異なる第
２半導体層に挟まれた第１半導体層の第１の表面に少な
くとも一つの溝が形成され、溝の表面並びに、第１半導
体層及び第３半導体層に挟まれた第２半導体層の表面に
制御絶縁膜が形成されている。この制御絶縁膜上に制御
電極が形成されており、第１半導体層の第１の表面にお
いて第１半導体層と第２半導体層の成す境界線は、溝の
長手方向と概直交する。
【００２３】溝は、複数の第２半導体層に挟まれた第１
半導体層の第１の表面のみに形成されてもよい。更に、
溝は一方の第２半導体層において形成された一方の第３
半導体層の一部から、他方の第２半導体層において形成
された他方の第３半導体層と一方の第３半導体層とが挟
む第１及び第２半導体層を経て、他方の第３半導体層の
一部へとかけて形成されてもよい。
【００２４】第２半導体層を第１半導体層の上面におい
て島状を呈するように形成することもできる。
【００２５】半導体装置は、第１半導体層の第２の表面
に、第１半導体層よりも不純物濃度が高い第１導電型の
第４半導体層を更に備えてもよい。更にこの第４半導体
層の表面の内、第１半導体層と反対側にある方に、前記
第２半導体層よりも不純物濃度が高い第２導電型の第５
半導体層を備えてもよい。
【００２６】この発明にかかる半導体装置の第２の態様
は、上記の基本的構造をふまえたものであり、第１導電
型の第１半導体層の第１の表面に第２導電型の第２半導
体層が選択的に形成され、第２半導体層の表面に第１導
電型の第３及び第４半導体層が隔離して選択的に形成さ
れている。第３および第４半導体層のそれぞれの表面は
第２半導体層の表面に露呈している。第２半導体層の表
面においては、第２半導体層と第３半導体層が第１境界
線を成し、第２半導体層と第４半導体層が第２境界線を
成す。そして第３半導体層から、第３及び第４半導体層
に挟まれた第２半導体層を経て、第４半導体層にかけて
少なくとも一つの第１の溝が形成されている。第１半導
体層から、第２及び第４半導体層を経て、第１の溝にか
けての上面には制御絶縁膜が形成され、制御絶縁膜上に
は制御電極が形成されている。第１及び第２境界線はい
ずれもが、溝の長手方向と概直交する。
【００２７】更に、第１半導体層から、第１及び第４半
導体層に挟まれた第２半導体層を経て、第４半導体層に
かけて少なくとも一つの第２の溝を形成してもよい。
【００２８】第２半導体層を第１半導体層の第１の表面
において島状を呈するように形成することもできる。
【００２９】半導体装置は、第１半導体層の第２の表面
に、第１半導体層よりも不純物濃度が高い第１導電型の
第５半導体層を更に備えてもよい。更にこの第５半導体
層の表面の内、第１半導体層と反対側の方に、第２半導
体層よりも不純物濃度が高い第２導電型の第６半導体層
を備えてもよい。
【００３０】この発明にかかる半導体装置の第３の態様
は、上記の基本的構造をふまえたものであり、第１導電
型の第１半導体層の第１の表面に第２導電型の第２半導
体層が選択的に形成され、第２半導体層の表面は第１半
導体層の第１の表面に露呈している。この第２半導体層
の表面には第１導電型の第３半導体層が選択的に形成さ
れている。そして第１半導体層の第１の表面には第２導
電型の第４半導体層も選択的に形成されている。第１半
導体層の第１の表面においては、第１半導体層と第２半
導体層が第１境界線を成し、第１半導体層と第４半導体
層が第２境界線を成す。少なくとも一つの溝が、少なく
とも第２及び第４半導体層に挟まれた第１半導体層の第
１の表面に形成されており、溝の表面並びに、第１半導
体層及び第３半導体層に挟まれた第２半導体層の表面に
は制御絶縁膜が形成されている。そして制御絶縁膜上に
は制御電極が形成されており、第１及び第２境界線のい
ずれもが、溝の長手方向と概直交する。
【００３１】溝は、第２及び第４半導体層に挟まれた第
１半導体層の第１の表面のみに形成されてもよく、また
第４半導体層にまで達してもよい。
【００３２】第２及び第４半導体層を第１半導体層の上
面において島状を呈するように形成することもでき、ま
たこれらが市松模様を呈するように配置してもよい。
【００３３】半導体装置は、第１半導体層の第２の表面
に、第１半導体層よりも不純物濃度が高い第１導電型の
第５半導体層を更に備えてもよい。更にこの第５半導体
層の表面の内、第１半導体層と反対側の方に、前記第２
半導体層よりも不純物濃度が高い第２導電型の第６半導
体層を備えてもよい。
【００３４】上記の第１乃至第３の態様において溝、若
しくは第１及び第２の溝は複数であり、互いに平行に配
置することができる。そしてこれらの間隔は、その下方
の第１半導体層若しくは第２半導体層において伸びる空
乏層が隣接するこれらの溝の間を覆う程度に狭く配置し
てもよい。
【００３５】また、この発明にかかる半導体装置の製造
方法は、まず（ａ）第１導電型の第１半導体層上に、開
口部を有するマスクを形成する。そして（ｂ）マスクを
介して第１半導体層の表面に溝を形成し、（ｃ）第１半
導体層の表面に制御絶縁膜を形成し、（ｄ）溝及びその
近傍において、制御絶縁膜上に制御電極を形成する。こ
の後（ｅ）制御電極をマスクとし、制御絶縁膜を介して
第１半導体層に第２導電型の不純物を導入し、第２導電
型の第２半導体層を選択的に形成する。
【００３６】
【作用】この発明にかかる半導体装置の基本的構造にお
いては、第１半導体層の第１半導体層と第２半導体層と
の間を流れる電流は第１半導体層直下に形成されるアキ
ュームレーション層やチャネルを通る。この発明にかか
る半導体装置の基本的構造において、第１半導体層の第
１の表面に形成された溝は、電流の流れる方向から見た
アキュームレーション層若しくはチャネルの断面積を増
大させるので、アキュームレーション抵抗若しくはチャ
ネル抵抗は低減される。
【００３７】更に、電流は溝の壁を伝わって流れやすく
なるため、ＪＦＥＴ抵抗の生じやすい領域である、第２
半導体層近傍の第１半導体層を流れる距離が実質的に減
少する。このため、ＪＦＥＴ抵抗の抵抗値は低減され
る。
【００３８】この発明にかかる半導体装置の第１の態様
においては、電流は第３半導体層から、第２半導体層の
表面近傍に形成されるチャネルを経由し、更に第１半導
体層の第１の表面近傍に形成されるアキュームレーショ
ン層を経由して第１半導体層内部へと流れる。第１半導
体層の表面に形成された溝は、電流の流れる方向から見
たアキュームレーション層の断面積を増大させるので、
アキュームレーション抵抗は低減される。更に、電流は
溝の壁を伝わって流れやすくなるため、ＪＦＥＴ抵抗の
生じやすい領域である、第２半導体層近傍の第１半導体
層を流れる距離が実質的に減少する。このため、ＪＦＥ
Ｔ抵抗の抵抗値は低減される。
【００３９】特に、一方の第３半導体層の一部から他方
の第３半導体層の一部へと、これらが挟む第１及び第２
半導体層を経て溝が形成されている場合には、電流の流
れる方向から見た、第２半導体層の表面近傍に形成され
るチャネルの断面積を増大させるので、チャネル抵抗も
低減される。
【００４０】この発明にかかる半導体装置の第２の態様
においては、電流は第２半導体層の表面近傍に形成され
るチャネルを経由して、第３半導体層と第４半導体層の
間に流れる。第３半導体層と第４半導体層に挟まれた第
２半導体層の表面に形成された第１の溝は、電流の流れ
る方向から見たチャネルの断面積を増大させるので、チ
ャネル抵抗が低減される。更に、電流は第２半導体層の
表面近傍に形成されるチャネルを経由して、第１半導体
層と第４半導体層の間にも流れる。第１半導体層と第４
半導体層に挟まれた第２半導体層の表面に形成された第
２の溝は、電流の流れる方向から見たチャネルの断面積
を増大させるので、チャネル抵抗が低減される。
【００４１】この発明にかかる半導体装置の第３の態様
においては、電流は第１半導体層の表面近傍に形成され
るチャネルを経由して、第２半導体層と第４半導体層の
間に流れる。第１半導体層の第１の表面に形成された溝
は、電流の流れる方向から見たチャネルの断面積を増大
させるので、チャネル抵抗が低減される。特に溝が第４
半導体層にまで達する場合には、第４半導体層が成す電
流電極の抵抗を低減することができる。
【００４２】また、第１乃至第３の態様において微細化
された溝、若しくは第１及び第２の溝の間に挟まれた第
１若しくは第２半導体層は完全に空乏化する。この結
果、制御電極の下方で形成されるアキュームレーション
層における電界の内、制御電極に垂直な方向の成分は緩
和される。そしてアキュームレーション層を流れる電子
の移動度は改善される。
【００４３】
【実施例】第１実施例．図１にこの発明の第１実施例の
半導体装置であるＶＤＭＯＳ１０１の部分断面図を示
す。ｎ- 型エピタキシャル層１がｎ+ 型基板８の上面に
設けられ、更にｎ- 型エピタキシャル層１の上面には選
択的に帯状に複数のｐ型拡散領域２が形成されている。
更にｐ型拡散領域２には選択的にｎ+ 型拡散領域３が帯
状に形成されている。
【００４４】ｎ- 型エピタキシャル層１の上面及び、こ
れとｎ+ 型拡散領域３で挟まれたｐ型拡散領域２の上方
には、酸化膜４に包み込まれたゲート電極５が備えられ
ている。
【００４５】そして、酸化膜４によってゲート電極５と
は絶縁されながら、ｐ型拡散領域２とｎ+ 型拡散領域３
に接続されるソース電極６が形成されている。一方、ｎ
+ 基板８にはドレイン電極７が接続されている。
【００４６】ｎ- 型エピタキシャル層１のうち、隣接す
るｐ型拡散領域２に挟まれた部分の表面には溝９が形成
されている。この溝９の構造を示すため、実際には溝９
の上部に形成されている酸化膜４、ゲート電極５、ソー
ス電極６を、図１においては省いている。
【００４７】図２に、溝９の構造を明確にするため、Ａ
Ａ´方向の溝９近傍の断面図を示した。溝９は、ｎ- 型
エピタキシャル層１においてｎ- 型エピタキシャル層１
とｐ型拡散領域２とが作る境界線に垂直な方向に伸びて
いる。
【００４８】ＶＤＭＯＳ１０１のオフ状態の動作は、従
来の場合と同様である。即ち、ゲート電極５とソース電
極６とを同電位にし、かつソース電極６に対するドレイ
ン電極７の電位を上昇させると、ｐ型拡散領域２とｎ-
エピタキシャル層１の間には逆バイアスが印加される。
これによりｐ型拡散領域２とｎ- エピタキシャル層１の
境界から生じた空乏層が、ｎ- エピタキシャル層１のほ
うに広がって電圧が保持される。
【００４９】図３にソース電極６に対するゲート電極５
の電位を上げた場合の電子の流れを示す。ソース電極６
を接地し、ゲート電極５及びドレイン電極７にそれぞれ
正の電位＋Ｖ1 ，＋Ｖ2 を印加した場合を考えると、ｎ
+ 型拡散領域３及びｎ- エピタキシャル層１に挟まれた
ｐ型拡散領域２の表面はｎ反転し、チャネルが形成され
る。そして電子電流Ｉe が、ソース電極６からドレイン
電極７の方向へとチャネルを介して流れ始める。このよ
うにしてＶＤＭＯＳがオン状態になる時の電子電流Ｉe
の流れも図２に併記する。図２において負号を付した円
は電子を意味している（他の図においても同様であ
る。）。
【００５０】ＶＤＭＯＳ１０１のオン抵抗は、従来のＶ
ＤＭＯＳ１００と同様に、チャネル抵抗Ｒchと、アキュ
ームレーション抵抗Ｒa と、ＪＦＥＴ抵抗Ｒj と、エピ
抵抗Ｒepi の直列接続からなる。ここでｎ- エピタキシ
ャル層１において溝９が形成されているため、ｎ- エピ
タキシャル層１と酸化膜４の境界面の表面積は増す。し
たがってｎ- エピタキシャル層１の表面近傍で形成され
る蓄積層に起因するアキュームレーション抵抗Ｒa は低
減される。また、ｐ型拡散領域２に挟まれたｎ- エピタ
キシャル層１においても、溝９の壁面を経由してドレイ
ン電極７へと電流が流れやすくなる。よってｐ型拡散領
域２に挟まれたｎ- エピタキシャル層１を流れる実質的
距離が減少するため、ｐ型拡散領域２に挟まれたｎ- エ
ピタキシャル層１において溝９の深さの分だけＪＦＥＴ
抵抗Ｒj は小さくなる。このため、アキュームレーショ
ン抵抗とＪＦＥＴ抵抗の和（Ｒa ＋Ｒj ）を下げること
ができる。
【００５１】ソース電極６に対するゲート電極５の電位
を再び下げていくと、従来のＶＤＭＯＳ１００と同様
に、ｎ+ 型拡散領域３とｎ- エピタキシャル層１に挟ま
れたｐ型拡散領域２の表面のチャネルが消失し、電子電
流Ｉe が遮断され、ＶＤＭＯＳ１０１は再びオフ状態と
なる。
【００５２】図４に、電子電流Ｉe の流れをより明確に
するために溝９近傍の概略図を示した。簡単のため溝９
上に存在するはずの酸化膜４、ゲート電極５は省略し、
ｐ型拡散領域２及びｎ+ 型拡散領域３は破線で示してい
る。
【００５３】ｐ型拡散領域２から流れ出た電子電流Ｉe
はｎ- エピタキシャル層１中、図示されないゲート電極
５によって溝９の壁面に沿って形成された蓄積層を流れ
る。従来の場合と比較して、電子電流Ｉe から見た蓄積
層の断面積は増大するので、アキュームレーション抵抗
Ｒa は低下する。
【００５４】また、電子電流Ｉe は溝９の壁面に沿って
ドレイン電極７へと向かうので、ｐ型拡散領域２に挟ま
れたｎ- エピタキシャル層１を流れる実質的距離が減少
し、ｐ型拡散領域２に挟まれたｎ- エピタキシャル層１
において溝９の深さの分だけＪＦＥＴ抵抗Ｒj は小さく
なる。
【００５５】第１実施例では、このように溝９をｎ- エ
ピタキシャル層１に設けることにより、ｎ- エピタキシ
ャル層１の厚さや不純物濃度を制御することなくオン抵
抗の低減を可能としている。
【００５６】従来の場合においては、隣接するｐ型拡散
領域２同士の間隔を小さくすると、アキュームレーショ
ン層からｎ- エピタキシャル層１の下面へと流れる電流
に対するｎ- エピタキシャル層１の断面積が小さくなる
ためＪＦＥＴ抵抗Ｒj は増加していた。しかし、構造上
ＪＦＥＴ抵抗Ｒj が生じる、隣接したｐ型拡散領域２に
挟まれたｎ- エピタキシャル層１においては、溝９の壁
面を経由して電流が流れる。したがって、ｐ型拡散領域
２のパターンをさらに微細化してもＪＦＥＴ抵抗Ｒj は
問題となりにくく、集積密度を向上させることが可能と
なる。
【００５７】このように溝９をｎ- エピタキシャル層１
に設けることは、他の構造の半導体装置においても応用
できる。例えば図５はこの発明の他の応用例であるＩＧ
ＢＴ１０２の構造を示す部分断面図である。
【００５８】ＩＧＢＴ１０２の構造は、ｎ- エピタキシ
ャル層１の上部においては、ＶＤＭＯＳ１０１のそれと
同一である。但し、ｎ- エピタキシャル層１の下にはｎ
+ 層１３が設けられ、更にｎ+ 層１３にはｐ+ 基板１０
を介してドレイン電極７が接続されている。
【００５９】ＩＧＢＴ１０２はその動作状態において、
ｐ+ 基板１０からのホールの注入によってｎ- エピタキ
シャル層１で伝導度変調が生じ、これにより低いオン抵
抗が実現される。高耐圧のＩＧＢＴではｎ- エピタキシ
ャル層１が高抵抗であるが、伝導度変調が生じた際には
ｎ- エピタキシャル層１の抵抗が低下するのでこの発明
によって大きな効果が得られる。
【００６０】ＩＧＢＴ１０２のオン抵抗も、ＶＤＭＯＳ
１０１同様に、チャネル抵抗Ｒchと、アキュームレーシ
ョン抵抗Ｒa と、ＪＦＥＴ抵抗Ｒj と、エピ抵抗Ｒepi
の直列接続からなる。オン状態においてはｐ+ 基板１０
から注入されたホールの多くはｎ- エピタキシャル層１
を通った後、蓄積層やチャネルを流れずにｐ型拡散領域
２を通って電極６へ達する。
【００６１】しかし伝導度変調はｐ+ 基板１０に供給さ
れる電子電流の大きさに依存しており、電子は蓄積層や
チャネルを流れるため、伝導度変調は主として電子電流
の抵抗であるチャネル抵抗Ｒchと、アキュームレーショ
ン抵抗Ｒa とに依存することになる。したがって、溝９
をｎ- エピタキシャル層１に設け、チャネル抵抗Ｒchと
アキュームレーション抵抗Ｒa を低減することにより、
ＩＧＢＴ１０２のオン抵抗の低減にも同様に有効である
ことは明らかである。
【００６２】図６乃至図１１に、溝９がこのように形成
されたｎ- エピタキシャル層１を備える半導体装置の製
造方法を、ＶＤＭＯＳ１０１を例にとって示す。
【００６３】例えばシリコンからなるｎ+ 基板８の上
に、面方位が（１００）となるようにｎ- エピタキシャ
ル層１を堆積させ、更にその上にシリコン窒化膜２１を
形成する。シリコン窒化膜２１を写真製版でパターニン
グし、これをマスクとしてＫＯＨなどによってｎ- エピ
タキシャル層１の異方性エッチングを行い、溝９を掘る
（図６）。
【００６４】シリコン窒化膜２１を除去し、熱酸化を行
うことによって酸化膜２２を形成する。そしてこの上に
ポリシリコンを成膜し、選択的にエッチングして溝９及
びその近傍にゲート電極５を残置する（図７）。
【００６５】次にゲート電極５をマスクとしてボロンを
注入し、アニールを施すことによってｎ- エピタキシャ
ル層１にｐ型拡散領域２を選択的に形成する。このアニ
ールの際に酸化膜２３が形成される（図８）。
【００６６】酸化膜２３を写真製版でパターニングし、
酸化膜２３とゲート電極５をマスクとして砒素を注入
し、アニールを施すことによってｐ型拡散領域２にｎ+
拡散領域３を形成する（図９）。
【００６７】そして酸化膜２４を形成し、酸化膜２２と
共にゲート電極５を包み込む酸化膜４を完成させる。更
に酸化膜２４を選択的に除去し、ｐ型拡散領域２とｎ+
拡散領域３を露呈させ、アルミニウムをスパッタリング
することによりソース電極６を形成する。更にｎ+ 基板
８の裏面に蒸着を行ってドレイン電極７を形成する（図
１０）。
【００６８】図６乃至図１０は、溝９を通る断面におけ
る製造工程を示したが、図１１には溝９が形成されてい
ない断面での構成を示した。
【００６９】第２実施例．図１２にこの発明の第２実施
例として、溝９近傍の、電子電流Ｉe の方向から見た断
面図を示した。溝９がその両側にあるｐ型拡散領域２の
間に複数設けられ、その間隔がある程度広いと、図２に
示したように空乏層２０は溝９の形状をよく反映した形
状を呈する。
【００７０】しかし図１２に示すように、溝９を非常に
微細化し、隣接する溝９に挟まれたｎ- エピタキシャル
層１の幅を数１００オングストローム以下のレベルにす
ると、溝９に挟まれたｎ- エピタキシャル層１は完全に
空乏化する。
【００７１】ゲート電極５に近いｎ- エピタキシャル層
１の表面においてｎ+ 型の蓄積層が形成されているが、
この蓄積層に生じている電界のうち、ゲート電極５の面
に垂直な方向の成分は空乏層２０のために緩和されてい
る。したがって、蓄積層内の電子電流Ｉe に直交する電
界は減少し、電子電流Ｉe を司る電子の移動度が大きく
なる。従ってアキュームレーション抵抗Ｒa を更に減少
させることができる。
【００７２】このような溝９の微細化は、図４に示した
ＩＧＢＴ１０２についても効果を奏することは明らかで
ある。
【００７３】第３実施例．図１３にこの発明の第３実施
例としてＶＤＭＯＳ１０３の部分断面図を示す。第３実
施例では、溝９はｐ型拡散領域２の間に挟まれたｎ- エ
ピタキシャル層１に形成されるのみならず、ｎ- エピタ
キシャル層１とｎ+ 型拡散領域３との間に挟まれたｐ型
拡散領域２にも達している。
【００７４】この場合、ｐ型拡散領域２においてはゲー
ト幅が等価的に増大し、アキュームレーション抵抗Ｒa
とＪＦＥＴ抵抗Ｒj のみならずチャネル抵抗Ｒchをも減
少させることができる。このため、より一層オン抵抗を
低減することができる。
【００７５】第３実施例においても、第２実施例と同様
に溝９を非常に微細化し、溝９に挟まれたｎ- エピタキ
シャル層１の幅を数１００オングストロームのレベルに
するとことにより、チャネル抵抗Ｒchを更に低減させる
ことが可能である。
【００７６】第４実施例．図１４に第４実施例であるＥ
ＳＴ（Emitter Switched Thyristor）１０４の構造を示
す部分断面図を示す。図４に示したＩＧＢＴ１０２と
は、ｎ- エピタキシャル層１の下方において同一の構造
を有している。一方、ｎ- エピタキシャル層１の上面に
は選択的にｐ型拡散領域２が形成され、更にｐ型拡散領
域２の上面にはｎ+ 型拡散領域３ａ，３ｂが選択的に形
成されている。
【００７７】ｎ+ 型拡散領域３ａ，３ｂの一部と、それ
らが挟むｐ型拡散領域２の上面には溝９が形成されてい
る。そしてｎ- エピタキシャル層１自身及びそれがｎ+
型拡散領域３ｂと挟むｐ型拡散領域２、ｎ+ 型拡散領域
３ｂ、溝９の上方には酸化膜４に包み込まれたゲート電
極５が形成されている。
【００７８】ソース電極６がｐ型拡散領域２とｎ+ 型拡
散領域３ａに接続され、ｐ+ 基板１０の裏面にはドレイ
ン電極７が接続されている。溝９の、長手方向に直交す
る断面は図２に示された構造を呈している。
【００７９】ＥＳＴ１０４は、ｎ+ 型拡散領域３ａとｐ
型拡散領域２とｎ- エピタキシャル層１とｐ+ 基板１０
からなるサイリスタ動作領域と、ｎ+ 型拡散領域３ａ，
３ｂ及びこれらが挟むｐ型拡散領域２からなるｎチャネ
ルＭＯＳトランジスタ３０が直列につながった状態で動
作する。サイリスタ動作領域を流れる電子電流はすべて
トランジスタ３０で供給されるので、ＥＳＴ１０４のオ
ン抵抗の低減をサイリスタ動作によって実現しつつ、ト
ランジスタ３０をオフすることでサイリスタ動作領域の
オフ動作を確実に行うことができ、ＥＳＴ１０４のドラ
イブは簡便である。
【００８０】第１実施例で説明したのと同様に、少なく
ともｎ+ 型拡散領域３ａ，３ｂが挟むｐ型拡散領域２に
溝９を形成すれば、ｎチャネルＭＯＳ１のゲート幅が実
効的に増大し、トランジスタ３０のオン抵抗を下げるこ
とができる。一方、ＥＳＴ１０４のオン状態における電
流密度は、トランジスタ３０の電流駆動能力に大きく依
存するので、ＥＳＴ１０４のオン抵抗を低減することが
できる。
【００８１】特に図１４に示すように、溝９がｎ+ 型拡
散領域３ａ，３ｂにも達する構造をとればトランジスタ
３０の電流電極の抵抗を低減することができ、より望ま
しい。
【００８２】図１５にこの発明の他の応用例であるＥＳ
Ｔ１０５の部分断面図を示す。ＥＳＴ１０５は、ＥＳＴ
１０４の構成に更に、ｎ+ 型拡散領域３ｂとｎ- エピタ
キシャル層１が挟むｐ型拡散領域２にも溝９を形成した
ものである。ｎ+ 型拡散領域３ｂとｎ- エピタキシャル
層１及びこれらが挟むｐ型拡散領域２はｎチャネルＭＯ
Ｓトランジスタ３１を形成する。これは、ターンオン時
（トランジスタ３０もオンしている）に電子電流をｐ+
型基板１０へと供給し、サイリスタ動作を点弧するため
のものである。従って、ＥＳＴ１０５のように、ｎ+ 型
拡散領域３ｂとｎ- エピタキシャル層１が挟むｐ型拡散
領域２にも溝９を形成すれば、トランジスタ３１の電流
駆動能力が大きくなり、サイリスタ動作における保持電
圧を低下させることが可能となる。
【００８３】図１６にＥＳＴ１０４の溝９近傍の部分断
面図を示す。このように本発明はその電流が溝９の下方
へ流れる素子のみならず、溝９の側面のみを電流が流れ
る素子、即ちＭＯＳ構造を有する横型の素子にも応用で
きることがわかる。
【００８４】第４実施例においても、第２実施例と同様
に溝９を非常に微細化し、溝９に挟まれたｎ- エピタキ
シャル層１の幅を数１００オングストロームのレベルに
するとことにより、チャネル抵抗Ｒchを更に低減させる
ことが可能である。
【００８５】第５実施例．図１７はこの発明の第５実施
例であるＭＣＴ（Mos Controlled Thyristor）１０６の
構造を示す断面図である。ＭＣＴ１０６の構造は図４に
示したＩＧＢＴ１０２と類似しているが、ＩＧＢＴ１０
２における右側のｐ型拡散領域２及びｎ+型拡散領域３
の代わりに、ｐ型拡散領域１１が形成されている。
【００８６】このような構造においては、ｎ+ 型拡散領
域３、ｐ型拡散領域２、ｎ- エピタキシャル層１及びｐ
+ 基板１０からなるサイリスタ動作領域がターンオンす
ることにより、ＭＣＴ１０６もオン状態となる。
【００８７】ターンオン動作は、ｎ+ 型拡散領域３とｎ
- エピタキシャル層１及びこれらが挟むｐ型拡散領域２
で形成されるｎチャネルＭＯＳトランジスタ３２をオン
することで行う。トランジスタ３２がオンすることによ
り、電子電流がｐ+ 基板１０に供給され、サイリスタ動
作領域が点弧する。
【００８８】ターンオフ動作はｐ型拡散領域２，１１及
びこれらが挟むｎ- エピタキシャル層１で形成されるｐ
チャネルＭＯＳトランジスタ３３をオンすることで行
う。トランジスタ３３がオンすることにより、ｐ型拡散
領域２からｎ+ 型拡散領域３へと注入されるホール電流
がバイパスされ、サイリスタ動作領域が消弧する。
【００８９】第５実施例では、トランジスタ３２の電流
電極となるｎ- エピタキシャル層１に溝９が形成された
ため、トランジスタ３２のオン抵抗が下がる。したがっ
て、サイリスタ動作領域はサイリスタ動作に入りやすく
なり、その保持電圧を低減することができる。
【００９０】またターンオフ時においては、ｎ- エピタ
キシャル層１の上面、即ち溝９にはトランジスタ３３の
チャネルが形成されるため、そのチャネル抵抗が減少
し、最大制御電流（ターンオフできる最大の電流）を増
大させることができる。
【００９１】換言すれば、トランジスタ３３のオン抵抗
が下がった分サイリスタ動作領域の面積を増大させるこ
とができるので、ＭＣＴ１０６のオン抵抗を下げること
が可能である。
【００９２】図１８はこの発明の他の応用例であるＭＣ
Ｔ１０７の部分断面図である。このように、溝９をｐ型
拡散領域１１にまで形成することで、トランジスタ３２
と同様に、トランジスタ３３の電流電極の抵抗が低減す
るので、より効果的に最大制御電流を増大させることが
できる。
【００９３】第５実施例においても、第２実施例と同様
に溝９を非常に微細化し、溝９に挟まれたｎ- エピタキ
シャル層１の幅を数１００オングストロームのレベルに
するとことにより、その部分の抵抗を更に低減させるこ
とが可能である。
【００９４】第６実施例．図１９はこの発明の第６実施
例である半導体装置を示す平面図である。第６実施例は
第１実施例で示したＶＤＭＯＳ１０１（図１に図示）、
ＩＧＢＴ１０２（図４に図示）に対応している。即ち、
図示されないが、ｎ- エピタキシャル層１の下方にはｎ
+ 基板８又はｐ+ 基板１０が形成されている。また、簡
単のため、酸化膜４、ゲート電極５、ソース電極６は図
示していないが、破線で囲まれた領域６１は、ソース電
極６がｐ型拡散領域２及びｎ+ 拡散領域３に接続される
部分である。。
【００９５】ＶＤＭＯＳ１０１、ＩＧＢＴ１０２はその
ｐ型拡散領域２、ｎ+ 拡散領域３が帯状に形成されてい
たが、第６実施例はｐ型拡散領域２、ｎ+ 拡散領域３が
セル構造を有する場合に本発明を適用したものである。
従って、その動作は第１実施例で説明したのと同様であ
り、効果も同様に得られる。
【００９６】特にＶＤＭＯＳ素子は、一般にセル構造の
ほうが帯状の構造よりもそのオン抵抗を下げられること
がわかっており、セル構造を有する第６実施例の態様を
とることが望ましい。
【００９７】第７実施例．図２０はこの発明の第７実施
例を示す平面図である。第７実施例は、第３実施例で示
したＶＤＭＯＳ１０３（図１３に図示）に対応してい
る。即ち、図示されないが、ｎ- エピタキシャル層１の
下方にはｎ+ 基板８が形成されている。また、簡単のた
め、酸化膜４、ゲート電極５、ソース電極６は図示して
いないが、破線で囲まれた領域６１においてソース電極
６がｐ型拡散領域２及びｎ+ 拡散領域３に接続される。
【００９８】ＶＤＭＯＳ１０３はそのｐ型拡散領域２、
ｎ+ 拡散領域３が帯状に形成されていたが、第７実施例
はｐ型拡散領域２、ｎ+ 拡散領域３がセル構造を有する
場合に本発明を適用したものである。従って、その動作
は第２実施例で説明したのと同様であり、効果も同様に
得られる。
【００９９】ＶＤＭＯＳ素子は、既述のようにセル構造
を有する第７実施例の態様をとることが望ましい。
【０１００】第８実施例．図２１及び図２２はこの発明
の第８実施例である半導体装置を示す平面図である。第
８実施例は、第４実施例で示したＥＳＴ１０４（図１４
に図示）、ＥＳＴ１０５（図１５に図示）にそれぞれ対
応している。即ち、図示されないが、ｎ-エピタキシャ
ル層１の下方にはｎ+ 層１３及びｐ+ 基板１０が形成さ
れている。また、簡単のため、酸化膜４、ゲート電極
５、ソース電極６は図示していないが、破線で囲まれた
領域６２においてソース電極６がｐ型拡散領域２及びｎ
+ 拡散領域３ａに接続される。
【０１０１】ＥＳＴ１０４，１０５はそのｐ型拡散領域
２、ｎ+ 拡散領域３ａ，３ｂが帯状に形成されていた
が、第８実施例はこれらがセル構造を有する場合に本発
明を適用したものである。従って、その動作は第４実施
例で説明したのと同様であり、効果も同様に得られる。
【０１０２】実施例９．図２３及び図２４はこの発明の
第９実施例である半導体装置を示す平面図である。第９
実施例は、第５実施例で示したＭＣＴ１０６（図１７に
図示）、ＭＣＴ１０７（図１８に図示）にそれぞれ対応
している。即ち、図示されないが、ｎ-エピタキシャル
層１の下方にはｎ+ 層１３及びｐ+ 基板１０が形成され
ている。また、簡単のため、酸化膜４、ゲート電極５、
ソース電極６は図示していないが、破線で囲まれた領域
６３においてソース電極６がｐ型拡散領域２，１１に接
続される。
【０１０３】ＭＣＴ１０６，１０７においてはｐ型拡散
領域２，１１、ｎ+ 拡散領域３が帯状に形成されていた
が、第９実施例はこれらがセル構造を有する場合に本発
明を適用したものである。したがって、図２３及び図２
４で示される構造は、ｐ型拡散領域２，１１が島状に形
成され、その内部にｎ+ 拡散領域３が市松模様に形成さ
れていることのみＭＣＴ１０６，１０７と異なってい
る。従ってその動作は第５実施例で説明したのと同様で
あり、効果も同様に得られる。
【０１０４】
【発明の効果】以上に説明したように、この発明にかか
る半導体装置では、第１半導体層の第１の表面に溝を形
成したので、第１半導体層と第２半導体層の間を流れる
電流に対するアキュームレーション抵抗若しくはチャネ
ル抵抗又はＪＦＥＴ抵抗を低減することができ、製造装
置の高い精度を必要とせず、オフ状態の耐圧を損うこと
なくオン抵抗の低い半導体装置が得られる効果がある。
更に保持電圧が低く、且つ最大可制御電流が大きな半導
体装置が得られる効果がある。
【０１０５】またこの発明にかかる半導体装置の製造方
法によれば、上記半導体装置に適した製造方法を提供す
ることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例を示す部分断面図であ
る。
【図２】この発明の第１実施例を示す部分断面図であ
る。
【図３】この発明の第１実施例の動作を説明する部分断
面図である。
【図４】この発明の第１実施例の動作を説明する部分断
面図である。
【図５】この発明の第１実施例を示す部分断面図であ
る。
【図６】この発明の第１実施例にかかる半導体装置の製
造方法を工程順に説明する断面図である。
【図７】この発明の第１実施例にかかる半導体装置の製
造方法を工程順に説明する断面図である。
【図８】この発明の第１実施例にかかる半導体装置の製
造方法を工程順に説明する断面図である。
【図９】この発明の第１実施例にかかる半導体装置の製
造方法を工程順に説明する断面図である。
【図１０】この発明の第１実施例にかかる半導体装置の
製造方法を工程順に説明する断面図である。
【図１１】この発明の第１実施例にかかる半導体装置の
製造方法を工程順に説明する断面図である。
【図１２】この発明の第２実施例を示す部分断面図であ
る。
【図１３】この発明の第３実施例を示す部分断面図であ
る。
【図１４】この発明の第４実施例を示す部分断面図であ
る。
【図１５】この発明の第４実施例を示す部分断面図であ
る。
【図１６】この発明の第４実施例の動作を説明する部分
断面図である。
【図１７】この発明の第５実施例を示す部分断面図であ
る。
【図１８】この発明の第５実施例を示す部分断面図であ
る。
【図１９】この発明の第６実施例を示す平面図である。
【図２０】この発明の第７実施例を示す平面図である。
【図２１】この発明の第８実施例を示す平面図である。
【図２２】この発明の第８実施例を示す平面図である。
【図２３】この発明の第９実施例を示す平面図である。
【図２４】この発明の第９実施例を示す平面図である。
【図２５】従来の技術を説明する部分断面図である。
【図２６】従来の技術を説明する部分断面図である。
【符号の説明】 １ ｎ- エピタキシャル層 ２，１１ ｐ型拡散領域 ３ ｎ+ 型拡散領域 ４ 酸化膜 ５ ゲート電極 ６ ソース電極 ７ ドレイン電極 ８ ｎ+ 基板 ９ 溝 １０ ｐ+ 基板
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】上記の第１乃至第３の態様において溝、若
しくは第１及び第２の溝は複数であり、互いに平行に配
置することができる。そしてこれらの間隔は、その下方
の第１半導体層若しくは第２半導体層において反転層が
形成される時に伸びる空乏層が、隣接するこれらの溝の
間を覆う程度に狭く配置してもよい。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】また、第１乃至第３の態様において、制御
電極の下方の第１半導体層及び第２半導体層に反転層が
形成される時に伸びる空乏層が、溝の間を覆う程度に微
細化すると、反転層における電界の内、制御電極に垂直
な方向の成分は緩和される。そしてアキュームレーショ
ン層を流れる電子の移動度は改善される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】第２実施例．図１２にこの発明の第２実施
例としてＶＤＭＯＳ１０３の部分断面図を示す。第２実
施例では、溝９はｐ型拡散領域２の間に挟まれたｎ- エ
ピタキシャル層１に形成されるのみならず、ｎ- エピタ
キシャル層１とｎ+ 型拡散領域３との間に挟まれたｐ型
拡散領域２にも達している。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】この場合、ｐ型拡散領域２においてはゲー
ト幅が等価的に増大し、アキュームレーション抵抗Ｒa
とＪＦＥＴ抵抗Ｒj のみならずチャネル抵抗Ｒc hをも減
少させることができる。このため、より一層オン抵抗を
低減することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正内容】
【００７１】第３実施例．図１３にこの発明の第３実施
例として、ｐ拡散領域２に形成された溝９の、電子電流
Ｉe の方向から見た断面図を示した。溝９がその両側に
あるｐ型拡散領域２の間に複数設けられ、その間隔があ
る程度広いと、ｐ拡散領域２に反転層が形成される時に
伸びる空乏層２０は溝９の形状をよく反映した形状を呈
する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正内容】
【００７２】しかし図１３に示すように、溝９を非常に
微細化し、隣接する溝９に挟まれたｐ拡散領域２の幅を
数１００オングストローム以下のレベルにすると、溝９
に挟まれたｐ拡散領域２は完全に空乏化する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７３
【補正方法】変更
【補正内容】
【００７３】ゲート電極５に近いｐ拡散領域２の表面に
おいてｎ+ 型の反転層が形成されているが、この反転層
に生じている電界のうち、ゲート電極５の面に垂直な方
向の成分は溝９に狭まれたｐ拡散領域２が空乏化する効
果によって緩和されている。そして反転層内の電子電流
Ｉe に直交する電界が減少すると電子電流Ｉe を司る電
子の移動度が大きくなる。従ってチャネル抵抗Ｒc hを更
に減少させることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正内容】
【００７４】このような溝９の微細化は、図５に示した
ＩＧＢＴ１０２についても効果を奏することは明らかで
ある。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】削除
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８４
【補正方法】変更
【補正内容】
【００８４】第４実施例においても、第２実施例と同様
に溝９を非常に微細化し、溝９に挟まれたｐ拡散領域２
の幅を数１００オングストロームのレベルにするとこと
により、チャネル抵抗Ｒchを更に低減させることが可能
である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正内容】
【００９３】第５実施例においても、第２実施例と同様
に溝９を非常に微細化し、溝９に挟まれたｎ- エピタキ
シャル層１の幅を数１００オングストロームのレベルに
するとことにより、その部分のチャネル抵抗を更に低減
させることが可能である。
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図２５
【補正方法】変更
【補正内容】
【図２５】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年３月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】
【作用】この発明にかかる半導体装置の基本的構造にお
いては、第１半導体層と第２半導体層との間を流れる電
流は第１半導体層直下に形成されるアキュームレーショ
ン層やチャネルを通る。この発明にかかる半導体装置の
基本的構造において、第１半導体層の第１の表面に形成
された溝は、電流の流れる方向から見たアキュームレー
ション層若しくはチャネルの断面積を増大させるので、
アキュームレーション抵抗若しくはチャネル抵抗は低減
される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】図３にソース電極６に対するゲート電極５
の電位を上げた場合の電子の流れを示す。ソース電極６
を接地し、ゲート電極５及びドレイン電極７にそれぞれ
正の電位＋Ｖ1 ，＋Ｖ2 を印加した場合を考えると、ｎ
+ 型拡散領域３及びｎ- エピタキシャル層１に挟まれた
ｐ型拡散領域２の表面はｎ反転し、チャネルが形成され
る。そして電子電流Ｉe が、ソース電極６からドレイン
電極７の方向へとチャネルを介して流れ始める。このよ
うにしてＶＤＭＯＳがオン状態になる時の電子電流Ｉe
の流れも図３に併記する。図３において負号を付した円
は電子を意味している（他の図においても同様であ
る。）。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正内容】
【００８０】第１実施例で説明したのと同様に、少なく
ともｎ+ 型拡散領域３ａ，３ｂが挟むｐ型拡散領域２に
溝９を形成すれば、ｎチャネルＭＯＳ１のゲート幅が実
効的に増大し、トランジスタ３１のオン抵抗を下げるこ
とができる。一方、ＥＳＴ１０４のオン状態における電
流密度は、トランジスタ３０の電流駆動能力に大きく依
存するので、ＥＳＴ１０４のオン抵抗を低減することが
できる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正内容】
【００８３】図１６にＥＳＴ１０５の溝９近傍の部分断
面図を示す。このように本発明はその電流が溝９の下方
へ流れる素子のみならず、溝９の側面のみを電流が流れ
る素子、即ちＭＯＳ構造を有する横型の素子にも応用で
きることがわかる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】この発明の第１実施例の応用例を示す部分断面
図である。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】この発明の第４実施例の応用例を示す部分断
面図である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】この発明の第４実施例の応用例の動作を説明
する部分断面図である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】この発明の第５実施例の応用例を示す部分断
面図である。

Claims (34)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つの溝が形成された表面を
    有する第１導電型の第１半導体層と、 前記第１半導体層の表面と同一平面上に存在する表面を
    有し、前記平面において前記第１半導体層と成す境界線
    が前記溝の長手方向と概直交し、前記境界線近傍におい
    て前記溝が存在する、少なくとも一つの第２導電型の第
    ２半導体層と、 少なくとも前記溝の表面上に形成された制御絶縁膜と、 前記制御絶縁膜上に形成された制御電極と、 を備える半導体装置。
  2. 【請求項２】 前記第２半導体層は前記第１半導体層の
    表面に選択的に形成される請求項１記載の半導体装置。
  3. 【請求項３】 前記第２半導体層は帯状に形成された請
    求項２記載の半導体装置。
  4. 【請求項４】 前記第２半導体層は複数であり、 前記溝は少なくとも前記第２半導体層の挟む前記第１半
    導体層の表面において形成された、請求項１記載の半導
    体装置。
  5. 【請求項５】 前記溝を挟む少なくとも一方の前記第２
    半導体層の表面において、選択的に形成された第１導電
    型の第３半導体層を更に備え、 前記制御絶縁膜は、前記第１および第３半導体層に挟ま
    れた前記第２半導体層上においても形成された、請求項
    ４記載の半導体装置。
  6. 【請求項６】 第１及び第２の表面を有する第１導電型
    の第１半導体層と、 前記第１半導体層の第１の表面に選択的に複数形成さ
    れ、前記第１の半導体層の第１の表面に露呈する表面を
    有する第２導電型の第２半導体層と、 前記第２半導体層の各々の表面に選択的に形成された第
    １導電型の第３半導体層と、 少なくとも異なる前記第２半導体層に挟まれた前記第１
    半導体層の第１の表面に形成された少なくとも一つの溝
    と、 前記溝の表面並びに、前記第１半導体層及び前記第３半
    導体層に挟まれた前記第２半導体層の表面に形成された
    制御絶縁膜と、 前記制御絶縁膜上に形成された制御電極と、 を備え、 前記第１半導体層の第１の表面において前記第１半導体
    層と前記第２半導体層の成す境界線が、前記溝の長手方
    向と概直交する半導体装置。
  7. 【請求項７】 前記溝は、複数であり互いに並行である
    請求項６記載の半導体装置。
  8. 【請求項８】 前記溝の間隔は、前記溝の下方の前記第
    １半導体層において伸びる空乏層が隣接する前記溝の間
    を覆う程度に狭い、請求項７記載の半導体装置。
  9. 【請求項９】 前記溝は、複数の前記第２半導体層に挟
    まれた前記第１半導体層の第１の表面のみに形成された
    請求項８記載の半導体装置。
  10. 【請求項１０】 前記第１半導体層よりも不純物濃度が
    高く、前記第１半導体層の第２の表面に形成された第１
    導電型の第４半導体層を更に備える請求項９記載の半導
    体装置。
  11. 【請求項１１】 前記第２半導体層よりも不純物濃度が
    高く、前記第１半導体層と反対側の前記第４半導体層の
    表面に形成された第２導電型の第５半導体層を更に備え
    る請求項１０記載の半導体装置。
  12. 【請求項１２】 前記第２半導体層は、前記第１半導体
    層の第１の表面において島状を呈する、請求項９記載の
    半導体装置。
  13. 【請求項１３】 前記溝は、一方の前記第２半導体層に
    おいて形成された一方の第３半導体層の一部から、他方
    の前記第２半導体層において形成された他方の前記第３
    半導体層と前記一方の第３半導体層とが挟む前記第１及
    び第２半導体層を経て、前記他方の第３半導体層の一部
    へとかけて形成された、請求項１０記載の半導体装置。
  14. 【請求項１４】 前記第２半導体層は、前記第１半導体
    層の第１の表面において島状を呈する、請求項１３記載
    の半導体装置。
  15. 【請求項１５】 第１及び第２の表面を有する第１導電
    型の第１半導体層と、 前記第１半導体層の第１の表面に選択的に形成され、前
    記第１半導体層の第１の表面において露呈する表面を有
    する第２導電型の第２半導体層と、 前記第２半導体層の表面において選択的に隔離して形成
    され、前記第２半導体層の表面において露呈する表面を
    それぞれが有する第１導電型の第３及び第４半導体層
    と、 前記第３半導体層から、前記第３及び第４半導体層に挟
    まれた前記第２半導体層を経て、前記第４半導体層にか
    けて形成された少なくとも一つの第１の溝と、 前記第１半導体層の第１の表面から、前記第２及び第４
    半導体層の表面を経て、前記第１の溝の表面にかけて形
    成された制御絶縁膜と、 前記制御絶縁膜上に形成された制御電極と、 を備え、 前記第２半導体層の表面において前記第２半導体層と前
    記第３半導体層の成す第１境界線と、前記第２半導体層
    の表面において前記第２半導体層と前記第４半導体層の
    成す第２境界線とのいずれもが、前記溝の長手方向と概
    直交する半導体装置。
  16. 【請求項１６】 前記溝は、複数であり互いに並行であ
    る請求項１５記載の半導体装置。
  17. 【請求項１７】 前記溝の間隔は、前記溝の下方の前記
    第１半導体層において伸びる空乏層が隣接する前記溝の
    間を覆う程度に狭い、請求項１６記載の半導体装置。
  18. 【請求項１８】 前記第１半導体層よりも不純物濃度が
    高く、前記第１半導体層の第２の表面に形成された第１
    導電型の第５半導体層を更に備える請求項１５記載の半
    導体装置。
  19. 【請求項１９】 前記第２半導体層よりも不純物濃度が
    高く、前記第１半導体層と反対側の前記第５半導体層の
    表面に形成された第２導電型の第６半導体層を更に備え
    る請求項１８記載の半導体装置。
  20. 【請求項２０】 前記第２半導体層は前記第１半導体層
    の第１の表面において島状を呈する、請求項１５記載の
    半導体装置。
  21. 【請求項２１】 前記第１半導体層から、前記第１及び
    第４半導体層に挟まれた前記第２半導体層を経て、前記
    第４半導体層にかけて形成された少なくとも一つの第２
    の溝を更に備える請求項１５記載の半導体装置。
  22. 【請求項２２】 前記第２半導体層は前記第１半導体層
    の第１の表面において島状を呈する、請求項２１記載の
    半導体装置。
  23. 【請求項２３】 第１及び第２の表面を有する第１導電
    型の第１半導体層と、 前記第１半導体層の第１の表面に選択的に形成され、前
    記第１の表面に露呈する表面を有する第２導電型の第２
    半導体層と、 前記第２半導体層の表面に選択的に形成された第１導電
    型の第３半導体層と、 前記第１半導体層の第１の表面に選択的に形成された第
    ２導電型の第４半導体層と、 少なくとも前記第２及び第４半導体層に挟まれた前記第
    １半導体層の第１の表面に形成された少なくとも一つの
    溝と、 前記溝の表面上並びに、前記第１半導体層及び第３半導
    体層に挟まれた前記第２半導体層の表面に形成された制
    御絶縁膜と、 前記制御絶縁膜上に形成された制御電極と、 を備え、 前記第１半導体層の第１の表面において前記第１半導体
    層と前記第２半導体層の成す第１境界線と、前記第１半
    導体層の第１の表面において前記第１半導体層と前記第
    ４半導体層の成す第２境界線とのいずれもが、前記溝の
    長手方向と概直交する半導体装置。
  24. 【請求項２４】 前記溝は、複数であり互いに並行であ
    る請求項２３記載の半導体装置。
  25. 【請求項２５】 前記溝の間隔は、前記溝の下方の前記
    第１半導体層において伸びる空乏層が隣接する前記溝の
    間を覆う程度に狭い、請求項２４記載の半導体装置。
  26. 【請求項２６】 前記第１半導体層よりも不純物濃度が
    高く、前記第１半導体層の第２の表面に形成された第１
    導電型の第５半導体層を更に備える請求項２３記載の半
    導体装置。
  27. 【請求項２７】 前記第２半導体層よりも不純物濃度が
    高く、前記第１半導体層と反対側の前記第５半導体層の
    表面に形成された第２導電型の第６半導体層を更に備え
    る請求項２６記載の半導体装置。
  28. 【請求項２８】 前記溝は、前記第２及び第４半導体層
    に挟まれた前記第１半導体層の第１の表面のみに形成さ
    れた請求項２３記載の半導体装置。
  29. 【請求項２９】 前記第２及び第４半導体層は前記第１
    半導体層の第１の表面において島状を呈する、請求項２
    ８記載の半導体装置。
  30. 【請求項３０】 前記第２半導体層と、前記第４半導体
    層とは、前記第１半導体層の第１の表面において市松模
    様を呈する請求項２９記載の半導体装置。
  31. 【請求項３１】 前記溝は、前記第４半導体層にまで達
    する、請求項２３記載の半導体装置。
  32. 【請求項３２】 前記第２及び第４半導体層は前記第１
    半導体層の第１の表面において島状を呈する、請求項３
    １記載の半導体装置。
  33. 【請求項３３】 前記第２半導体層と、前記第４半導体
    層とは、前記第１半導体層の第１の表面において市松模
    様を呈する請求項３２記載の半導体装置。
  34. 【請求項３４】 （ａ）第１導電型の第１半導体層上
    に、開口部を有するマスクを形成する工程と、 （ｂ）前記マスクを介して前記第１半導体層の表面に溝
    を形成する工程と、 （ｃ）前記第１半導体層の表面に制御絶縁膜を形成する
    工程と、 （ｄ）前記溝及びその近傍において、前記制御絶縁膜上
    に制御電極を形成する工程と、 （ｅ）前記制御電極をマスクとし、前記制御絶縁膜を介
    して前記第１半導体層に第２導電型の不純物を導入し、
    第２導電型の第２半導体層を選択的に形成する工程と、 を備える半導体装置の製造方法。
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