JPH0795597B2 - サイリスタおよびその製造方法 - Google Patents
サイリスタおよびその製造方法Info
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- JPH0795597B2 JPH0795597B2 JP2217605A JP21760590A JPH0795597B2 JP H0795597 B2 JPH0795597 B2 JP H0795597B2 JP 2217605 A JP2217605 A JP 2217605A JP 21760590 A JP21760590 A JP 21760590A JP H0795597 B2 JPH0795597 B2 JP H0795597B2
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 178
- 239000012535 impurity Substances 0.000 claims description 18
- 238000009413 insulation Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 79
- 239000010410 layer Substances 0.000 description 73
- 239000000758 substrate Substances 0.000 description 10
- 230000007423 decrease Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910018125 Al-Si Inorganic materials 0.000 description 1
- 229910018520 Al—Si Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66363—Thyristors
- H01L29/66371—Thyristors structurally associated with another device, e.g. built-in diode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はサイリスタおよびその製造方法に関し、特に
MCT（MOS・コントロールド・サイリスタ）の改良に関す
る。
MCT（MOS・コントロールド・サイリスタ）の改良に関す
る。
［従来の技術］ 第10図は、従来のMCTの構造を示す断面図である。図に
おいて、p+半導体基板１上にはｎエピタキシャル層2aが
形成され、その上にはn-エピタキシャル層2bが形成され
ている。ｎエピタキシャル層2aおよびn-エピタキシャル
層2bはｎベース層２を構成する。ｎベース層２の表面に
は、ｐ型不純物を選択的に拡散することによりｐウェル
領域３が形成されている。このｐウェル領域３の表面の
中心部には、高濃度のｎ型不純物を選択的に拡散するこ
とにより、n+拡散領域４が形成され、さらに、このn+拡
散領域４の外周部にｎ型不純物を選択的に拡散すること
により、n+拡散領域４に隣接してｎ拡散領域５が形成さ
れている。また、n+拡散領域４とｎ拡散領域５の表面の
境界付近の領域には、高濃度のｐ型不純物を選択的に拡
散することにより、両領域4,5にまたがったp+拡散領域
６が形成されている。ｎベース層２の表面とp+拡散領域
６の表面とで挟まれたｐウェル領域３およびｎ拡散領域
５の表面上には酸化膜より成るゲート絶縁膜７が形成さ
れ、このゲート絶縁膜７上にはポリシリコンから成るゲ
ート電極８が形成されている。またn+拡散領域４とp+拡
散領域６の表面に接触して金属のカソード電極９が設け
られており、このカソード電極９とゲート電極８とは層
間絶縁膜10を介することにより絶縁されている。一方、
p+半導体基板１の裏面には、金属のアノード電極11が形
成されている。
おいて、p+半導体基板１上にはｎエピタキシャル層2aが
形成され、その上にはn-エピタキシャル層2bが形成され
ている。ｎエピタキシャル層2aおよびn-エピタキシャル
層2bはｎベース層２を構成する。ｎベース層２の表面に
は、ｐ型不純物を選択的に拡散することによりｐウェル
領域３が形成されている。このｐウェル領域３の表面の
中心部には、高濃度のｎ型不純物を選択的に拡散するこ
とにより、n+拡散領域４が形成され、さらに、このn+拡
散領域４の外周部にｎ型不純物を選択的に拡散すること
により、n+拡散領域４に隣接してｎ拡散領域５が形成さ
れている。また、n+拡散領域４とｎ拡散領域５の表面の
境界付近の領域には、高濃度のｐ型不純物を選択的に拡
散することにより、両領域4,5にまたがったp+拡散領域
６が形成されている。ｎベース層２の表面とp+拡散領域
６の表面とで挟まれたｐウェル領域３およびｎ拡散領域
５の表面上には酸化膜より成るゲート絶縁膜７が形成さ
れ、このゲート絶縁膜７上にはポリシリコンから成るゲ
ート電極８が形成されている。またn+拡散領域４とp+拡
散領域６の表面に接触して金属のカソード電極９が設け
られており、このカソード電極９とゲート電極８とは層
間絶縁膜10を介することにより絶縁されている。一方、
p+半導体基板１の裏面には、金属のアノード電極11が形
成されている。
第11図は、第10図のMCTの等価回路を示す回路図であ
る。ｎベース層2,pウェル領域3,n+拡散領域４をそれぞ
れコレクタ，ベース，エミッタとしてnpnトランジスタQ
1が形成され、p+基板1,nベース層2,pウェル領域３をそ
れぞれエミッタ，ベース，コレクタとしてpnpトランジ
スタQ2が形成されている。また、ｎ拡散領域5,n-エピタ
キシャル層2bをそれぞれソース，ドレインとして、ゲー
ト電極８直下のｐウェル領域３の表面部分をチャネル領
域としてnMOSトランジスタQ3が形成され、ｐウェル領域
3,p+拡散領域６をそれぞれソース，ドレインとし、ゲー
ト電極８直下のｎ拡散領域５の表面部分をチャネル領域
としてpMOSトランジスタQ4が形成されている。
る。ｎベース層2,pウェル領域3,n+拡散領域４をそれぞ
れコレクタ，ベース，エミッタとしてnpnトランジスタQ
1が形成され、p+基板1,nベース層2,pウェル領域３をそ
れぞれエミッタ，ベース，コレクタとしてpnpトランジ
スタQ2が形成されている。また、ｎ拡散領域5,n-エピタ
キシャル層2bをそれぞれソース，ドレインとして、ゲー
ト電極８直下のｐウェル領域３の表面部分をチャネル領
域としてnMOSトランジスタQ3が形成され、ｐウェル領域
3,p+拡散領域６をそれぞれソース，ドレインとし、ゲー
ト電極８直下のｎ拡散領域５の表面部分をチャネル領域
としてpMOSトランジスタQ4が形成されている。
次に動作について説明する。第10図のMCTをターンオン
させるためには、アノード電極11をカソード電極９より
も高電位にした状態で、nMOSトランジスタQ3を所定時間
オンさせる。ゲート電極８に正電圧を印加すると、nMOS
トランジスタQ3がオンし、ゲート電極８直下のｐウェル
領域３の表面近傍に形成されたチャネルを通じて、電子
がpnpトランジスタQ2のベースに注入される。するとpnp
トランジスタQ2はオンし、トランジスタの増幅作用によ
り、そのコレクタにかけて多量のホールが流れる。この
ホールはnpnトランジスタQ1のベースに供給され、npnト
ランジスタQ1はオンし、トランジスタの増幅作用によ
り、そのコレクタにかけて多量の電子が流れる。この電
子はpnpトランジスタQ2のベースに供給され、pnpトラン
ジスタQ2は更に強くオンする。この様に、一旦トランジ
スタQ2がオンすると、トランジスタQ1,Q2間に正帰還ル
ープが形成されるため、トランジスタQ1,Q2より成るサ
イリスタにラッチがかかる。したがってnMOSトランジス
タQ3をオフさせても、アノード電極11,カソード電極９
間には電流が流れ続ける。
させるためには、アノード電極11をカソード電極９より
も高電位にした状態で、nMOSトランジスタQ3を所定時間
オンさせる。ゲート電極８に正電圧を印加すると、nMOS
トランジスタQ3がオンし、ゲート電極８直下のｐウェル
領域３の表面近傍に形成されたチャネルを通じて、電子
がpnpトランジスタQ2のベースに注入される。するとpnp
トランジスタQ2はオンし、トランジスタの増幅作用によ
り、そのコレクタにかけて多量のホールが流れる。この
ホールはnpnトランジスタQ1のベースに供給され、npnト
ランジスタQ1はオンし、トランジスタの増幅作用によ
り、そのコレクタにかけて多量の電子が流れる。この電
子はpnpトランジスタQ2のベースに供給され、pnpトラン
ジスタQ2は更に強くオンする。この様に、一旦トランジ
スタQ2がオンすると、トランジスタQ1,Q2間に正帰還ル
ープが形成されるため、トランジスタQ1,Q2より成るサ
イリスタにラッチがかかる。したがってnMOSトランジス
タQ3をオフさせても、アノード電極11,カソード電極９
間には電流が流れ続ける。
一方、MCTをターンオフさせるためには、pMOSトランジ
スタQ4を所定時間オンさせる。ゲート電極８に負電圧を
印加すると、pMOSトランジスタQ4がオンし、ゲート電極
８直下のｎ拡散領域５の表面近傍に形成されたチャネル
を通じて、npnトランジスタQ1のベースに注入されるべ
きホールがp+拡散領域６を介してカソード電極９に引き
抜かれる。その結果、npnトランジスタQ1はオフし、こ
のためpnpトランジスタQ2もオフし、サイリスタのラッ
チが外れる。このようにしてアノード電極11,カソード
電極９間に流れていた主電流が遮断される。
スタQ4を所定時間オンさせる。ゲート電極８に負電圧を
印加すると、pMOSトランジスタQ4がオンし、ゲート電極
８直下のｎ拡散領域５の表面近傍に形成されたチャネル
を通じて、npnトランジスタQ1のベースに注入されるべ
きホールがp+拡散領域６を介してカソード電極９に引き
抜かれる。その結果、npnトランジスタQ1はオフし、こ
のためpnpトランジスタQ2もオフし、サイリスタのラッ
チが外れる。このようにしてアノード電極11,カソード
電極９間に流れていた主電流が遮断される。
以上のように、MOSトランジスタQ3,Q4に共通のゲート電
極８に正電圧を所定時間印加することによりMCTはター
ンオフし、負電圧を所定時間印加することによりMCTは
ターンオフする。
極８に正電圧を所定時間印加することによりMCTはター
ンオフし、負電圧を所定時間印加することによりMCTは
ターンオフする。
以上の動作を数式を用いて表現すると、次のようにな
る。いま、バイポーラトランジスタQ1,Q2の電流増幅率
をα1,α２、コレクタ飽和電流をICO1,ICO2とし、MOSト
ランジスタQ3,Q4をオン電流をIg1,Ig2とすると、アノー
ド電流IAは と表される。
る。いま、バイポーラトランジスタQ1,Q2の電流増幅率
をα1,α２、コレクタ飽和電流をICO1,ICO2とし、MOSト
ランジスタQ3,Q4をオン電流をIg1,Ig2とすると、アノー
ド電流IAは と表される。
ターンオン動作において、前述のように電流Ig2＝０の
状態で電流Ig1が流れることによりトランジスタQ2のベ
ース電流IB2が流れ始め、トランジスタQ2が動作開始す
る。そして、トランジスタQ2が動作したことによるコレ
クタ電流がトランジスタQ1のベース電流IB1として供給
され、トランジスタQ1,Q2を流れる電流が増大してく
る。一般に、電流が増大するにつれて、α1,α２も大き
くなるので、加速度的にアノード電流IAは上昇する。そ
して、 α１＋α２＝１ ……（２） でMCTはオン状態となる。
状態で電流Ig1が流れることによりトランジスタQ2のベ
ース電流IB2が流れ始め、トランジスタQ2が動作開始す
る。そして、トランジスタQ2が動作したことによるコレ
クタ電流がトランジスタQ1のベース電流IB1として供給
され、トランジスタQ1,Q2を流れる電流が増大してく
る。一般に、電流が増大するにつれて、α1,α２も大き
くなるので、加速度的にアノード電流IAは上昇する。そ
して、 α１＋α２＝１ ……（２） でMCTはオン状態となる。
一方、ターンオフ動作において、前述のように電流Ig1
＝０の状態で電流Ig2が流れる。いま、電流Ig2に対する
ｐウェル領域３やpMOSトランジスタQ4のチャネルでの抵
抗成分をR1とする。電流Ig2が流れることにより、トラ
ンジスタQ1のベースに流れ込んでいた電流が電流Ig2分
だけ減少し、α１＋α２も減少してくる。ただし、抵抗
成分R1での電圧降下Ig2R1がトランジスタQ1のベース・
エミッタ間順バイアス電圧として与えられているが、一
般にこの電圧はトランジスタQ1のエミッタからベースに
電子を注入させるには低すぎるためトランジスタQ1の電
流増幅率α１が急激に小さくなる。その結果α１＋α２
も加速度的に小さくなり、α１＋α２＜１になるとMCT
はターンオフする。
＝０の状態で電流Ig2が流れる。いま、電流Ig2に対する
ｐウェル領域３やpMOSトランジスタQ4のチャネルでの抵
抗成分をR1とする。電流Ig2が流れることにより、トラ
ンジスタQ1のベースに流れ込んでいた電流が電流Ig2分
だけ減少し、α１＋α２も減少してくる。ただし、抵抗
成分R1での電圧降下Ig2R1がトランジスタQ1のベース・
エミッタ間順バイアス電圧として与えられているが、一
般にこの電圧はトランジスタQ1のエミッタからベースに
電子を注入させるには低すぎるためトランジスタQ1の電
流増幅率α１が急激に小さくなる。その結果α１＋α２
も加速度的に小さくなり、α１＋α２＜１になるとMCT
はターンオフする。
［発明が解決しようとする課題］ 以上のように構成されているMCTは、Ｐウェル領域３、n
+およびｎ拡散領域4,5、ならびにp+拡散領域６の構造を
形成するのに３重拡散が必要である。このため、製造工
程が複雑であるという問題点があった。また、MOSトラ
ンジスタQ3,Q4の特性は３重拡散における各拡散の不純
物濃度に依存して決定されるので、MOSトランジスタQ3,
Q4のオン抵抗やしきい電圧（すなわち、ターンオン，タ
ーンオフ条件）を独立に設定することが困難であるとい
う問題点があった。さらに、カソード電極９はn+拡散領
域４とp+拡散領域６とに接触しなければならないので、
その外側のｐウェル領域３の幅が大きくなり、その結
果、抵抗成分R1が大きくなってしまう。電流Ig2はカソ
ード電流Ikと正の相関があるため、カソード電流Ikが大
きい状態でMCTをターンオフさせるべくMOSトランジスタ
Q4を導通させて電流Ig2を流すと、抵抗成分R1での電圧
降下Ig2R1がトランジスタQ1のエミッタからベースに電
子を注入させるのに十分な電圧となりα１＋α２＞１と
なるために、MOSトランジスタQ4をオンさせてもMCTがタ
ーンオフできなくなるという問題点があった。この解決
策として、特開昭63−310171号公報に示された発明があ
る。
+およびｎ拡散領域4,5、ならびにp+拡散領域６の構造を
形成するのに３重拡散が必要である。このため、製造工
程が複雑であるという問題点があった。また、MOSトラ
ンジスタQ3,Q4の特性は３重拡散における各拡散の不純
物濃度に依存して決定されるので、MOSトランジスタQ3,
Q4のオン抵抗やしきい電圧（すなわち、ターンオン，タ
ーンオフ条件）を独立に設定することが困難であるとい
う問題点があった。さらに、カソード電極９はn+拡散領
域４とp+拡散領域６とに接触しなければならないので、
その外側のｐウェル領域３の幅が大きくなり、その結
果、抵抗成分R1が大きくなってしまう。電流Ig2はカソ
ード電流Ikと正の相関があるため、カソード電流Ikが大
きい状態でMCTをターンオフさせるべくMOSトランジスタ
Q4を導通させて電流Ig2を流すと、抵抗成分R1での電圧
降下Ig2R1がトランジスタQ1のエミッタからベースに電
子を注入させるのに十分な電圧となりα１＋α２＞１と
なるために、MOSトランジスタQ4をオンさせてもMCTがタ
ーンオフできなくなるという問題点があった。この解決
策として、特開昭63−310171号公報に示された発明があ
る。
従来のサイリスタは以上のように構成されているが、こ
の発明ではさらにターンオフ時の特性向上を図ったサイ
リスタとその製造方法を得ることを目的とする。
の発明ではさらにターンオフ時の特性向上を図ったサイ
リスタとその製造方法を得ることを目的とする。
［課題を解決するための手段］ この第１の発明に係るサイリスタは、第１、第２主面を
有する第１導電型の第１半導体層と、第２半導体層の表
面に島状に複数形成された第１導電型の第１半導体領域
と、第１半導体領域相互間にこの第１半導体領域それぞ
れと離間して第２半導体層の表面に島状に複数形成され
第１導電型半導体のみからなる第２半導体領域と、第１
半導体領域の表面に選択的に形成された第２導電型の第
３半導体領域と、第２半導体層の表面と第３半導体領域
の表面とで挟まれた第１半導体領域の表面上に形成され
た第１絶縁膜と、第１、第２半導体領域の表面に挟まれ
た第２半導体層の表面上に形成された第２絶縁膜と、第
１絶縁膜上に形成された第１制御電極と、第２絶縁膜上
に形成された第２制御電極と、第２、第３半導体領域の
みに接触して形成された第１主電極と、第１半導体層の
第２の主面上に形成された第２主電極とを備えるもので
ある。
有する第１導電型の第１半導体層と、第２半導体層の表
面に島状に複数形成された第１導電型の第１半導体領域
と、第１半導体領域相互間にこの第１半導体領域それぞ
れと離間して第２半導体層の表面に島状に複数形成され
第１導電型半導体のみからなる第２半導体領域と、第１
半導体領域の表面に選択的に形成された第２導電型の第
３半導体領域と、第２半導体層の表面と第３半導体領域
の表面とで挟まれた第１半導体領域の表面上に形成され
た第１絶縁膜と、第１、第２半導体領域の表面に挟まれ
た第２半導体層の表面上に形成された第２絶縁膜と、第
１絶縁膜上に形成された第１制御電極と、第２絶縁膜上
に形成された第２制御電極と、第２、第３半導体領域の
みに接触して形成された第１主電極と、第１半導体層の
第２の主面上に形成された第２主電極とを備えるもので
ある。
この第２の発明に係るサイリスタは、第１、第２主面を
有する第１導電型の第１半導体層と、第１半導体層の第
１主面上に形成された第２導電型の第２半導体層と、第
２半導体層の表面に選択的に形成された第１導電型の第
１半導体領域と、第１半導体領域と一部接触して第２半
導体層の表面に形成され第１導電型半導体のみからなる
第２半導体領域と、第１半導体領域の表面に選択的に形
成された第２導電型の第３半導体領域と、第２半導体層
の表面と第３半導体領域の表面とで挟まれた第１半導体
領域の表面上に形成された第１絶縁膜と、第１、第２半
導体領域の表面に挟まれた第２半導体層の表面上に形成
された第２絶縁膜と、第１絶縁膜上に形成された第１制
御電極と、第２絶縁膜上に形成された第２制御電極と、
第２、第３半導体領域のみに接触して形成された第１主
電極と、第１半導体層の第２の主面上に形成された第２
主電極とを備えるものである。
有する第１導電型の第１半導体層と、第１半導体層の第
１主面上に形成された第２導電型の第２半導体層と、第
２半導体層の表面に選択的に形成された第１導電型の第
１半導体領域と、第１半導体領域と一部接触して第２半
導体層の表面に形成され第１導電型半導体のみからなる
第２半導体領域と、第１半導体領域の表面に選択的に形
成された第２導電型の第３半導体領域と、第２半導体層
の表面と第３半導体領域の表面とで挟まれた第１半導体
領域の表面上に形成された第１絶縁膜と、第１、第２半
導体領域の表面に挟まれた第２半導体層の表面上に形成
された第２絶縁膜と、第１絶縁膜上に形成された第１制
御電極と、第２絶縁膜上に形成された第２制御電極と、
第２、第３半導体領域のみに接触して形成された第１主
電極と、第１半導体層の第２の主面上に形成された第２
主電極とを備えるものである。
この第３の発明に係るサイリスタは、第２半導体領域の
表面からの深さを第１半導体領域のそれより大としたも
のである。
表面からの深さを第１半導体領域のそれより大としたも
のである。
この第４の発明に係るサイリスタは、第２半導体領域の
不純物濃度を第１半導体領域のそれより大としたもので
ある。
不純物濃度を第１半導体領域のそれより大としたもので
ある。
この第５の発明に係るサイリスタは、第１、第２絶縁膜
は共通の絶縁膜として形成され、第１、第２制御電極は
共通の制御電極として形成されたものである。
は共通の絶縁膜として形成され、第１、第２制御電極は
共通の制御電極として形成されたものである。
この第６の発明に係るサイリスタの製造方法は、（ａ）
第１、第２主面を有する第１導電型の第１半導体層を準
備する工程と、（ｂ）第１半導体層の第１主面上に第２
導電型の第２半導体層を形成する工程と、（ｃ）第２半
導体層の表面に第１導電型の第１半導体領域を選択的に
形成する工程と、（ｄ）第１半導体領域と一部接触して
第２半導体層の表面に第１導電型半導体のみからなる第
２半導体領域を形成する工程と、（ｅ）第１半導体領域
の表面に第２導電型の第３半導体領域を選択的に形成す
る工程と、（ｆ）第２、第３半導体領域の表面で挟まれ
た第２半導体層及び第１半導体領域の表面上に絶縁膜を
形成する工程と、（ｇ）絶縁膜上に制御電極を形成する
工程と、（ｈ）第２、第３半導体領域のみに接触する第
１主電極を形成する工程と、（ｉ）第１半導体層の第２
の主面上に第２主電極を形成する工程とを備えるもので
ある。
第１、第２主面を有する第１導電型の第１半導体層を準
備する工程と、（ｂ）第１半導体層の第１主面上に第２
導電型の第２半導体層を形成する工程と、（ｃ）第２半
導体層の表面に第１導電型の第１半導体領域を選択的に
形成する工程と、（ｄ）第１半導体領域と一部接触して
第２半導体層の表面に第１導電型半導体のみからなる第
２半導体領域を形成する工程と、（ｅ）第１半導体領域
の表面に第２導電型の第３半導体領域を選択的に形成す
る工程と、（ｆ）第２、第３半導体領域の表面で挟まれ
た第２半導体層及び第１半導体領域の表面上に絶縁膜を
形成する工程と、（ｇ）絶縁膜上に制御電極を形成する
工程と、（ｈ）第２、第３半導体領域のみに接触する第
１主電極を形成する工程と、（ｉ）第１半導体層の第２
の主面上に第２主電極を形成する工程とを備えるもので
ある。
この第７の発明に係るサイリスタの製造方法は、第６の
発明に係るサイリスタの製造方法において、（ｃ）、
（ｄ）、（ｅ）の工程は、（ｆ）、（ｇ）の工程の後で
行い、（ｃ）、（ｄ）の工程は、（ｇ）の工程で形成さ
れた制御電極をマスクとして自己整合により第１、第２
半導体領域を形成する工程を含み、（ｅ）の工程は、
（ｇ）の工程で形成された制御電極をマスクとした自己
整合により第３半導体領域を形成する工程を含むもので
ある。
発明に係るサイリスタの製造方法において、（ｃ）、
（ｄ）、（ｅ）の工程は、（ｆ）、（ｇ）の工程の後で
行い、（ｃ）、（ｄ）の工程は、（ｇ）の工程で形成さ
れた制御電極をマスクとして自己整合により第１、第２
半導体領域を形成する工程を含み、（ｅ）の工程は、
（ｇ）の工程で形成された制御電極をマスクとした自己
整合により第３半導体領域を形成する工程を含むもので
ある。
［作用］ 第１の発明のように構成されたサイリスタは、オン状態
の主たる電流経路となる島状の第１半導体領域の間に第
２半導体領域が配置されているので、ターンオフの際に
第２半導体領域へキャリアが流れ易くなる。
の主たる電流経路となる島状の第１半導体領域の間に第
２半導体領域が配置されているので、ターンオフの際に
第２半導体領域へキャリアが流れ易くなる。
第２の発明のように構成されたサイリスタは、第１半導
体領域と第２半導体領域とが一部接触しているので、タ
ーンオフの際に、第２半導体層と第１半導体領域と第２
半導体領域とから構成されるMOSに流れる電流の抵抗が
低下する。
体領域と第２半導体領域とが一部接触しているので、タ
ーンオフの際に、第２半導体層と第１半導体領域と第２
半導体領域とから構成されるMOSに流れる電流の抵抗が
低下する。
第３の発明のように構成されたサイリスタは、第２半導
体領域の表面からの深さが第１半導体領域のそれよりも
深いので、第１半導体領域よりも第２半導体領域の方が
アバランシェが起こり易い。
体領域の表面からの深さが第１半導体領域のそれよりも
深いので、第１半導体領域よりも第２半導体領域の方が
アバランシェが起こり易い。
第４の発明のように構成されたサイリスタは、第２半導
体領域の不純物濃度が第１半導体領域のそれより大であ
るので、第１半導体領域よりも第２半導体領域の方がア
バランシェが起こり易い。
体領域の不純物濃度が第１半導体領域のそれより大であ
るので、第１半導体領域よりも第２半導体領域の方がア
バランシェが起こり易い。
第５の発明のように構成されたサイリスタは、第１、第
２制御電極を共通の制御電極として形成されるので、構
成が簡単である。
２制御電極を共通の制御電極として形成されるので、構
成が簡単である。
第６の発明のように構成されたサイリスタの製造方法
は、ターンオフの際に、第２半導体層と第１半導体領域
と第２半導体領域とから構成されるMOSに流れる電流の
抵抗が低下するサイリスタを複雑な工程を用いずに形成
できる。
は、ターンオフの際に、第２半導体層と第１半導体領域
と第２半導体領域とから構成されるMOSに流れる電流の
抵抗が低下するサイリスタを複雑な工程を用いずに形成
できる。
第７の発明のように構成されたサイリスタの製造方法
は、ターンオフの際に、第２半導体層と第１半導体領域
と第２半導体領域とから構成されるMOSに流れる電流の
抵抗が低下するサイリスタを、その第１、第２及び第３
半導体領域を自己整合を含む簡単な工程で形成できる。
は、ターンオフの際に、第２半導体層と第１半導体領域
と第２半導体領域とから構成されるMOSに流れる電流の
抵抗が低下するサイリスタを、その第１、第２及び第３
半導体領域を自己整合を含む簡単な工程で形成できる。
第１図は、この発明によるサイリスタの一実施例を示す
断面図である。図において、シリコンのp+半導体基板21
上にはｎエピタキシャル層22aが形成され、その上にはn
-エピタキシャル層22bが形成されている。ｎエピタキシ
ャル層22aおよびn-エピタキシャル層22bはｎベース層22
を構成する。ｎベース層22の表面には、第1,第2p拡散領
域23,24が離間して選択的に形成され、第1p拡散領域23
の表面中央にはn+拡散領域25が選択的に形成されてい
る。第2p拡散領域24とn+拡散領域25の表面で挟まれたn-
エピタキシャル層22bおよび第1p拡散領域23の表面上に
は酸化膜より成るゲート絶縁膜26が形成され、そのゲー
ト絶縁膜26上にはポリシリコンより成るゲート電極27が
形成されている。また、層間絶縁膜29に設けられたコン
タクトホール30a,30bを介してそれぞれ第2p拡散領域24
およびn+拡散領域25の表面に接触するように金属のカソ
ード電極28が設けられ、このカソード電極28とゲート電
極27とは上記層間絶縁膜29を介することにより絶縁され
ている。一方、p+半導体基板21の裏面には、金属のアノ
ード電極31が形成されている。
断面図である。図において、シリコンのp+半導体基板21
上にはｎエピタキシャル層22aが形成され、その上にはn
-エピタキシャル層22bが形成されている。ｎエピタキシ
ャル層22aおよびn-エピタキシャル層22bはｎベース層22
を構成する。ｎベース層22の表面には、第1,第2p拡散領
域23,24が離間して選択的に形成され、第1p拡散領域23
の表面中央にはn+拡散領域25が選択的に形成されてい
る。第2p拡散領域24とn+拡散領域25の表面で挟まれたn-
エピタキシャル層22bおよび第1p拡散領域23の表面上に
は酸化膜より成るゲート絶縁膜26が形成され、そのゲー
ト絶縁膜26上にはポリシリコンより成るゲート電極27が
形成されている。また、層間絶縁膜29に設けられたコン
タクトホール30a,30bを介してそれぞれ第2p拡散領域24
およびn+拡散領域25の表面に接触するように金属のカソ
ード電極28が設けられ、このカソード電極28とゲート電
極27とは上記層間絶縁膜29を介することにより絶縁され
ている。一方、p+半導体基板21の裏面には、金属のアノ
ード電極31が形成されている。
第２図は、第１図の構造の平面パターンの一例を示す図
である。第２図の平面パターンでは、第1,第2p拡散領域
23,24およびn+拡散領域25は正方形の島状に形成されて
いる。第２図におけるＩ−Ｉ線に沿った断面構造が第１
図の断面図に相当する。
である。第２図の平面パターンでは、第1,第2p拡散領域
23,24およびn+拡散領域25は正方形の島状に形成されて
いる。第２図におけるＩ−Ｉ線に沿った断面構造が第１
図の断面図に相当する。
第３図は、第１図のサイリスタの等価回路を示す回路図
である。ｎベース層22、第1p拡散領域23,n+拡散領域25
をそれぞれコレクタ，ベース，エミッタとしてnpnトラ
ンジスタQ11が形成され、p+半導体基板21,nベース層22,
第1p拡散領域23をそれぞれエミッタ，ベース，コレクタ
としてpnpトランジスタQ12が形成されている。また、n+
拡散領域25,n-エピタキシャル層22bをそれぞれソース，
ドレインとし、ゲート電極27直下の第1p拡散領域23の表
面部分をチャネル領域としてnMOSトランジスタQ13が形
成され、第1p拡散領域23,第2p拡散領域24をそれぞれソ
ース，ドレインとし、ゲート電極27直下のn-エピタキシ
ャル層22bの表面部分をチャネル領域としてpMOSトラン
ジスタQ14が形成されている。
である。ｎベース層22、第1p拡散領域23,n+拡散領域25
をそれぞれコレクタ，ベース，エミッタとしてnpnトラ
ンジスタQ11が形成され、p+半導体基板21,nベース層22,
第1p拡散領域23をそれぞれエミッタ，ベース，コレクタ
としてpnpトランジスタQ12が形成されている。また、n+
拡散領域25,n-エピタキシャル層22bをそれぞれソース，
ドレインとし、ゲート電極27直下の第1p拡散領域23の表
面部分をチャネル領域としてnMOSトランジスタQ13が形
成され、第1p拡散領域23,第2p拡散領域24をそれぞれソ
ース，ドレインとし、ゲート電極27直下のn-エピタキシ
ャル層22bの表面部分をチャネル領域としてpMOSトラン
ジスタQ14が形成されている。
nMOSトランジスタQ13のしきい電圧は、第1p拡散領域23
の不純物濃度とn+拡散領域25の不純物濃度とで決定され
る。またpMOSトランジスタQ14のしきい電圧は、n-エピ
タキシャル層22bの不純物濃度により決定される。この
ため、両MOSトランジスタQ13,Q14の特性は独立に制御す
ることができる。
の不純物濃度とn+拡散領域25の不純物濃度とで決定され
る。またpMOSトランジスタQ14のしきい電圧は、n-エピ
タキシャル層22bの不純物濃度により決定される。この
ため、両MOSトランジスタQ13,Q14の特性は独立に制御す
ることができる。
次に動作を説明する。第１図のサイリスタをターンオン
させるためには、アノード電極31をカソード電極28より
も高電位にした状態で、nMOSトランジスタQ13を所定時
間オンさせる。ゲート電極27に正電圧を印加すると、nM
OSトランジスタQ13がオンし、ゲート電極27直下の第1p
拡散領域23の表面近傍に形成されたチャネルを通じて、
電子がpnpトランジスタQ12のベース（ｎベース層22）に
注入される。これに応答してpnpトランジスタQ12はオン
し、トランジスタの増幅作用により、そのコレクタにか
けて多量のホールが流れる。このホールのうちの一部は
第2p拡散領域24に流れ込みカソード電極28に達するが、
残りのホールはnpnトランジスタQ11のベース（第1p拡散
領域23）に流れ込む。これに対応してnpnトランジスタQ
11はオンし、トランジスタの増幅作用により、そのコレ
クタにかけて多量の電子が流れる。この電子はpnpトラ
ンジスタQ12のベース電流として供給されるため、pnpト
ランジスタQ12は更に強くオンする。この様に、一旦ト
ランジスタQ12がオンすると、トランジスタQ11,Q12間に
正帰還ループが形成されるため、トランジスタQ11,Q12
より成るサイリスタにラッチがかかる。したがって、nM
OSトランジスタQ13をオフさせても、アノード電極31,カ
ソード電極28間には電流が流れ続ける。
させるためには、アノード電極31をカソード電極28より
も高電位にした状態で、nMOSトランジスタQ13を所定時
間オンさせる。ゲート電極27に正電圧を印加すると、nM
OSトランジスタQ13がオンし、ゲート電極27直下の第1p
拡散領域23の表面近傍に形成されたチャネルを通じて、
電子がpnpトランジスタQ12のベース（ｎベース層22）に
注入される。これに応答してpnpトランジスタQ12はオン
し、トランジスタの増幅作用により、そのコレクタにか
けて多量のホールが流れる。このホールのうちの一部は
第2p拡散領域24に流れ込みカソード電極28に達するが、
残りのホールはnpnトランジスタQ11のベース（第1p拡散
領域23）に流れ込む。これに対応してnpnトランジスタQ
11はオンし、トランジスタの増幅作用により、そのコレ
クタにかけて多量の電子が流れる。この電子はpnpトラ
ンジスタQ12のベース電流として供給されるため、pnpト
ランジスタQ12は更に強くオンする。この様に、一旦ト
ランジスタQ12がオンすると、トランジスタQ11,Q12間に
正帰還ループが形成されるため、トランジスタQ11,Q12
より成るサイリスタにラッチがかかる。したがって、nM
OSトランジスタQ13をオフさせても、アノード電極31,カ
ソード電極28間には電流が流れ続ける。
一方、第１図のサイリスタをターンオフさせるために
は、pMOSトランジスタQ14を所定時間オンさせる。ゲー
ト電極27を負電圧を印加すると、pMOSトランジスタQ14
がオンし、ゲート電極27直下のn-エピタキシャル層22b
の表面近傍に形成されたチャネルを通じて、npnトラン
ジスタQ11ベースに注入されるべきホールが第2p拡散領
域24を介してカソード電極28に引き抜かれる。その結
果、npnトランジスタQ11はオフし、これに続いてpnpト
ランジスタQ12もオフし、サイリスタのラッチが外れ
る。このようにしてアノード電極31,カソード電極28間
に流れていた主電流が遮断される。
は、pMOSトランジスタQ14を所定時間オンさせる。ゲー
ト電極27を負電圧を印加すると、pMOSトランジスタQ14
がオンし、ゲート電極27直下のn-エピタキシャル層22b
の表面近傍に形成されたチャネルを通じて、npnトラン
ジスタQ11ベースに注入されるべきホールが第2p拡散領
域24を介してカソード電極28に引き抜かれる。その結
果、npnトランジスタQ11はオフし、これに続いてpnpト
ランジスタQ12もオフし、サイリスタのラッチが外れ
る。このようにしてアノード電極31,カソード電極28間
に流れていた主電流が遮断される。
以上のように、MOSトランジスタQ13,Q14に共通のゲート
電極27に正電圧を所定時間印加することにより第１図の
サイリスタはターンオンし、負電圧を所定時間印加する
ことによりターンオフする。
電極27に正電圧を所定時間印加することにより第１図の
サイリスタはターンオンし、負電圧を所定時間印加する
ことによりターンオフする。
以上の動作を数式を用いて表現すると、次のようにな
る。いま、バイポーラトランジスタQ11,Q12の電流増幅
率をα11,α12、コレクタ飽和電流をICO11,ICO12とし、
MOSトランジスタQ13,Q14のオン電流をIg11,Ig12とし、
さらにpnpトランジスタQ12のコレクタ電流IC12のうち第
2p拡散領域24に流れ込むものの比率をｈ、第1p拡散領域
23に流れ込むものの比率を（１−ｈ）とすると、アノー
ド電流IAは と表される。
る。いま、バイポーラトランジスタQ11,Q12の電流増幅
率をα11,α12、コレクタ飽和電流をICO11,ICO12とし、
MOSトランジスタQ13,Q14のオン電流をIg11,Ig12とし、
さらにpnpトランジスタQ12のコレクタ電流IC12のうち第
2p拡散領域24に流れ込むものの比率をｈ、第1p拡散領域
23に流れ込むものの比率を（１−ｈ）とすると、アノー
ド電流IAは と表される。
ターンオン動作において、前述のように電流Ig12＝０の
状態で電流Ig11が流れることによりトランジスタQ12の
ベース電流IB12が流れ始め、トランジスタQ12が動作開
始する。そして、トランジスタQ12が動作したことによ
るコレクタ電流がトランジスタQ11のベース電流IB11と
して供給され、トランジスタQ11,Q12を流れる電流が増
大してくる。一般に、電流が増大するにつれてα11,α
12も大きくなるので、加速度的にアノード電流IAは上昇
する。そして、 α11＋α12−ｈα11α12＝１ ……（４） でサイリスタはオン状態となる。
状態で電流Ig11が流れることによりトランジスタQ12の
ベース電流IB12が流れ始め、トランジスタQ12が動作開
始する。そして、トランジスタQ12が動作したことによ
るコレクタ電流がトランジスタQ11のベース電流IB11と
して供給され、トランジスタQ11,Q12を流れる電流が増
大してくる。一般に、電流が増大するにつれてα11,α
12も大きくなるので、加速度的にアノード電流IAは上昇
する。そして、 α11＋α12−ｈα11α12＝１ ……（４） でサイリスタはオン状態となる。
一般的にｈ≒1/2である。このときの（４）式の条件を
第４図の実線に示す。一方、第４図の点線は従来のMCT
の前記（２）式の条件を示している。第４図の斜線領域
の分だけ、この発明によるサイリスタは従来のMCTと比
べてターンオンしにくいが、電流Ig11は本発明によるサ
イリスタをターンオンさせるのに十分大きな値とするこ
とが容易にできるので、この事はほとんど問題とならな
い。
第４図の実線に示す。一方、第４図の点線は従来のMCT
の前記（２）式の条件を示している。第４図の斜線領域
の分だけ、この発明によるサイリスタは従来のMCTと比
べてターンオンしにくいが、電流Ig11は本発明によるサ
イリスタをターンオンさせるのに十分大きな値とするこ
とが容易にできるので、この事はほとんど問題とならな
い。
一方、ターンオフ動作において、前述のように電流Ig11
＝０の状態で電流Ig12が流れる。いま、電流Ig12に対す
る第2p拡散領域23やpMOSトランジスタQ14のチャネルで
の抵抗成分をR11とする。電流Ig12が流れることによ
り、トランジスタQ11のベースに流れ込んでいた電流が
電流Ig12分だけ減少し、α11＋α12−ｈα11α12も減少
してくる。ただし、抵抗成分R11での電圧降下Ig12R11が
トランジスタQ11のベース・エミッタ間順バイアス電圧
として与えられているが、一般にこの電圧はトランジス
タQ11のエミッタからベースに電圧に注入させるには低
すぎるためトランジスタQ11の電流増幅率α11が急激に
小さくなる。その結果、α11＋α12−ｈα11α12も加速
度的に小さくなり、α11＋α12−ｈα11α12＜１になる
とサイリスタはターンオフする。
＝０の状態で電流Ig12が流れる。いま、電流Ig12に対す
る第2p拡散領域23やpMOSトランジスタQ14のチャネルで
の抵抗成分をR11とする。電流Ig12が流れることによ
り、トランジスタQ11のベースに流れ込んでいた電流が
電流Ig12分だけ減少し、α11＋α12−ｈα11α12も減少
してくる。ただし、抵抗成分R11での電圧降下Ig12R11が
トランジスタQ11のベース・エミッタ間順バイアス電圧
として与えられているが、一般にこの電圧はトランジス
タQ11のエミッタからベースに電圧に注入させるには低
すぎるためトランジスタQ11の電流増幅率α11が急激に
小さくなる。その結果、α11＋α12−ｈα11α12も加速
度的に小さくなり、α11＋α12−ｈα11α12＜１になる
とサイリスタはターンオフする。
第１図の実施例では、n+拡散領域25と第2p拡散領域24は
個別にカソード電極28に接触しているので、第1p拡散領
域23の幅は十分に小さくすることができ、その結果、抵
抗成分R11を従来のMCTの抵抗成分R1と比べて十分に小さ
くすることができる。電流Ig12はカソード電流Ikと正の
相関があるため、カソード電流Ikが大きい状態でサイリ
スタをターンオフさせるべくMOSトランジスタQ14を導通
させると、大きな電流Ig12が流れる。しかし、上述のよ
うに抵抗成分R11は十分小さな値に抑えることができる
ため、抵抗成分R11での電圧降下Ig12R11がトランジスタ
Q11のエミッタからベースに電子が注入される電圧を越
える（すなわちサイリスタがターンオフ不能になる）電
流Ig12の値は、従来のMCTにおける電流Ig2の値と比べて
十分に大きい。すなわち、この実施例によれば、ターン
オフ可能な最大電流密度を従来と比べて大きくできる。
個別にカソード電極28に接触しているので、第1p拡散領
域23の幅は十分に小さくすることができ、その結果、抵
抗成分R11を従来のMCTの抵抗成分R1と比べて十分に小さ
くすることができる。電流Ig12はカソード電流Ikと正の
相関があるため、カソード電流Ikが大きい状態でサイリ
スタをターンオフさせるべくMOSトランジスタQ14を導通
させると、大きな電流Ig12が流れる。しかし、上述のよ
うに抵抗成分R11は十分小さな値に抑えることができる
ため、抵抗成分R11での電圧降下Ig12R11がトランジスタ
Q11のエミッタからベースに電子が注入される電圧を越
える（すなわちサイリスタがターンオフ不能になる）電
流Ig12の値は、従来のMCTにおける電流Ig2の値と比べて
十分に大きい。すなわち、この実施例によれば、ターン
オフ可能な最大電流密度を従来と比べて大きくできる。
また、第４図より明らかなように、同じα11,α12で
も、この実施例のサイリスタは従来のMCTよりも斜線領
域の分だけターンオフしやすくなっている。この事から
も、この実施例によるサイリスタではターンオフ可能な
最大主電流密度を従来のMCTと比べて大きくすることが
できる。
も、この実施例のサイリスタは従来のMCTよりも斜線領
域の分だけターンオフしやすくなっている。この事から
も、この実施例によるサイリスタではターンオフ可能な
最大主電流密度を従来のMCTと比べて大きくすることが
できる。
第5A図〜第5D図は、第１図のサイリスタの製造方法の一
例を示す断面図である。まず、第5A図に示すように、p+
半導体基板21上にｎエピタキシャル層22a、n-エピタキ
シャル層22bを順次、エピタキシャル成長法により堆積
させる。次に、n-エピタキシャル層22bの表面を酸化し
て絶縁膜32を全面に形成する。そして、絶縁膜32上全面
にポリシリコン層およびフォトレジストを順次形成し、
写真製版によりフォトレジストをパターニングしてフォ
トレジストパターン33を形成した後、このフォトレジス
トパターン33をマスクとしてポリシリコン層をエッチン
グすることにより、ゲート電極27を形成する。このゲー
ト電極27直下の絶縁膜32がゲート絶縁膜26となる。
例を示す断面図である。まず、第5A図に示すように、p+
半導体基板21上にｎエピタキシャル層22a、n-エピタキ
シャル層22bを順次、エピタキシャル成長法により堆積
させる。次に、n-エピタキシャル層22bの表面を酸化し
て絶縁膜32を全面に形成する。そして、絶縁膜32上全面
にポリシリコン層およびフォトレジストを順次形成し、
写真製版によりフォトレジストをパターニングしてフォ
トレジストパターン33を形成した後、このフォトレジス
トパターン33をマスクとしてポリシリコン層をエッチン
グすることにより、ゲート電極27を形成する。このゲー
ト電極27直下の絶縁膜32がゲート絶縁膜26となる。
次に、フォトレジストパターン33を除去し、ゲート電極
27をマスクとしてボロン等のｐ型不純物を注入後、アニ
ールを行って注入した不純物を拡散させることにより、
第6B図に示すように第1,第2p拡散領域23,24を形成す
る。アニール時に熱酸化により、表面全面に酸化膜34が
形成される。
27をマスクとしてボロン等のｐ型不純物を注入後、アニ
ールを行って注入した不純物を拡散させることにより、
第6B図に示すように第1,第2p拡散領域23,24を形成す
る。アニール時に熱酸化により、表面全面に酸化膜34が
形成される。
次に、第5C図に示すように、写真製版技術により酸化膜
34をパターニングする。そして、図示しないリン等のｎ
型不純物を堆積させた後、アニールを行うことにより堆
積したｎ型不純物を選択的に拡散させて、n+拡散領域25
を形成する。
34をパターニングする。そして、図示しないリン等のｎ
型不純物を堆積させた後、アニールを行うことにより堆
積したｎ型不純物を選択的に拡散させて、n+拡散領域25
を形成する。
次に、第5D図に示すように、全面を層間絶縁膜29で覆っ
た後、写真製版技術を用いてこの層間絶縁膜29にコンタ
クトホール30a,30bを開口する。しかる後、Al−Siスパ
ッタ法によりAl層を堆積し、これを選択的にエッチング
することによりカソード電極28を形成する。またp+半導
体基板21の裏面に、蒸着法によりAlのアノード電極31を
形成する。このようにして、第１図の構造が得られる。
た後、写真製版技術を用いてこの層間絶縁膜29にコンタ
クトホール30a,30bを開口する。しかる後、Al−Siスパ
ッタ法によりAl層を堆積し、これを選択的にエッチング
することによりカソード電極28を形成する。またp+半導
体基板21の裏面に、蒸着法によりAlのアノード電極31を
形成する。このようにして、第１図の構造が得られる。
第６図は、この発明によるサイリスタの他の実施例を示
す断面図である。この実施例では、第1,第2p拡散領域2
3,24を接触させている。第1,第2p拡散領域23,24の接触
は、第７図の平面図に示すように、部分的に行われても
よい。なお第７図のIX−IX線に沿った断面構造が第６図
に相当する。第1,第2p拡散領域23,24を部分的に接触さ
せることにより、pMOSトランジスタQ14のチャネル抵抗
が実質的に減少し、ターンオフ時にpMOSトランジスタQ1
4に流れる電流Ig12に対する抵抗成分R11を低下させるこ
とができるので、ターンオフ可能な最大主電流密度を向
上させることができる。
す断面図である。この実施例では、第1,第2p拡散領域2
3,24を接触させている。第1,第2p拡散領域23,24の接触
は、第７図の平面図に示すように、部分的に行われても
よい。なお第７図のIX−IX線に沿った断面構造が第６図
に相当する。第1,第2p拡散領域23,24を部分的に接触さ
せることにより、pMOSトランジスタQ14のチャネル抵抗
が実質的に減少し、ターンオフ時にpMOSトランジスタQ1
4に流れる電流Ig12に対する抵抗成分R11を低下させるこ
とができるので、ターンオフ可能な最大主電流密度を向
上させることができる。
第８図は、この発明によるサイリスタのさらに他の実施
例を示す断面図である。この実施例では、第2p拡散領域
24に重ねて、深さの深いｐ拡散領域24aを形成すること
により、第2p拡散領域24の深さを実質的に深くしてい
る。なお第８図では２回の拡散を行うことにより図示の
構造を得るように示しているが、１回の拡散により深さ
の深い第2p拡散領域24を形成してもよい。このように第
2p拡散領域24の深さを深くするのは、次のような理由に
よる。すなわち、第１図の構造では第1,第2p拡散領域2
3,24が同一深さであるため、ｎベース層22と第2p拡散領
域24の接合でアバランシェが起るときは、ｎベース層22
と第1p拡散領域23の接合でも同時にアバランシェが起
る。このため、たとえばゲート電極27を負バイアスして
pMOSトランジスタQ14をオンさせていても、第1p拡散領
域23でのアバランシェ電流は一部、n+拡散領域25に注入
されて、サイリスタがターンオンしてしまう恐れがあ
る。そこで、第８図のようにｐ拡散領域24aを設けて、
第2p拡散領域24の深さを実質的に深くしておくことによ
り、アバランシェが必ず第2p拡散領域24のみで起るよう
にし、サイリスタの誤ターンオンを防止している。
例を示す断面図である。この実施例では、第2p拡散領域
24に重ねて、深さの深いｐ拡散領域24aを形成すること
により、第2p拡散領域24の深さを実質的に深くしてい
る。なお第８図では２回の拡散を行うことにより図示の
構造を得るように示しているが、１回の拡散により深さ
の深い第2p拡散領域24を形成してもよい。このように第
2p拡散領域24の深さを深くするのは、次のような理由に
よる。すなわち、第１図の構造では第1,第2p拡散領域2
3,24が同一深さであるため、ｎベース層22と第2p拡散領
域24の接合でアバランシェが起るときは、ｎベース層22
と第1p拡散領域23の接合でも同時にアバランシェが起
る。このため、たとえばゲート電極27を負バイアスして
pMOSトランジスタQ14をオンさせていても、第1p拡散領
域23でのアバランシェ電流は一部、n+拡散領域25に注入
されて、サイリスタがターンオンしてしまう恐れがあ
る。そこで、第８図のようにｐ拡散領域24aを設けて、
第2p拡散領域24の深さを実質的に深くしておくことによ
り、アバランシェが必ず第2p拡散領域24のみで起るよう
にし、サイリスタの誤ターンオンを防止している。
なお、第2p拡散領域24の深さを深くする代りに、不純物
濃度を高くすることによっても、上記と同じ降下が得ら
れる。
濃度を高くすることによっても、上記と同じ降下が得ら
れる。
また、第８図の構造では、p+半導体基板21から注入され
たホールは第1p拡散領域23よりも第2p拡散領域24の方に
より多く吸い込まれるので、（３）式のパラメータｈの
値が大きくなり、その結果、ターンオフ可能な最大主電
流密度をさらに上げることが可能になるという利点もあ
る。
たホールは第1p拡散領域23よりも第2p拡散領域24の方に
より多く吸い込まれるので、（３）式のパラメータｈの
値が大きくなり、その結果、ターンオフ可能な最大主電
流密度をさらに上げることが可能になるという利点もあ
る。
第９図は、この発明によるサイリスタのさらに他の実施
例を示す断面図である。この実施例では、第1,第2p拡散
領域23,24間に挟まれたn-エピタキシャル層22bの表面に
p-層35を形成している。こうすることにより、pMOSトラ
ンジスタQ14のチャネル抵抗が減少し、ターンオフ時にp
MOSトランジスタQ14に流れる電流Ig12に対する抵抗成分
R11を低下させることができるので、ターンオフ可能な
最大主電流密度を向上させることができる。また、この
実施例によれば、n-エピタキシャル層22bの不純物濃度
にかかわらず、pMOSトランジスタQ14のしきい電圧をp-
層35の不純物濃度により任意に設定できるという利点が
ある。
例を示す断面図である。この実施例では、第1,第2p拡散
領域23,24間に挟まれたn-エピタキシャル層22bの表面に
p-層35を形成している。こうすることにより、pMOSトラ
ンジスタQ14のチャネル抵抗が減少し、ターンオフ時にp
MOSトランジスタQ14に流れる電流Ig12に対する抵抗成分
R11を低下させることができるので、ターンオフ可能な
最大主電流密度を向上させることができる。また、この
実施例によれば、n-エピタキシャル層22bの不純物濃度
にかかわらず、pMOSトランジスタQ14のしきい電圧をp-
層35の不純物濃度により任意に設定できるという利点が
ある。
［発明の効果］ 第１の発明のように構成されたサイリスタは、オン状態
の主たる電流経路となる島状の第１半導体領域の間に第
２半導体領域が配置されているので、ターンオフの際に
第２半導体領域へキャリアが流れ易くなるから、ターン
オフし易くなる。
の主たる電流経路となる島状の第１半導体領域の間に第
２半導体領域が配置されているので、ターンオフの際に
第２半導体領域へキャリアが流れ易くなるから、ターン
オフし易くなる。
第２の発明のように構成されたサイリスタは、第１半導
体領域と第２半導体領域とが一部接触しているので、タ
ーンオフの際に、第２半導体層と第１半導体領域と第２
半導体領域とから構成されるMOSに流れる電流に対する
抵抗成分が低下するから、ターンオフ可能な最大主電流
密度が向上する。
体領域と第２半導体領域とが一部接触しているので、タ
ーンオフの際に、第２半導体層と第１半導体領域と第２
半導体領域とから構成されるMOSに流れる電流に対する
抵抗成分が低下するから、ターンオフ可能な最大主電流
密度が向上する。
第３の発明のように構成されたサイリスタは、第２半導
体領域の表面からの深さが第１半導体領域のそれよりも
深いので、第１半導体領域よりも第２半導体領域の方が
アバランシェが起こり易いから、誤ターンオフが防止で
きる。
体領域の表面からの深さが第１半導体領域のそれよりも
深いので、第１半導体領域よりも第２半導体領域の方が
アバランシェが起こり易いから、誤ターンオフが防止で
きる。
第４の発明のように構成されたサイリスタは、第２半導
体領域の不純物濃度が第１半導体領域のそれより大であ
るので、第１半導体領域よりも第２半導体領域の方がア
バランシェが起こり易いから、誤ターンオフが防止でき
る。
体領域の不純物濃度が第１半導体領域のそれより大であ
るので、第１半導体領域よりも第２半導体領域の方がア
バランシェが起こり易いから、誤ターンオフが防止でき
る。
第５の発明のように構成されたサイリスタは、第１、第
２制御電極を共通の制御電極として形成されるので、構
成が簡単となり、安価で、高性能で、信頼性の高いもの
となる。
２制御電極を共通の制御電極として形成されるので、構
成が簡単となり、安価で、高性能で、信頼性の高いもの
となる。
第６の発明のように構成されたサイリスタの製造方法
は、ターンオフの際に、第２半導体層と第１半導体領域
と第２半導体領域とから構成されるMOSに流れる電流の
抵抗が低下するサイリスタを複雑な工程を用いずに形成
できるから、高性能で、信頼性の高いサイリスタを安価
に提供できる。
は、ターンオフの際に、第２半導体層と第１半導体領域
と第２半導体領域とから構成されるMOSに流れる電流の
抵抗が低下するサイリスタを複雑な工程を用いずに形成
できるから、高性能で、信頼性の高いサイリスタを安価
に提供できる。
第７の発明のように構成されたサイリスタの製造方法
は、ターンオフの際に、第２半導体層と第１半導体領域
と第２半導体領域とから構成されるMOSに流れる電流の
抵抗が低下するサイリスタを、その第１、第２及び第３
半導体領域を自己整合を含む簡単工程で形成できるか
ら、高性能で、信頼性の高いサイリスタをより安価に提
供できる。
は、ターンオフの際に、第２半導体層と第１半導体領域
と第２半導体領域とから構成されるMOSに流れる電流の
抵抗が低下するサイリスタを、その第１、第２及び第３
半導体領域を自己整合を含む簡単工程で形成できるか
ら、高性能で、信頼性の高いサイリスタをより安価に提
供できる。
第１図はこの発明によるサイリスタの一実施例を示す断
面図、第２図は第１図の構造の平面パターンを示す平面
図、第３図は第１図の構造の等価回路を示す回路図、第
４図はターンオン／ターンオフ特性を示すグラフ、第5A
図ないし第5D図は第１図のサイリスタの製造方法の一例
を示す断面図、第６図はこの発明によるサイリスタの他
の実施例を示す断面図、第７図は第６図の構造の平面パ
ターンを示す平面図、第８図ないし第９図はこの発明に
よるサイリスタのさらに他の実施例を示す断面図、第10
図は従来のMCTを示す断面図、第11図は第10図のMCTの等
価回路を示す回路図である。 図において、21はp+半導体基板、22はｎベース層、23は
第1p拡散領域、24は第2p拡散領域、25はn+拡散領域、26
はゲート絶縁膜、27はゲート電極、28はカソード電極、
31はアノード電極である。 なお、図中同一符号は同一又は相当部分を示す。
面図、第２図は第１図の構造の平面パターンを示す平面
図、第３図は第１図の構造の等価回路を示す回路図、第
４図はターンオン／ターンオフ特性を示すグラフ、第5A
図ないし第5D図は第１図のサイリスタの製造方法の一例
を示す断面図、第６図はこの発明によるサイリスタの他
の実施例を示す断面図、第７図は第６図の構造の平面パ
ターンを示す平面図、第８図ないし第９図はこの発明に
よるサイリスタのさらに他の実施例を示す断面図、第10
図は従来のMCTを示す断面図、第11図は第10図のMCTの等
価回路を示す回路図である。 図において、21はp+半導体基板、22はｎベース層、23は
第1p拡散領域、24は第2p拡散領域、25はn+拡散領域、26
はゲート絶縁膜、27はゲート電極、28はカソード電極、
31はアノード電極である。 なお、図中同一符号は同一又は相当部分を示す。
Claims (7)
- 【請求項１】第１、第２主面を有する第１導電型の第１
半導体層と、 前記第１半導体層の第１主面上に形成された第２導電型
の第２半導体層と、 前記第２半導体層の表面に島状に複数形成された第１導
電型の第１半導体領域と、 前記第１半導体領域相互間にこの第１半導体領域それぞ
れと離間して前記第２半導体層の表面に島状に複数形成
され第１導電型半導体のみからなる第２半導体領域と、 前記第１半導体領域の表面に選択的に形成された第２導
電型の第３半導体領域と、 前記第２半導体層の表面と前記第３半導体領域の表面と
で挟まれた前記第１半導体領域の表面上に形成された第
１絶縁膜と、 前記第１、第２半導体領域の表面に挟まれた前記第２半
導体層の表面上に形成された第２絶縁膜と、 前記第１絶縁膜上に形成された第１制御電極と、 前記第２絶縁膜上に形成された第２制御電極と、 前記第２、第３半導体領域のみに接触して形成された第
１主電極と、 前記第１半導体層の第２の主面上に形成された第２主電
極とを備えるサイリスタ。 - 【請求項２】第１、第２主面を有する第１導電型の第１
半導体層と、 前記第１半導体層の第１主面上に形成された第２導電型
の第２半導体層と、 前記第２半導体層の表面に選択的に形成された第１導電
型の第１半導体領域と、 前記第１半導体領域と一部接触して前記第２半導体層の
表面に形成され第１導電型半導体のみからなる第２半導
体領域と、 前記第１半導体領域の表面に選択的に形成された第２導
電型の第３半導体領域と、 前記第２半導体層の表面と前記第３半導体領域の表面と
で挟まれた前記第１半導体領域の表面上に形成された第
１絶縁膜と、 前記第１、第２半導体領域の表面に挟まれた前記第２半
導体層の表面上に形成された第２絶縁膜と、 前記第１絶縁膜上に形成された第１制御電極と、 前記第２絶縁膜上に形成された第２制御電極と、 前記第２、第３半導体領域のみに接触して形成された第
１主電極と、 前記第１半導体層の第２の主面上に形成された第２主電
極とを備えるサイリスタ。 - 【請求項３】上記第２半導体領域の表面からの深さが上
記第１半導体領域のそれより大であることを特徴とする
請求項１または請求項２のいずれか１項に記載のサイリ
スタ。 - 【請求項４】上記第２半導体領域の不純物濃度が上記第
１半導体領域のそれより大であることを特徴とする請求
項１または請求項２のいずれか１項に記載のサイリス
タ。 - 【請求項５】前記第１、第２絶縁膜は共通の絶縁膜とし
て形成され、 前記第１、第２制御電極は共通の制御電極として形成さ
れる、請求項１乃至請求項４のいずれか１項に記載のサ
イリスタ。 - 【請求項６】（ａ） 第１、第２主面を有する第１導電
型の第１半導体層を準備する工程と、 （ｂ） 前記第１半導体層の第１主面上に第２導電型の
第２半導体層を形成する工程と、 （ｃ） 前記第２半導体層の表面に第１導電型の第１半
導体領域を選択的に形成する工程と、 （ｄ） 前記第１半導体領域と一部接触して前記第２半
導体層の表面に第１導電型半導体のみからなる第２半導
体領域を形成する工程と、 （ｅ） 前記第１半導体領域の表面に第２導電型の第３
半導体領域を選択的に形成する工程と、 （ｆ） 前記第２、第３半導体領域の表面で挟まれた前
記第２半導体層及び前記第１半導体領域の表面上に絶縁
膜を形成する工程と、 （ｇ） 前記絶縁膜上に制御電極を形成する工程と、 （ｈ） 前記第２、第３半導体領域のみに接触する第１
主電極を形成する工程と、 （ｉ） 前記第１半導体層の第２の主面上に第２主電極
を形成する工程とを備えるサイリスタの製造方法。 - 【請求項７】前記（ｃ）、（ｄ）、（ｅ）の工程は、前
記（ｆ）、（ｇ）の工程の後で行い、前記（ｃ）、
（ｄ）の工程は、前記（ｇ）の工程で形成された前記制
御電極をマスクとした自己整合により前記第１、第２半
導体領域を形成する工程を含み、 前記（ｅ）の工程は、前記（ｇ）の工程で形成された前
記制御電極をマスクとした自己整合により前記第３半導
体領域を形成する工程を含む、請求項６記載のサイリス
タの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217605A JPH0795597B2 (ja) | 1990-08-18 | 1990-08-18 | サイリスタおよびその製造方法 |
| US07/735,886 US5155569A (en) | 1990-08-18 | 1991-07-25 | Thyristor device with improved turn-off characteristics |
| EP91307062A EP0476815B1 (en) | 1990-08-18 | 1991-08-01 | Thyristor and method of manufacturing the same |
| DE69127949T DE69127949T2 (de) | 1990-08-18 | 1991-08-01 | Thyristor und Verfahren zu dessen Herstellung |
| US07/921,684 US5324670A (en) | 1990-08-18 | 1992-07-30 | Method of manufacturing a thyristor device with improved turn-off characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2217605A JPH0795597B2 (ja) | 1990-08-18 | 1990-08-18 | サイリスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499384A JPH0499384A (ja) | 1992-03-31 |
| JPH0795597B2 true JPH0795597B2 (ja) | 1995-10-11 |
Family
ID=16706910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2217605A Expired - Lifetime JPH0795597B2 (ja) | 1990-08-18 | 1990-08-18 | サイリスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5155569A (ja) |
| EP (1) | EP0476815B1 (ja) |
| JP (1) | JPH0795597B2 (ja) |
| DE (1) | DE69127949T2 (ja) |
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| JPH04284669A (ja) * | 1991-03-14 | 1992-10-09 | Fuji Electric Co Ltd | 絶縁ゲート制御サイリスタ |
| DE4135411A1 (de) * | 1991-10-26 | 1993-04-29 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement |
| KR930009112A (ko) * | 1991-10-31 | 1993-05-22 | 사토 후미오 | 반도체장치 |
| DE4210071A1 (de) * | 1992-03-27 | 1993-09-30 | Asea Brown Boveri | MOS-gesteuerter Thyristor MCT |
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| JP3825765B2 (ja) * | 2003-06-30 | 2006-09-27 | 株式会社東芝 | 半導体素子 |
| CN103325679B (zh) * | 2012-03-23 | 2017-05-10 | 立新半导体有限公司 | 一种半导体功率器件背面的制备方法 |
| CN108417571A (zh) * | 2018-05-18 | 2018-08-17 | 北京时代华诺科技有限公司 | 一种mos控制晶闸管芯片 |
| CN112382568B (zh) * | 2020-10-26 | 2023-10-10 | 西安理工大学 | 一种mos控制晶闸管的制造方法 |
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-
1990
- 1990-08-18 JP JP2217605A patent/JPH0795597B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-25 US US07/735,886 patent/US5155569A/en not_active Expired - Fee Related
- 1991-08-01 EP EP91307062A patent/EP0476815B1/en not_active Expired - Lifetime
- 1991-08-01 DE DE69127949T patent/DE69127949T2/de not_active Expired - Fee Related
-
1992
- 1992-07-30 US US07/921,684 patent/US5324670A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0476815A3 (en) | 1992-11-25 |
| US5324670A (en) | 1994-06-28 |
| EP0476815A2 (en) | 1992-03-25 |
| JPH0499384A (ja) | 1992-03-31 |
| DE69127949T2 (de) | 1998-03-19 |
| US5155569A (en) | 1992-10-13 |
| EP0476815B1 (en) | 1997-10-15 |
| DE69127949D1 (de) | 1997-11-20 |
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