JPH04297062A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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JPH04297062A
JPH04297062A JP3047171A JP4717191A JPH04297062A JP H04297062 A JPH04297062 A JP H04297062A JP 3047171 A JP3047171 A JP 3047171A JP 4717191 A JP4717191 A JP 4717191A JP H04297062 A JPH04297062 A JP H04297062A
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木下　靖史
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置とその製造
方法に関し、特にＮＰＮトランジスタとＰＮＰトランジ
スタを混載した相補バイポーラ型トランジスタとその製
造方法に関する。
【０００２】
【従来の技術】図８から図１２に従来の相補バイポーラ
型トランジスタの製造フローを断面図をもって示す。
【０００３】まず図８に示すようにｐ−　型半導体基板
１の主表面の全面にＳｂ＋　注入を行う。次に不純物拡
散の為の熱処理（以下「ドライブ」）及び熱酸化処理を
行ってｎ＋　型埋込層２、酸化膜３を形成する（図９）
。酸化膜３を写真製版により選択的にエッチングして除
去し、酸化膜３をマスクとしてｎ＋　型埋込層２にＢ＋
　注入を行う（図１０）。この後ドライブし、酸化膜３
を全て除去した後、エピタキシャル成長を行い、ｐ＋　
型埋込層４及びｎ−　エピタキシャル成長層５を形成す
る（図１１）。
【０００４】この後トレンチ分離７及びｐ型チャネルカ
ット層６を形成し、ｐ−　型ウェル層８、ｐ＋　型コレ
クタウォール層９、ｎ＋　型コレクタウォール層１０を
形成した後、ｐ型真性ベース１１ａ、ｎ型真性ベース１
２ａ、ｎ＋　型エミッタ層１３、電位引き出し層３０、
ｐ＋　型エミッタ層１４、多結晶シリコン膜１５、ｎ＋
　型外部ベース層１２ｂ、ｐ＋　型外部ベース層１１ｂ
を形成する。更にシリサイド膜１６、バリアメタル１７
、アルミ電極１８を設けてＮＰＮトランジスタ１００、
ＰＮＰトランジスタ１０１が構成される（図１２）。Ｎ
ＰＮトランジスタ１００はコレクタ電極１９、エミッタ
電極２０、ベース電極２１を、ＰＮＰトランジスタ１０
１はコレクタ電極２３、エミッタ電極２４、ベース電極
２５及び電位引き出し電極２２をそれぞれ有する。
【０００５】
【発明が解決しようとする課題】従来の相補バイポーラ
型トランジスタは以上の様な製造フローで構成されてお
り、そのＰＮＰトランジスタ１０１の等価回路は図１３
に示す様になる。
【０００６】ＰＮＰトランジスタ１０１ｂはＰＮＰトラ
ンジスタ１０１の本来の働きをするトランジスタであり
、ｐ−　型ウェル層８及びｐ＋型埋込層４、ｎ型真性ベ
ース１２ａ、ｐ＋　型エミッタ層１４がそれぞれコレク
タ、ベース、エミッタとなる。ＮＰＮトランジスタ１０
２はＰＮＰトランジスタ１０１ａに寄生して形成されて
いるもので、ｎ型真性ベース１２ａ、ｐ−　型ウェル層
８、ｎ＋　型埋込層２がそれぞれコレクタ、ベース、エ
ミッタとなる。ＰＮＰトランジスタ１０３も寄生トラン
ジスタであり、ｐ−　型半導体基板１、ｎ＋　型埋込層
２、ｐ＋　型埋込層４がそれぞれコレクタ、ベース、エ
ミッタとなる。抵抗Ｒ１はｐ＋　型コレクタウォール層
９及びｐ＋　型埋込層４から成る抵抗であり、抵抗Ｒ２
は電位引き出し電極２２とｎ＋　型埋込層２との間のｎ
−　型エピタキシャル成長層５から成る抵抗であり、Ｒ
３はｎ＋　型外部ベース層１２ｂとｐ＋　型埋込層４と
の間のｐ−　型ウェル層８の抵抗である。
【０００７】このような等価回路を有するＮＰＮトラン
ジスタ１０１を動作させるときには、通常図１３の破線
で示す様に電位引き出し電極ＴＵＢをトランジスタ１０
１ｂのエミッタＥに接続し、電位を最も高くして寄生ト
ランジスタ１０２，１０３の影響を少なくする。このと
き電位引き出し電極ＴＵＢとトランジスタ１０１全体と
してのコレクタＣとの間の耐圧ＢＶＴＣＯ　は、少なく
とも、コレクタＣとエミッタＥの間の耐圧ＢＶＣＥＯ　
と同じレベルでないと、コレクタＣとエミッタＥの間が
ブレークダウンする前に電極ＴＵＢとコレクタＣの間が
ブレークダウンし、所期の耐圧を得ることができない。 しかし、従来の相補バイポーラ型トランジスタは不純物
濃度の高いｐ＋　型埋込層４とやはり不純物濃度の高い
ｎ＋　型埋込層２でＰＮ接合を形成している為、このＰ
Ｎ接合を有するトランジスタ１０３の耐圧は低く、よっ
てトランジスタ１０１全体としての耐圧も低くなるとい
う問題点があった。
【０００８】更に、ｐ＋　型埋込層４の形成は、高不純
物濃度のｎ＋　型埋込層２上にＢ＋　を注入して行うの
で、あまり厚くすることができず、従って抵抗Ｒ１と抵
抗Ｒ３の和となるコレクタ抵抗を低減できず、コレクタ
電流を多く流すと増幅率ｈＦＥが低下するという問題点
があった。
【０００９】この発明は上記の様な問題点を解決するた
めになされたもので、第１の半導体装置の耐圧を高め、
その電極抵抗を低減して増幅率の低下を抑制することの
できる半導体装置とその製造方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】この発明の半導体装置は
、第１導電型の半導体基板と、前記基板の一主面を相補
的に埋める比較的低濃度で比較的厚い第２導電型の第１
埋込層及び比較的高濃度で比較的薄い第２導電型の第２
埋込層と、前記第１埋込層の上部に形成される第１導電
型の第３埋込層と、前記第１埋込層及び前記第３埋込層
、並びに前記第２埋込層の上部に形成された第２導電型
領域と、前記第２導電型領域をその表面から貫通して前
記基板の近傍にまで達し、前記第２導電型領域を、前記
第３埋込層を含む第１能動領域と、第１能動領域以外の
第２能動領域とに分割する絶縁溝と、前記第１能動領域
中に形成された第１の半導体装置と、前記第２能動領域
中に形成された、前記第１の半導体装置とは逆の導電型
の第２の半導体装置と、を備える。
【００１１】またこの発明の半導体装置の製造方法は、
第１導電型の半導体基板の一主面に選択的に不純物を導
入して比較的低濃度で比較的厚い第２導電型の第１埋込
層を形成する工程と、前記一主面に選択的に不純物を導
入し、前記一主面を前記第１埋込層と相補的に埋める比
較的高濃度で比較的薄い第２導電型の第２埋込層を形成
する工程と、前記第１埋込層の上部に選択的に不純物を
導入して第１導電型の第３埋込層を形成する工程と、前
記第１埋込層及び前記第３埋込層並びに前記第２埋込層
の上部にエピタキシャル成長によって第２導電型領域を
形成する工程と、前記第２導電型領域をその表面から貫
通して前記基板の近傍にまで到達し、前記第２導電型領
域を、前記第３埋込層を含む第１能動領域と、第１能動
領域以外の第２能動領域とに分割する絶縁溝を形成する
工程と、前記第１能動領域中に第１の半導体装置を形成
する工程と、前記第２能動領域中に、前記第１の半導体
装置とは逆の導電型の第２の半導体装置を形成する工程
と、を備える。
【００１２】
【作用】第１埋込層は第２埋込層とは独立に形成され、
その不純物濃度を低く抑えることができる。そのため、
互いに導電型の異なる第１埋込層と第３埋込層との形成
するＰＮ接合の耐圧は、第１埋込層を第２埋込層にて兼
用した場合に比べ高くすることができる。
【００１３】また、第３埋込層を形成する際には、不純
物の導入により第１埋込層の導電型を逆転させるので、
第１埋込層の不純物濃度が低く抑えられていると、比抵
抗が小さく、かつ厚い第３埋込層を形成することができ
る。
【００１４】また絶縁溝を用いて素子分離するため、第
２埋込層は自己整合的に形成することができる。
【００１５】
【実施例】図２から図７に本発明に係る半導体装置の製
造フローを断面図をもって示す。
【００１６】まずＰ−　型半導体基板１の主表面の全面
に熱酸化膜３を５００オングストローム、窒化膜２６を
１０００オングストローム形成し、レジストを用いて写
真製版を行い、部分的に酸化膜３及び窒化膜２６を除去
する。レジスト除去後、酸化膜３と窒化膜２６とをマス
クにしてＰ＋　（リン）を注入する（図２）。このＰ＋
　（リン）注入は、加速電圧が３０〜５０ｋｅＶで、ド
ーズ量を２×１０１３〜１×１０１４ｃｍ−２として行
う。例えば加速電圧を５０ｋｅＶ、ドーズ量を５×１０
１３ｃｍ−２とすると、飛程中心が６０７オングストロ
ーム、分布が２５６オングストロームとなるイオン注入
が行われる。
【００１７】次に基板１をドライブ、熱酸化し、ｎ型埋
込層２ｂを形成し、窒化膜２６が除去された部分の酸化
膜３を増厚させる（図３）。ドライブ条件は望ましくは
１０００〜１２００℃、２〜３時間とし、熱酸化条件は
望ましくは９５０〜１１００℃、２０〜９０分とする。 例えばドライブ条件を１１００℃、２時間とすることに
より、厚さが５μｍ、不純物濃度が２×１０１６ｃｍ−
３のｎ型埋込層２ｂが形成され、熱酸化条件を１１００
℃、２０分とすることにより、厚さ３５００オングスト
ローム程度に酸化膜３を増厚させる。
【００１８】この後窒化膜２６を除去し、全面において
酸化膜エッチングを行い、前の工程で増厚された部分に
のみ酸化膜３ａを残す。この酸化膜３ａをマスクにして
、即ちｎ型埋込層２ｂが形成されていない領域を対象と
して、Ｓｂ＋　注入を行う（図４）。このＳｂ＋　注入
は、望ましくは加速電圧が５０ｋｅＶ前後で、ドーズ量
を３×１０１５〜４×１０１５ｃｍ−２として行う。例
えば加速電圧を５０ｋｅＶ、ドーズ量を３．６×１０１
５ｃｍ−２とすると、飛程中心が２７１オングストロー
ム、分布が８４オングストロームとなるイオン注入が行
われる。
【００１９】この後ドライブ、熱酸化を行い、ｎ＋　型
埋込層２ａ、酸化膜３ａを形成する。例えば１１００℃
、２時間という条件でドライブすることにより厚さが２
μｍ、不純物濃度が１０１９ｃｍ−３程度のｎ＋　型埋
込層２ａが形成され、熱酸化条件を１１００℃、２０分
とすることにより、厚さ３５００オングストローム程度
の酸化膜３ｂを形成する。
【００２０】更に、レジストを用いて写真製版を行い、
酸化膜３ｂを選択的に除去してｎ型埋込層２ｂの一部を
露呈させる。そして酸化膜３ｂをマスクにしてＢ＋　注
入を行う（図３）。Ｂ＋　注入は加速電圧を１０〜５０
ｋｅＶとし、ドーズ量は結晶欠陥を生じさせないため１
×１０１５ｃｍ−２以下とし、通常１×１０１４〜８×
１０１４ｃｍ−２とする。例えば加速電圧を３０ｋｅＶ
、ドーズ量を２×１０１４ｃｍ−２とすると、飛程中心
が９８７オングストローム、分布が３７１オングストロ
ームとなるイオン注入が行われる。
【００２１】この後１０００℃程度、２０分から１時間
のドライブを行い、続いて酸化膜３ｂを全て除去した後
、エピタキシャル成長によってｎ−　型エピタキシャル
成長層５を約３．５μｍ推積させる。例えばＳｉＣｌ４
　ガスとＰＨ３　ガスを用い、９５０〜１２００℃の温
度で１５〜３０分間の処理を行うと不純物濃度は５×１
０１５ｃｍ−３となる。以上の処理により、厚さが４．
４μｍ、不純物濃度が１０１７〜１０１８ｃｍ−３のｐ
＋　型埋込層４ａが形成される（図７）。
【００２２】そして図１に示すように、ｎ−　型エピタ
キシャル成長層５の表面から基板１に達するまでの溝を
掘り、その底部からｐ型不純物を拡散させて不純物濃度
が１０１８ｃｍ−３程度であるｐ型のチャネルカット層
６を形成する。この後酸化膜で溝を埋め込んでトレンチ
分離７を形成し、エッチバックによって一旦全面の酸化
膜を除去する。
【００２３】その後イオン注入等により、ｎ−　型エピ
タキシャル成長層５中でｐ＋　型埋込層４ａの上部に不
純物濃度が１０１６ｃｍ−３程度のｐ−　型ウェル層８
を選択的に形成し、このｐ−　型ウェル層８中に不純物
濃度が１０１９ｃｍ−３程度のｐ＋　型コレクタウォー
ル層９を選択的に形成する。同様にしてｎ−　型エピタ
キシャル成長層５中でｎ＋　型埋込層２ａ上に、選択的
にｎ＋　型コレクタウォール層１０を形成する。
【００２４】この後ｐ−　型ウェル層８中にイオン注入
等により、不純物濃度が１０１７ｃｍ−３程度のｎ型真
性ベース１２ａを、ｐ−　型ウェル層８中に選択的に形
成する。同様にしてｐ型真性ベース１１ａもｎ−　型エ
ピタキシャル成長層５中で、ｎ＋　型埋込層２ａの上部
に、ｎ＋　型コレクタウォール層１０と離して選択的に
形成する。
【００２５】次にｎ型不純物のイオン注入等により、不
純物濃度が１０２０ｃｍ−３程度のｎ＋　型エミッタ層
１３をｐ型真性ベース１１ａ中に、電位引き出し層３０
をｎ−　型エピタキシャル成長層５中でｎ型埋込層２ｂ
上に、それぞれ選択的に同時に形成する。ｐ＋　型エミ
ッタ層１４は、ｎ型真性ベース１２ａ中に１０１９ｃｍ
−３程度の不純物濃度で選択的に形成される。
【００２６】この後全面に酸化膜を形成し、外部ベース
層の形成及び電極取り出しの為に選択的に開口を行なう
。即ち、イオン注入等で不純物濃度が１０２０ｃｍ−３
程度のｎ＋　型外部ベース層１２ｂをｐ−　型ウェル層
８中でｎ型真性ベース１２ａに接するように形成し、ｎ
＋　型外部ベース層１２ｂ及び電位引き出し層３０の上
部に多結晶シリコン膜１５を設けるのである。
【００２７】ｐ＋　型外部ベース層１１ｂも同様にして
ｐ型真性ベース層１１ａの近傍に設けられる。この後シ
リサイド膜１６、バリアメタル１７を設けるのであるが
、ｐ＋　型外部ベース層１１ｂを形成する部分ではベー
ス抵抗の低減を図ってシリサイド膜１６は、バリアメタ
ル１７よりも広く形成している。ｎ＋　型エミッタ層１
３の近くまでシリサイド膜１６を形成するのである。具
体的にはシリサイド膜１６を形成後、一旦酸化膜で全面
を覆い、バリアメタル１７を形成するための酸化膜の開
口を、シリサイド膜１６を形成する際の開口よりも狭く
する。ｐ＋　型コレクタウォール層９の上部も同様にし
て、バリアメタル１７よりもシリサイド膜１６の方が広
く形成されている。
【００２８】以上のようにして形成されたシリサイド膜
１６、バルアメタル１７の上にアルミ電極１８を設けて
、コレクタ電極１９、エミッタ電極２０、ベース電極２
１からなるＮＰＮトランジスタ１００と、コレクタ電極
２３、エミッタ電極２４、ベース電極２５及び電位引き
出し電極２２からなるＰＮＰトランジスタ１０１ａが形
成される。
【００２９】ここで、ＰＮＰトランジスタ１０１ａは、
従来の技術にて説明したＰＮＰトランジスタ１０１とは
ｎ型埋込層２ｂの濃度が異なる。従来の技術では、ＮＰ
Ｎトランジスタ１００のコレクタとして働くｎ＋　型埋
込層２の形成が、ＰＮＰトランジスタ１０１を形成した
領域にまで及んでいたので、ｐ＋　型埋込層４とで作る
ＰＮ接合の耐圧が問題となっていたが、この発明ではＰ
ＮＰトランジスタ１０１ａの下部においてはｎ＋　型埋
込層２よりも低い不純物濃度を有するｎ型埋込層２ｂを
設けたのでこの問題が解決される。これについて以下詳
述する。
【００３０】一般にＰＮ接合においては一方の不純物濃
度が高い場合には、接合部における耐圧は、他方の低い
不純物濃度によってほぼ決定される。
【００３１】図１４はこの様子を示したものである。例
えば従来の技術ではｎ＋　型埋込層２及びｐ＋　型埋込
層４の不純物濃度はそれぞれ１０１９ｃｍ−３程度及び
２×１０１７ｃｍ−３であり、ここで生じるＰＮ接合の
耐圧はｐ＋　型埋込層４の不純物濃度で定まり、８Ｖ程
度となる。通常、コレクタＣとエミッタＥの間の耐圧Ｂ
ＶＣＥＯ　は１２Ｖ以上であるので、これでは図１３の
コレクタＣとエミッタＥの間がブレークダウンする前に
電極ＴＵＢとコレクタＣの間がブレークダウンしてしま
う。
【００３２】一方、本実施によればｎ型埋込層２ｂ及び
ｐ＋　型埋込層４ａの不純物濃度はそれぞれ２×１０１
６ｃｍ−３及び１０１９ｃｍ−３程度であるので、ここ
で生じるＰＮ接合の耐圧はｎ型埋込層２ｂの不純物濃度
で定まる。 耐圧は図１４から２０Ｖ以上であることがわかり、電位
引き出し電極ＴＵＢとコレクタＣとの間の耐圧ＢＶＴＣ
Ｏ　を改善できることがわかる。
【００３３】また、本実施例のＰＮＰトランジスタ１０
１ａのコレクタ抵抗は、従来の技術のＰＮＰトランジス
タ１０１のコレクタ抵抗（１ｋΩ以上）よりも小さい。 これはｐ＋　型埋込層４ａを形成する基材であるｎ型埋
込層２ｂがｎ＋　型埋込層２の不純物濃度よりも低くな
ったことにより、Ｂ＋　注入による導電型の反転が容易
に生じ、ｐ＋　型埋込層４の不純物濃度が高まって比抵
抗が減少するのみならず、その厚さも厚く形成されるよ
うになり、その結果図１３で示した抵抗Ｒ１　が低減し
たためである。
【００３４】このようにコレクタ抵抗が低減したことに
よるトランジスタ特性の改善について詳述する。
【００３５】図１５はＧｕｍｍｅｌ　　Ｐｌｏｔのグラ
フである。ＰＮＰトランジスタのベース・エミッタ間電
圧ＶＢＥを上昇させていくとコレクタ抵抗による電圧降
下でコレクタ・ベース間が順バイアスになる。その結果
、図１３に示した寄生トランジスタ１０２が動作し、ベ
ース電流ＩＢ　は急激に増加する（図１５の領域Ａの破
線）。 その一方でコレクタ電流ＩＣ　はあまり増加しないため
、増幅率ｈＦＥは低下する。
【００３６】図１６は増幅率ｈＦＥの低下の様子を、コ
レクタ電流ＩＣ　に対して示したグラフである。コレク
タ電流ＩＣ　が１０−４Ａ（０．１ｍＡ）を越すと、増
幅率ｈＦＥは急激に低下することがわかる。
【００３７】この様な増幅率の低下は遮断周波数ｆＴ　
の低下を招き、図１７に示すようにコレクタ電流ＩＣ　
が１０−４Ａ（０．１ｍＡ）を越すと、遮断周波数ｆＴ
　は急激に低下する。
【００３８】一方、本実施例によればコレクタ抵抗が低
減されるので、寄生トランジスタ１０２の動作が抑制さ
れ、、図１５の領域Ａにおいて、ベース電流ＩＢ　は実
線で示されるように急激な増加もなく、従って増幅率ｈ
ＦＥの急激な低下や遮断周波数ｆＴ　の低下も招くこと
もない。
【００３９】なお、本実施例においてはＮＰＮトランジ
スタ１００とＰＮＰトランジスタ１０１ａとをトレンチ
分離７によって素子間分離を行っているため、ｎ＋　型
埋込層２ａはｎ型埋込層２ｂと接するように形成しても
よく、従ってその形成時に新たなパターニングマスクを
必要としない。つまり、自己整合的にｎ＋　埋込層を形
成することができる。
【００４０】
【発明の効果】以上に説明したようにこの発明の半導体
装置は、第１の半導体装置の下部にある第１埋込層が第
２の半導体装置の下部にある第２埋込層と別個に、かつ
相補的に形成され、第１埋込層の不純物は第２埋込層の
不純物濃度よりも低い濃度で形成される。また第１埋込
層上にこれと逆の導電型を有する第３埋込層が形成され
る。従って第１埋込層と第３埋込層とが形成するＰＮ接
合の耐圧は、第２埋込層にて第１埋込層を兼用した場合
に比べて高くなり、第１の半導体装置の耐圧を高める。
【００４１】また第１埋込層は第２埋込層より厚く形成
されるので、第１埋込層の不純物濃度が低いことともあ
いまって、第３の埋込層の厚みも厚くすることができ、
第１半導体の電極抵抗を低減するので、増幅率の低下も
抑制される。
【００４２】更にこの発明の半導体装置の製造方法は上
記半導体装置を得ることができ、また絶縁溝で第２埋込
層と第３埋込層とを分離するので、第２埋込層は第１埋
込層と接する様に形成してもよく、第２埋込層の形成時
に新たなパターニングマスクを必要とすることなく、自
己整合的に形成することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の一実施例の断面図
である。
【図２】本発明にかかる半導体装置の製造方法の一実施
例を示す断面図である。
【図３】本発明にかかる半導体装置の製造方法の一実施
例を示す断面図である。
【図４】本発明にかかる半導体装置の製造方法の一実施
例を示す断面図である。
【図５】本発明にかかる半導体装置の製造方法の一実施
例を示す断面図である。
【図６】本発明にかかる半導体装置の製造方法の一実施
例を示す断面図である。
【図７】本発明にかかる半導体装置の製造方法の一実施
例を示す断面図である。
【図８】従来の半導体装置の製造方法を示す断面図であ
る。
【図９】従来の半導体装置の製造方法を示す断面図であ
る。
【図１０】従来の半導体装置の製造方法を示す断面図で
ある。
【図１１】従来の半導体装置の製造方法を示す断面図で
ある。
【図１２】従来の半導体装置を示す断面図である。
【図１３】図１２の半導体装置におけるＰＮＰトランジ
スタの等価回路を示す図である。
【図１４】ＰＮ接合の耐圧の特性を示すグラフである。
【図１５】ベース電流ＩＢ　及びコレクタ電流ＩＣ　の
特性を示すグラフである。
【図１６】増幅率ｈＦＥの特性を示すグラフである。
【図１７】遮断周波数ｆＴ　の特性を表すグラフである
。
【符号の説明】
１　　　　　　　　ｐ−　型半導体基板２ａ　　　　　
　ｎ＋　型埋込層 ２ｂ　　　　　　ｎ型埋込層 ４ａ　　　　　　ｐ＋　型埋込層 ５　　　　　　　　ｎ−　型エピタキシャル成長層７　
　　　　　　　トレンチ分離 ８　　　　　　　　ｐ−　型ウェル層 ９　　　　　　　　ｐ＋　型コレクタウォール層１２ａ
　　　　ｎ型真性ベース １４　　　　　　ｐ＋　型エミッタ層 ３０　　　　　　電位引き出し層 １００　　　　ＮＰＮトランジスタ １０１ａ　　ＰＮＰトランジスタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】　　第１導電型の半導体基板と、前記基板
    の一主面を相補的に埋める比較的低濃度で比較的厚い第
    ２導電型の第１埋込層及び比較的高濃度で比較的薄い第
    ２導電型の第２埋込層と、前記第１埋込層の上部に形成
    される第１導電型の第３埋込層と、前記第１埋込層及び
    前記第３埋込層、並びに前記第２埋込層の上部に形成さ
    れた第２導電型領域と、前記第２導電型領域をその表面
    から貫通して前記基板の近傍にまで達し、前記第２導電
    型領域を、前記第３埋込層を含む第１能動領域と、第１
    能動領域以外の第２能動領域とに分割する絶縁溝と、前
    記第１能動領域中に形成された第１の半導体装置と、前
    記第２能動領域中に形成された、前記第１の半導体装置
    とは逆の導電型の第２の半導体装置と、を備える半導体
    装置。
  2. 【請求項２】　　第１導電型の半導体基板の一主面に選
    択的に不純物を導入して比較的低濃度で比較的厚い第２
    導電型の第１埋込層を形成する工程と、前記一主面に選
    択的に不純物を導入し、前記一主面を前記第１埋込層と
    相補的に埋める比較的高濃度で比較的薄い第２導電型の
    第２埋込層を形成する工程と、前記第１埋込層の上部に
    選択的に不純物を導入して第１導電型の第３埋込層を形
    成する工程と、前記第１埋込層及び前記第３埋込層並び
    に前記第２埋込層の上部にエピタキシャル成長によって
    第２導電型領域を形成する工程と、前記第２導電型領域
    をその表面から貫通して前記基板の近傍にまで到達し、
    前記第２導電型領域を、前記第３埋込層を含む第１能動
    領域と、第１能動領域以外の第２能動領域とに分割する
    絶縁溝を形成する工程と、前記第１能動領域中に第１の
    半導体装置を形成する工程と、前記第２能動領域中に、
    前記第１の半導体装置とは逆の導電型の第２の半導体装
    置を形成する工程と、を備える半導体装置の製造方法。
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