JP2633545B2 - 高耐圧プレーナ型半導体素子 - Google Patents
高耐圧プレーナ型半導体素子Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は高耐圧のプレーナ型半導体素子に関する。
（従来の技術） プレーナ型の半導体素子は、逆バイアス印加時に接合
の湾曲部に電界集中が生じ、平面接合に比べて耐圧が低
くなることが知られている。このため高耐圧プレーナ型
半導体素子では、電界集中を緩和する種々の接合終端構
造が用いられている。
の湾曲部に電界集中が生じ、平面接合に比べて耐圧が低
くなることが知られている。このため高耐圧プレーナ型
半導体素子では、電界集中を緩和する種々の接合終端構
造が用いられている。
第13図はその様な従来の高耐圧プレーナ型半導体素子
の構造例である。この従来例では、ゲート・カソード間
を短絡するMISトランジスタを設け、このMISトランジス
タによりゲート電流を外部に排出してターンオフするよ
うにしたゲートターンオフサイリスタ（以下、MIS−GT
O）の接合終端部に低抵抗フィールドプレート構造を用
いて高耐圧を実現している。以下、図面を用いて説明す
る。第13図において、１はｐ型の第１エミッタ層、２は
ｎ型の第１ベース層、３はｐ型の第２ベース層、４はｎ
型の第２エミッタ層である。第１エミッタ層１にはアノ
ード電極６が、第２エミッタ層４にはカソード電極７が
それぞれオーミックに取付けられている。このGTOをタ
ーンオフするために、第２エミッタ層４内に、p+型層５
を設け、このp+型層５と第２ベース層３に挟まれた第２
エミッタ層４表面部をチャネル領域とし、この上にゲー
ト絶縁膜８を介してゲート電極９を形成し、ｐチャネル
型MISトランジスタが構成されている。10は層間絶縁膜
である。第２ベース層３と第１ベース層２のなす接合の
基板表面に露出する部分およびその外側に延在して絶縁
膜12が形成され、この絶縁膜12上に高抵抗体膜からな
る、所謂抵抗性フィールド・プレート15が形成されてい
る。抵抗性フィールドプレート15の一端は第２ベース層
３にオーミック接触している電極13により第２ベース層
３と同電位に設定され、他端は第１ベース層２に形成さ
れたn+型層11にオーミック接触している電極14により第
１ベース層２の電位に設定されている。
の構造例である。この従来例では、ゲート・カソード間
を短絡するMISトランジスタを設け、このMISトランジス
タによりゲート電流を外部に排出してターンオフするよ
うにしたゲートターンオフサイリスタ（以下、MIS−GT
O）の接合終端部に低抵抗フィールドプレート構造を用
いて高耐圧を実現している。以下、図面を用いて説明す
る。第13図において、１はｐ型の第１エミッタ層、２は
ｎ型の第１ベース層、３はｐ型の第２ベース層、４はｎ
型の第２エミッタ層である。第１エミッタ層１にはアノ
ード電極６が、第２エミッタ層４にはカソード電極７が
それぞれオーミックに取付けられている。このGTOをタ
ーンオフするために、第２エミッタ層４内に、p+型層５
を設け、このp+型層５と第２ベース層３に挟まれた第２
エミッタ層４表面部をチャネル領域とし、この上にゲー
ト絶縁膜８を介してゲート電極９を形成し、ｐチャネル
型MISトランジスタが構成されている。10は層間絶縁膜
である。第２ベース層３と第１ベース層２のなす接合の
基板表面に露出する部分およびその外側に延在して絶縁
膜12が形成され、この絶縁膜12上に高抵抗体膜からな
る、所謂抵抗性フィールド・プレート15が形成されてい
る。抵抗性フィールドプレート15の一端は第２ベース層
３にオーミック接触している電極13により第２ベース層
３と同電位に設定され、他端は第１ベース層２に形成さ
れたn+型層11にオーミック接触している電極14により第
１ベース層２の電位に設定されている。
この様な構造では、第１ベース層２と第２ベース層３
から成る接合に逆バイアスを印加した時、高抵抗のフィ
ールドプレート15に微少電流が流れてその内部に電位勾
配が形成される。この結果、第１ベース層２に伸びる空
乏層は破線で示すようになり、基板表面部での電界強度
が緩和され、高耐圧が実現される。
から成る接合に逆バイアスを印加した時、高抵抗のフィ
ールドプレート15に微少電流が流れてその内部に電位勾
配が形成される。この結果、第１ベース層２に伸びる空
乏層は破線で示すようになり、基板表面部での電界強度
が緩和され、高耐圧が実現される。
このMIS−GTOがオフ状態にあり、破線で示したように
空乏層が広がっている時に、アノード電極６とカソード
電極７の間に上昇率の大きなオフ電圧を印加すると、第
１ベース層２と第２ベース層３のなす接合の接合容量を
通して第２ベース層３内に変位電流が流れる。オフ状態
ではゲート電極９に正の電圧が印加されているので、変
位電流MISトランジスタを通ってカソード電極７から外
部に排出され、GTOのゲート電流として作用しGTOを誤点
弧させることはない。しかし、抵抗性フィールドプレー
ト15に隣接したMISトランジスタでは事情が異なる。抵
抗性フィールドプレート15の下には空乏層が大きく広が
るので発生する変位電流は大きなものとなる。この変位
電流は実線ａで示すように最も近くにあるMISトランジ
スタを通り外部へ排出されるが、変位電流が大きい場合
はMISトランジスタ内での電圧降下が大きく、結果的に
第２ベース層３と第２エミッタ層４からなる接合を順バ
イアスすることになり、MIS−GTOは誤点弧を起こしてし
まうという問題点があった。従来は、この問題点を解決
するために電極13をカソード電極７とつなげる方法がと
られていた。その従来例を第14図に示す。この様な構造
では、変位電流は実線ａで示したように直接カソード電
極７から外部へ排出されるので誤点弧の問題は起こらな
い。しかし、この構造では第２エミッタ層４が第２ベー
ス層３と短絡することになるためMIS−GTOのトリが感度
が大幅に低下するという新たな問題を生じていた。
空乏層が広がっている時に、アノード電極６とカソード
電極７の間に上昇率の大きなオフ電圧を印加すると、第
１ベース層２と第２ベース層３のなす接合の接合容量を
通して第２ベース層３内に変位電流が流れる。オフ状態
ではゲート電極９に正の電圧が印加されているので、変
位電流MISトランジスタを通ってカソード電極７から外
部に排出され、GTOのゲート電流として作用しGTOを誤点
弧させることはない。しかし、抵抗性フィールドプレー
ト15に隣接したMISトランジスタでは事情が異なる。抵
抗性フィールドプレート15の下には空乏層が大きく広が
るので発生する変位電流は大きなものとなる。この変位
電流は実線ａで示すように最も近くにあるMISトランジ
スタを通り外部へ排出されるが、変位電流が大きい場合
はMISトランジスタ内での電圧降下が大きく、結果的に
第２ベース層３と第２エミッタ層４からなる接合を順バ
イアスすることになり、MIS−GTOは誤点弧を起こしてし
まうという問題点があった。従来は、この問題点を解決
するために電極13をカソード電極７とつなげる方法がと
られていた。その従来例を第14図に示す。この様な構造
では、変位電流は実線ａで示したように直接カソード電
極７から外部へ排出されるので誤点弧の問題は起こらな
い。しかし、この構造では第２エミッタ層４が第２ベー
ス層３と短絡することになるためMIS−GTOのトリが感度
が大幅に低下するという新たな問題を生じていた。
（発明が解決しようとする問題点） 以上のように従来の高耐圧プレーナ型半導体素子で
は、抵抗性フィールドプレートの一端を素子が形成され
る第２ベース層と同電位に設定していたために、急峻な
立上りを持つオフ電圧を印加すると抵抗性フィールドプ
レート部から発生する大きな変位電流が素子のゲート電
流として作用し誤点弧を起こすという問題があり、それ
を回避するための従来の構造ではトリが感度が大幅に低
下するという新たな問題を生じていた。
は、抵抗性フィールドプレートの一端を素子が形成され
る第２ベース層と同電位に設定していたために、急峻な
立上りを持つオフ電圧を印加すると抵抗性フィールドプ
レート部から発生する大きな変位電流が素子のゲート電
流として作用し誤点弧を起こすという問題があり、それ
を回避するための従来の構造ではトリが感度が大幅に低
下するという新たな問題を生じていた。
本発明は、この様な問題を解決した高耐圧プレーナ型
半導体素子を提供することを目的とする。
半導体素子を提供することを目的とする。
（問題点を解決するための手段） 本発明に係る高耐圧プレーナ型半導体素子は、第１導
電型の第１ベース層と、この第１ベース層上に形成され
た第２導電型の第１エミッタ層と、前記第１ベース層の
前記第１エミッタ層を形成した側と反対側の表面に選択
的に形成された第２導電型の第２ベース層と、この第２
ベース層内に形成され前記第２ベース層とは実質的に短
絡されない第１導電型の第１の第２エミッタ層と、この
第１の第２エミッタ層に低抵抗接触する電極を有する高
耐圧プレーナ型半導体素子において、 前記第２ベース層を取り囲みかつ前記第２ベース層とは
実質的に分離された第２導電型層が形成され、前記電極
が前記第２導電型層に低抵抗接触していることを特徴と
する。
電型の第１ベース層と、この第１ベース層上に形成され
た第２導電型の第１エミッタ層と、前記第１ベース層の
前記第１エミッタ層を形成した側と反対側の表面に選択
的に形成された第２導電型の第２ベース層と、この第２
ベース層内に形成され前記第２ベース層とは実質的に短
絡されない第１導電型の第１の第２エミッタ層と、この
第１の第２エミッタ層に低抵抗接触する電極を有する高
耐圧プレーナ型半導体素子において、 前記第２ベース層を取り囲みかつ前記第２ベース層とは
実質的に分離された第２導電型層が形成され、前記電極
が前記第２導電型層に低抵抗接触していることを特徴と
する。
すなわち本発明は、素子が形成される第２ベース層を
取り囲んで第２ベース層と同導電型の層を形成し、この
層にカソード電極を低抵抗接触させることを特徴とする
ものである。新たに設ける第２導電型層は、素子の第２
ベース層と第１の第２エミッタ層とを実質的に短絡しな
いような方法で設ける。具体的には、新たに設ける層
は第２ベース層と分離して形成する、第２ベース層と
比べ低濃度の層を第２ベース層と一部重なるように形成
する、新たに設ける層は反対導電型層により第２ベー
ス層と実質的に分離する、新たに設ける層は溝により
第２ベース層と実質的に分離する、という方法がとられ
る。更に、素子領域を有効に利用するために、新たに設
ける層に第２エミッタ層を設けてもよい。
取り囲んで第２ベース層と同導電型の層を形成し、この
層にカソード電極を低抵抗接触させることを特徴とする
ものである。新たに設ける第２導電型層は、素子の第２
ベース層と第１の第２エミッタ層とを実質的に短絡しな
いような方法で設ける。具体的には、新たに設ける層
は第２ベース層と分離して形成する、第２ベース層と
比べ低濃度の層を第２ベース層と一部重なるように形成
する、新たに設ける層は反対導電型層により第２ベー
ス層と実質的に分離する、新たに設ける層は溝により
第２ベース層と実質的に分離する、という方法がとられ
る。更に、素子領域を有効に利用するために、新たに設
ける層に第２エミッタ層を設けてもよい。
（作 用） 本発明の素子構造では、オフ状態で上昇率の大きなオ
フ電圧を印加すると、接合終端部から発生する大きな変
位電流は、新たに設けられた層に低抵抗接触しているカ
ソード電極から外部へ排出されるので素子が誤点弧を起
こすことはない。また、新たに設けられた層は第２ベー
ス層とは実質的に分離されているので、カソード電極と
つながっていても素子のゲート・カソード間を短絡しト
リが感度の大幅な低下を招くこともない。また、更に素
子の有効面積を増やすために、この層の中に第２エミッ
タ層を形成して導通に寄与させることもできる。
フ電圧を印加すると、接合終端部から発生する大きな変
位電流は、新たに設けられた層に低抵抗接触しているカ
ソード電極から外部へ排出されるので素子が誤点弧を起
こすことはない。また、新たに設けられた層は第２ベー
ス層とは実質的に分離されているので、カソード電極と
つながっていても素子のゲート・カソード間を短絡しト
リが感度の大幅な低下を招くこともない。また、更に素
子の有効面積を増やすために、この層の中に第２エミッ
タ層を形成して導通に寄与させることもできる。
（実施例） 以下本発明の実施例を説明する。第１図は第１の実施
例のMIS−GTOの断面図である。従来例として示した第13
図、第14図と対応する部分は同じ符号を付して詳細な説
明は省く。この実施例では、第２ベース層３を取り囲ん
でｐ型層16が分離して形成されており、このｐ型層には
カソード電極７が低抵抗接触している。
例のMIS−GTOの断面図である。従来例として示した第13
図、第14図と対応する部分は同じ符号を付して詳細な説
明は省く。この実施例では、第２ベース層３を取り囲ん
でｐ型層16が分離して形成されており、このｐ型層には
カソード電極７が低抵抗接触している。
この実施例によれば、オフ状態で上昇率の大きなオフ
電圧を印加しても接合終端部から発生する大きな変位電
流は、ｐ型層16に低抵抗接触しているカソード電極７か
ら外部へ排出されるので素子が誤点弧を起こすことはな
い。またｐ型層16は第２ベース層３とは完全に分離され
ているので、MIS−GTOの第２エミッタ層４と第２ベース
層３とが短絡することはなくトリが感度の低下は生じな
い。
電圧を印加しても接合終端部から発生する大きな変位電
流は、ｐ型層16に低抵抗接触しているカソード電極７か
ら外部へ排出されるので素子が誤点弧を起こすことはな
い。またｐ型層16は第２ベース層３とは完全に分離され
ているので、MIS−GTOの第２エミッタ層４と第２ベース
層３とが短絡することはなくトリが感度の低下は生じな
い。
第２図ないし第４図は、第２ないし第４の実施例のMI
S−GTOの断面図である。これらの実施例ではｐ型層16は
第２ベース層３と完全には分離されていないが、高抵抗
領域が形成されているのでMIS−GTOの第２エミッタ層４
と第２ベース層３は高抵抗でむすばれることになりトリ
が感度の低下は生じない。第２図で示す第２の実施例で
はｐ型低濃度層17を形成することにより高抵抗領域を形
成している。尚、この層はカソード電極７とつながって
いるので、パンチスルーを防ぐために所定電圧で完全に
空乏化しない程度の総不純物量を有していることが必要
である。また、第３図で示す第３の実施例ではｎ型層18
を、第４図で示す第４の実施例では溝19を形成すること
によって高抵抗領域を形成している。
S−GTOの断面図である。これらの実施例ではｐ型層16は
第２ベース層３と完全には分離されていないが、高抵抗
領域が形成されているのでMIS−GTOの第２エミッタ層４
と第２ベース層３は高抵抗でむすばれることになりトリ
が感度の低下は生じない。第２図で示す第２の実施例で
はｐ型低濃度層17を形成することにより高抵抗領域を形
成している。尚、この層はカソード電極７とつながって
いるので、パンチスルーを防ぐために所定電圧で完全に
空乏化しない程度の総不純物量を有していることが必要
である。また、第３図で示す第３の実施例ではｎ型層18
を、第４図で示す第４の実施例では溝19を形成すること
によって高抵抗領域を形成している。
第５図は第５の実施例のMIS−GTOの断面図である。こ
の実施例ではｐ型層16の中に第２エミッタ層４′を設け
て素子面積の有効利用をはかっている。但し、この例で
はカソード電極７が第２エミッタ層４′とｐ型層16を短
絡している側はMISトランジスタをつけなくても自然に
ターンオフするので通常のMIS−GTOの片側だけの構成に
なっている。
の実施例ではｐ型層16の中に第２エミッタ層４′を設け
て素子面積の有効利用をはかっている。但し、この例で
はカソード電極７が第２エミッタ層４′とｐ型層16を短
絡している側はMISトランジスタをつけなくても自然に
ターンオフするので通常のMIS−GTOの片側だけの構成に
なっている。
第６図は第６の実施例のMIS−GTOの断面図である。こ
の実施例ではｐ型層16の中に第２エミッタ層４′を設
け、いわゆるバイポーラ型MOSFET構造を形成し、導通に
寄与させている。バイポーラ型MOSFETの部分はラッチン
グしていないのでターンオフ用のMISトランジスタはつ
ける必要がない。
の実施例ではｐ型層16の中に第２エミッタ層４′を設
け、いわゆるバイポーラ型MOSFET構造を形成し、導通に
寄与させている。バイポーラ型MOSFETの部分はラッチン
グしていないのでターンオフ用のMISトランジスタはつ
ける必要がない。
第７図は、本発明をターンオン用のMISトランジスタ
を備えたサイリスタ（以下MISサイリスタ）に適用した
第７の実施例である。この実施例ではサイリスタをター
ンオフするために、第２ベース層３を選択的に形成し、
第２エミッタ層４と第１ベース層２に挟まれた第２ベー
ス層３表面部をチャネル領域とし、この上にゲート絶縁
膜８を介してゲート電極９を形成し、ｎチャネル型MIS
トランジスタが構成されている。ｐ型層16は第２ベース
層３と同時拡散するか、または、第２ベース層３と重ね
て形成しチャネルを構成しているｐ型層と同時拡散して
形成する。この実施例の効果は第１の実施例と同様であ
る。
を備えたサイリスタ（以下MISサイリスタ）に適用した
第７の実施例である。この実施例ではサイリスタをター
ンオフするために、第２ベース層３を選択的に形成し、
第２エミッタ層４と第１ベース層２に挟まれた第２ベー
ス層３表面部をチャネル領域とし、この上にゲート絶縁
膜８を介してゲート電極９を形成し、ｎチャネル型MIS
トランジスタが構成されている。ｐ型層16は第２ベース
層３と同時拡散するか、または、第２ベース層３と重ね
て形成しチャネルを構成しているｐ型層と同時拡散して
形成する。この実施例の効果は第１の実施例と同様であ
る。
第８図は第８の実施例のMISサイリスタの断面図であ
る。この実施例では第２の実施例と同様にｐ型低濃度層
17を形成することにより高抵抗領域を形成している。こ
のほかに第３・第４の実施例の様にｎ型層、溝により高
抵抗領域を形成しても同様の効果が得られる。
る。この実施例では第２の実施例と同様にｐ型低濃度層
17を形成することにより高抵抗領域を形成している。こ
のほかに第３・第４の実施例の様にｎ型層、溝により高
抵抗領域を形成しても同様の効果が得られる。
第９図は第９の実施例のMISサイリスタの断面図であ
る。この実施例ではｐ型層16の中に第２エミッタ層４′
を設け、いわゆるバイポーラ型MOSFET構造を形成し導通
に寄与させている。
る。この実施例ではｐ型層16の中に第２エミッタ層４′
を設け、いわゆるバイポーラ型MOSFET構造を形成し導通
に寄与させている。
これまでの実施例はいずれも接合終端構造として抵抗
性フィールドプレートを用いているが、本発明は、その
他の接合終端構造に対しても適用することができる。第
10図は本発明を通常のフィールドプレート構造に適用し
た例であり、ｐ型層16にはカソード電極７が低抵抗接触
し、絶縁膜12の上まで延在してフィールドプレートとし
て機能させている。第11図は本発明をガードリング構造
に適用した例であり、ｐ型層16の外側に更にｐ型層20を
設けガードリングとして機能させている。このｐ型層20
は必要に応じて個数を増やし多段ガードリング構造とす
ることができる。第12図は本発明をRESURF構造に適用し
た例であり、ｐ型層16と一部重なるようにｐ型低濃度層
21を形成し、この部分を空乏化することにより電界集中
を緩和し耐圧を高めている。
性フィールドプレートを用いているが、本発明は、その
他の接合終端構造に対しても適用することができる。第
10図は本発明を通常のフィールドプレート構造に適用し
た例であり、ｐ型層16にはカソード電極７が低抵抗接触
し、絶縁膜12の上まで延在してフィールドプレートとし
て機能させている。第11図は本発明をガードリング構造
に適用した例であり、ｐ型層16の外側に更にｐ型層20を
設けガードリングとして機能させている。このｐ型層20
は必要に応じて個数を増やし多段ガードリング構造とす
ることができる。第12図は本発明をRESURF構造に適用し
た例であり、ｐ型層16と一部重なるようにｐ型低濃度層
21を形成し、この部分を空乏化することにより電界集中
を緩和し耐圧を高めている。
本発明は上記した実施例に限られるものではなく、更
に種々変形して実施することが可能である。例えば、上
記各実施例では素子構造がサイリスタの場合について説
明したがトランジスタ構造の場合にも本発明は有効であ
る。特に、エミッタ層とベース層が短絡されていない素
子の場合に本発明を適用すれば大きな効果が得られる。
に種々変形して実施することが可能である。例えば、上
記各実施例では素子構造がサイリスタの場合について説
明したがトランジスタ構造の場合にも本発明は有効であ
る。特に、エミッタ層とベース層が短絡されていない素
子の場合に本発明を適用すれば大きな効果が得られる。
以上述べたように本発明によれば、素子が形成される
第２ベース層を取り囲んで第２ベース層と同導電型の層
を形成し、この層にカソード電極を低抵抗接触させるこ
とによって、高いトリが感度を維持しながら、大きな 耐量を持つ高耐圧プレーナ型半導体素子を実現すること
ができる。
第２ベース層を取り囲んで第２ベース層と同導電型の層
を形成し、この層にカソード電極を低抵抗接触させるこ
とによって、高いトリが感度を維持しながら、大きな 耐量を持つ高耐圧プレーナ型半導体素子を実現すること
ができる。
第１図乃至第６図は本発明の第１乃至第６の実施例のMI
S−GTOを示す断面図、第７図乃至第９図は第７乃至第９
の実施例のMISサイリスタを示す断面図、第10図乃至第1
2図は本発明を種々の接合終端構造に適用した例を示す
断面図、第13図および第14図は従来のMIS−GTOを示す断
面図である。 １……ｐ型第１エミッタ層、11……n+型層 ２……ｎ型第１ベース層、12……絶縁膜 ３……ｐ型第２ベース層、13……電極 ４……ｎ型第２エミッタ層、14……電極 ５……p+型層、15……高抵抗体膜 ６……アノード電極、16……ｐ型層 ７……カソード電極、17……ｐ型低濃度層 ８……ゲート絶縁膜、18……ｎ型層 ９……ゲート電極、19……溝 10……絶縁膜、20……ｐ型層 21……ｐ型低濃度層
S−GTOを示す断面図、第７図乃至第９図は第７乃至第９
の実施例のMISサイリスタを示す断面図、第10図乃至第1
2図は本発明を種々の接合終端構造に適用した例を示す
断面図、第13図および第14図は従来のMIS−GTOを示す断
面図である。 １……ｐ型第１エミッタ層、11……n+型層 ２……ｎ型第１ベース層、12……絶縁膜 ３……ｐ型第２ベース層、13……電極 ４……ｎ型第２エミッタ層、14……電極 ５……p+型層、15……高抵抗体膜 ６……アノード電極、16……ｐ型層 ７……カソード電極、17……ｐ型低濃度層 ８……ゲート絶縁膜、18……ｎ型層 ９……ゲート電極、19……溝 10……絶縁膜、20……ｐ型層 21……ｐ型低濃度層
Claims (6)
- 【請求項１】第１導電型の第１ベース層と、この第１ベ
ース層上に形成された第２導電型の第１エミッタ層と、
前記第１ベース層の前記第１エミッタ層を形成した側と
反対側の表面に選択的に形成された第２導電型の第２ベ
ース層と、この第２ベース層内に形成され前記第２ベー
ス層とは実質的に短絡されない第１導電型の第１の第２
エミッタ層と、この第１の第２エミッタ層に低抵抗接触
する電極を有する高耐圧プレーナ型半導体素子におい
て、 前記第２ベース層を取り囲みかつ前記第２ベース層とは
実質的に分離された第２導電型層が形成され、前記電極
が前記第２導電型層に低抵抗接触していることを特徴と
する高耐圧プレーナ型半導体素子。 - 【請求項２】前記第２導電型層が前記第１ベース層によ
って前記第２ベース層から分離されていることを特徴と
する特許請求の範囲第１項記載の高耐圧プレーナ型半導
体素子。 - 【請求項３】前記第２導電型の不純物濃度が前記第２ベ
ース層の不純物濃度よりも低く、かつ前記第２導電型層
が前記第２ベース層の一部と重なるように形成されてい
ることを特徴とする特許請求の範囲第１項記載の高耐圧
プレーナ型半導体素子。 - 【請求項４】前記第２導電型層と前記第２ベース層との
間に第１導電型層が形成されていることを特徴とする特
許請求の範囲第１項記載の高耐圧プレーナ型半導体素
子。 - 【請求項５】前記第２導電型層と前記第２ベース層との
間に溝が形成されていることを特徴とする特許請求の範
囲第１項記載の高耐圧プレーナ型半導体素子。 - 【請求項６】前記第２導電型層内に第１導電型の第２の
第２エミッタ層が形成され、前記電極が前記第２の第２
エミッタ層に低抵抗接触していることを特徴とする特許
請求の範囲第１項記載の高耐圧プレーナ型半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026234A JP2633545B2 (ja) | 1987-02-09 | 1987-02-09 | 高耐圧プレーナ型半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62026234A JP2633545B2 (ja) | 1987-02-09 | 1987-02-09 | 高耐圧プレーナ型半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63194366A JPS63194366A (ja) | 1988-08-11 |
| JP2633545B2 true JP2633545B2 (ja) | 1997-07-23 |
Family
ID=12187635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62026234A Expired - Fee Related JP2633545B2 (ja) | 1987-02-09 | 1987-02-09 | 高耐圧プレーナ型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2633545B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795597B2 (ja) * | 1990-08-18 | 1995-10-11 | 三菱電機株式会社 | サイリスタおよびその製造方法 |
| DE4135411A1 (de) * | 1991-10-26 | 1993-04-29 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS573225B2 (ja) * | 1974-08-19 | 1982-01-20 | ||
| JPS53100781A (en) * | 1977-02-15 | 1978-09-02 | Toshiba Corp | Semiconductor device |
| JPS58100460A (ja) * | 1981-12-11 | 1983-06-15 | Hitachi Ltd | 縦形ｍｏｓ半導体装置 |
| JPS58125871A (ja) * | 1981-12-16 | 1983-07-27 | ゼネラル・エレクトリツク・カンパニイ | 多セル形サイリスタ |
| JPS58192368A (ja) * | 1982-05-07 | 1983-11-09 | Toshiba Corp | 高耐圧プレ−ナ型半導体装置 |
| JPS59149056A (ja) * | 1983-02-15 | 1984-08-25 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| JPS61137368A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-02-09 JP JP62026234A patent/JP2633545B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63194366A (ja) | 1988-08-11 |
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| LAPS | Cancellation because of no payment of annual fees |