JPS58192368A - 高耐圧プレ−ナ型半導体装置 - Google Patents
高耐圧プレ−ナ型半導体装置Info
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- JPS58192368A JPS58192368A JP7515682A JP7515682A JPS58192368A JP S58192368 A JPS58192368 A JP S58192368A JP 7515682 A JP7515682 A JP 7515682A JP 7515682 A JP7515682 A JP 7515682A JP S58192368 A JPS58192368 A JP S58192368A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、接合終端部ＶＣおける電界の集中ｔ緩和す
る構造？４つ高耐圧プレーナ型半導体装置に関する。
る構造？４つ高耐圧プレーナ型半導体装置に関する。
一般に、プレーナ型半導体装置は逆電圧を印加した場合
、接合終端の接合わん曲Ｗ６ｉ’ｃ電界の集中がおこり
、平面接合に比べてその降伏電圧が低くなる事は良く仰
られている。この九め、高耐圧素子においては接合を平
面接合とするメサ型構造が多く用いられる。しかし、メ
サ型構造はシリコン基板に深い＊ｔｍる等、製作技術上
の困難が多い。
、接合終端の接合わん曲Ｗ６ｉ’ｃ電界の集中がおこり
、平面接合に比べてその降伏電圧が低くなる事は良く仰
られている。この九め、高耐圧素子においては接合を平
面接合とするメサ型構造が多く用いられる。しかし、メ
サ型構造はシリコン基板に深い＊ｔｍる等、製作技術上
の困難が多い。
これに対し、プレーナ型構造は製造技術の困ｍは少ない
一方、メサ型構造に比して降伏電圧が低いという問題点
があった。
一方、メサ型構造に比して降伏電圧が低いという問題点
があった。
プレーナ型素子において、接合終端部での電界集中を緩
和し、降伏電圧全同上さぞる方法としては、従来、素子
周囲に基板と異なる導電型の拡散層金リング状に形成し
、この拡散層に電圧を分割する事に工って電界を緩和す
るガードリング法や、接合の露出部分ｉｓ縁膜で被い、
更にその上に拡散４に電気的ｖｃ接触し友導電膜倉形成
し、接合終１１１１ｆ！ｉ６にかかる逆電圧の一部を絶
縁膜に分割して電界を緩和さぜるフィールドプレート法
等が仰られている。これら従来５については例えば、８
．Ｋ。
和し、降伏電圧全同上さぞる方法としては、従来、素子
周囲に基板と異なる導電型の拡散層金リング状に形成し
、この拡散層に電圧を分割する事に工って電界を緩和す
るガードリング法や、接合の露出部分ｉｓ縁膜で被い、
更にその上に拡散４に電気的ｖｃ接触し友導電膜倉形成
し、接合終１１１１ｆ！ｉ６にかかる逆電圧の一部を絶
縁膜に分割して電界を緩和さぜるフィールドプレート法
等が仰られている。これら従来５については例えば、８
．Ｋ。
Ｕｈａｎｄｈｊ 着 ＩＩ Ｓｅｗｉｃｏｎｄｕｃｔ
ｏｒ Ｐｏｗｅｒ Ｌ）ｅｖｉｃｅｓ ″（Ｊ
ｏｈｎ ＶＶｉ ｌｅｙ ＆ ５ｏｎｓ ＋ １９７７
手）第２章Ｔｌｃ詳細な記述がある。
ｏｒ Ｐｏｗｅｒ Ｌ）ｅｖｉｃｅｓ ″（Ｊ
ｏｈｎ ＶＶｉ ｌｅｙ ＆ ５ｏｎｓ ＋ １９７７
手）第２章Ｔｌｃ詳細な記述がある。
カードリング法は素子にかかる逆電圧を主接合とガード
リング接合に分割するため、ガードリングの本数を増す
ことｒｃ工ってかなシの高耐圧が期待できる。しかし、
主接合の拡散が浅い場合には主接合と第１ガードリング
の間隔を極めて小さくしないと主接合が容易に降伏【お
こしてしまう点、主接合とガードリング、或いはガード
リング相互の閣の間隔ｔ−厳密に制御しないと所足の耐
圧が得られない上ＶＣ，複数のリングに対してはリング
間間隔の最適設計は極めて峻しい点、更に、ガードリン
グの数を増すと素子面積が急１ｔＶＣＪｌｌ ７Ｊｕ
してしまり点、等の問題点がめる。
艷フィールドプレート法は接合終端部にかかる
逆電圧の一部を絶縁膜に分割する事を原理としているが
、絶縁膜が厚すぎると接合終ｌ１ｓ１部近傍での空乏層
の拡がりが拡散層と同程度の曲率１に持ってしまい降伏
電圧は向ヒしない。−万、絶縁膜が薄すぎる場合にはフ
ィールドプレートの切れｔ部分に電界の集中を生じ、や
はり降伏電圧は同上しない。
リング接合に分割するため、ガードリングの本数を増す
ことｒｃ工ってかなシの高耐圧が期待できる。しかし、
主接合の拡散が浅い場合には主接合と第１ガードリング
の間隔を極めて小さくしないと主接合が容易に降伏【お
こしてしまう点、主接合とガードリング、或いはガード
リング相互の閣の間隔ｔ−厳密に制御しないと所足の耐
圧が得られない上ＶＣ，複数のリングに対してはリング
間間隔の最適設計は極めて峻しい点、更に、ガードリン
グの数を増すと素子面積が急１ｔＶＣＪｌｌ ７Ｊｕ
してしまり点、等の問題点がめる。
艷フィールドプレート法は接合終端部にかかる
逆電圧の一部を絶縁膜に分割する事を原理としているが
、絶縁膜が厚すぎると接合終ｌ１ｓ１部近傍での空乏層
の拡がりが拡散層と同程度の曲率１に持ってしまい降伏
電圧は向ヒしない。−万、絶縁膜が薄すぎる場合にはフ
ィールドプレートの切れｔ部分に電界の集中を生じ、や
はり降伏電圧は同上しない。
即ち、絶縁膜を最適の厚みに設計する事が必要であるが
、その場合でも拡散層の拡散深さが浅い場合には空乏層
形状の曲率の緩和には限界があり、著しい降伏電圧の同
上は期待で轡ない。
、その場合でも拡散層の拡散深さが浅い場合には空乏層
形状の曲率の緩和には限界があり、著しい降伏電圧の同
上は期待で轡ない。
本発明はヒ記の従来技術の問題魚倉解決する几めに、新
しい接合終端技術’ｋｍ供し、主接合の拡散深ざが浅い
場合に％１容易に高い降伏電圧を実現できる高耐圧プレ
ーナ型半導体装置を提供することを目的とする。
しい接合終端技術’ｋｍ供し、主接合の拡散深ざが浅い
場合に％１容易に高い降伏電圧を実現できる高耐圧プレ
ーナ型半導体装置を提供することを目的とする。
以下、本発明の詳細を１圓を用いて説明する。
第１図は本発明の基本となる構造１に模式的に示し几も
のである０図中１１は半導体基板を示し、この例で−は
ｎ型基板を用いている。１２は主接合を形成するｐ型藁
１拡散領域を示す、１３は第一拡散領域と−ｍＭなるＩ
ＩＡｖｃシて、ｗｋｌ拡散領域の外１１１に形成されｔ
高抵抗ｐ型の藁２拡散領域を示す。
のである０図中１１は半導体基板を示し、この例で−は
ｎ型基板を用いている。１２は主接合を形成するｐ型藁
１拡散領域を示す、１３は第一拡散領域と−ｍＭなるＩ
ＩＡｖｃシて、ｗｋｌ拡散領域の外１１１に形成されｔ
高抵抗ｐ型の藁２拡散領域を示す。
筐７ｔ１９Ｆｉ電極を示し、１５は８４０．からなる絶
縁ｇｔ−示す、今、第１図に示し友構造の主接合と半導
体基板αυの間に逆電圧を印加すると、もし第２拡散領
域０の不純物濃度が高く、この領緘が完全には空乏化し
ない場合には空乏層の拡がりは第２図に点線で示した様
になり、第２拡散層領域ｕ３の拡散深さが＠１拡散層領
域０りＬり浅い場合には、図中Ｂで示した位置に電界の
集中を生じ、降伏電圧ｔｉ第２拡散領域０がない場合エ
リもむしろ低くなってし！う事は明らかである。第３図
に、計算機を用いてポアソン方程式を解く事によって得
られ几、この様な場合の接合近傍での電位分布を示し几
・ 一方、第２拡散領域０の不純物１１ｆｔ−制御し、逆電
圧印加時に、ｗＪ２拡散領域０が児全Ｖｃｇ！乏化する
様な条件を設定すると、素子内部の電位分布の様子は第
３図に示し定場合と大きく異なってくる、第４図に、こ
の様な条件に第２拡散領域０の不純物濃ｌｆｔ−設足し
た場合の素子内部の電位分布金示す、第４図も＠３図と
同様に、計ｌ１機による数値解析で得られ７重％のであ
る。ｗｃ４図に示し文様に、第２拡散領域ａ３が完全に
空乏化すると第２拡散領域ｕ３表面での電位は線形に近
い分布を示し、第２拡散領域ｕ３の終電部近傍に多少電
界の集中は見られるが、最大電界は素子の降伏金主じる
ほどには大きくならない。実際に、半導体基板Ｕυを比
抵抗５０Ω・国、厚さ８０μｍに設足し、王接合の拡散
深さｔ１０μｍとし几場合、纂２拡散領域ｕ：ｉｔ不純
物総量ｌＸｌ０ ｏｎ ＋拡散間さ２ Ａｒｒ＋、
幅１５０μｍとすると、９００ｖ以上の降伏域圧が得ら
れる。この値は、第２拡散領域がない場合の降伏電圧４
８０Ｖに比して著しく高く、平ｌ接合部の降伏電圧１２
００Ｖｏ７５％の［を達成している。！７ｔ、 巣４図
に示し之構造においては降伏域圧は第２拡散領域μ謙の
不純物総量に依存するものの、第２拡散層の拡散プロノ
ア１ルにはあ１９敏感でないことが分っている。即ち、
イオン注入等の不輔豐総１を制御できる手段を用いれば
高耐圧素子を十分、歩留ま９良く製造する事がｏＪ能で
ある。
縁ｇｔ−示す、今、第１図に示し友構造の主接合と半導
体基板αυの間に逆電圧を印加すると、もし第２拡散領
域０の不純物濃度が高く、この領緘が完全には空乏化し
ない場合には空乏層の拡がりは第２図に点線で示した様
になり、第２拡散層領域ｕ３の拡散深さが＠１拡散層領
域０りＬり浅い場合には、図中Ｂで示した位置に電界の
集中を生じ、降伏電圧ｔｉ第２拡散領域０がない場合エ
リもむしろ低くなってし！う事は明らかである。第３図
に、計算機を用いてポアソン方程式を解く事によって得
られ几、この様な場合の接合近傍での電位分布を示し几
・ 一方、第２拡散領域０の不純物１１ｆｔ−制御し、逆電
圧印加時に、ｗＪ２拡散領域０が児全Ｖｃｇ！乏化する
様な条件を設定すると、素子内部の電位分布の様子は第
３図に示し定場合と大きく異なってくる、第４図に、こ
の様な条件に第２拡散領域０の不純物濃ｌｆｔ−設足し
た場合の素子内部の電位分布金示す、第４図も＠３図と
同様に、計ｌ１機による数値解析で得られ７重％のであ
る。ｗｃ４図に示し文様に、第２拡散領域ａ３が完全に
空乏化すると第２拡散領域ｕ３表面での電位は線形に近
い分布を示し、第２拡散領域ｕ３の終電部近傍に多少電
界の集中は見られるが、最大電界は素子の降伏金主じる
ほどには大きくならない。実際に、半導体基板Ｕυを比
抵抗５０Ω・国、厚さ８０μｍに設足し、王接合の拡散
深さｔ１０μｍとし几場合、纂２拡散領域ｕ：ｉｔ不純
物総量ｌＸｌ０ ｏｎ ＋拡散間さ２ Ａｒｒ＋、
幅１５０μｍとすると、９００ｖ以上の降伏域圧が得ら
れる。この値は、第２拡散領域がない場合の降伏電圧４
８０Ｖに比して著しく高く、平ｌ接合部の降伏電圧１２
００Ｖｏ７５％の［を達成している。！７ｔ、 巣４図
に示し之構造においては降伏域圧は第２拡散領域μ謙の
不純物総量に依存するものの、第２拡散層の拡散プロノ
ア１ルにはあ１９敏感でないことが分っている。即ち、
イオン注入等の不輔豐総１を制御できる手段を用いれば
高耐圧素子を十分、歩留ま９良く製造する事がｏＪ能で
ある。
′ｖＣｖｃ１本発明のも一つの構造について貌明する。
この構造の模式図ｔｉｔ！５図に示す。第５図の構造は
藁１図に示した構造に更に図中５６で示したフィールド
プレート構造を併用したものである。藁５図に示し定構
造を用いると主接合終端部における電界集中１ｔ！１図
の構造のものエリ一層緩和する事ができる。第５図に示
し次構造の素子に逆電圧を印加した場合の素子内部の電
位分布ｆｔ第６図に示す、第６図と第４１倉比較すると
、第６図では王優合終端部での電界集中が第４図の場合
＝９一層緩和されているのが理解でさる。即ち、特許請
求範囲第２項で述べ友構造は、王接合拡散の深さが極め
て浅い場合ｖｃＮ効な方法である。
藁１図に示した構造に更に図中５６で示したフィールド
プレート構造を併用したものである。藁５図に示し定構
造を用いると主接合終端部における電界集中１ｔ！１図
の構造のものエリ一層緩和する事ができる。第５図に示
し次構造の素子に逆電圧を印加した場合の素子内部の電
位分布ｆｔ第６図に示す、第６図と第４１倉比較すると
、第６図では王優合終端部での電界集中が第４図の場合
＝９一層緩和されているのが理解でさる。即ち、特許請
求範囲第２項で述べ友構造は、王接合拡散の深さが極め
て浅い場合ｖｃＮ効な方法である。
ａ！７図ＴＩＣ第５図の＃造倉更に改良した構造を模式
的に示す、第７図に示した４Ｎ＆は第５図に示した構造
の外周部に図中７８で示したチャンネルス 「トッ
パ用の拡散層を設置し、更に、この拡散層（７８）と図
中１３で示したｐ−拡ｍ領域の作る接合上に絶縁膜ｕ９
ヲ介して等電位り／グ（７７） を配設し友ものである
・この等電位リングに工って絶縁膜Ｃ１５表面の電位ｔ
す早く決定し、素子の安定性を増すことができる。この
等電位リング構造は従来技術のフィールドプレート法と
併用される事が多いが、本発明で述べ定構造に対しても
有効である。第７図に示し定構造の素子内部の電位分布
■１図に示す。＠８図から分かる様に、等電位りングを
用いると、このリングの切れ皮部分に多少電界の集中が
見られるが、この電界の集中はフィールドグレートと等
電位リングの間隔を適切ＶＣ設定することに１９十分小
さくおさえる事がｃｉＪ症である。即ち、第７図に示し
次構造は、第５図に示し友ものＶＣ比して、降伏電圧を
わずかＶＣ＠性にする事で安定性を増したものといえ、
冥用土有効な方法である。
的に示す、第７図に示した４Ｎ＆は第５図に示した構造
の外周部に図中７８で示したチャンネルス 「トッ
パ用の拡散層を設置し、更に、この拡散層（７８）と図
中１３で示したｐ−拡ｍ領域の作る接合上に絶縁膜ｕ９
ヲ介して等電位り／グ（７７） を配設し友ものである
・この等電位リングに工って絶縁膜Ｃ１５表面の電位ｔ
す早く決定し、素子の安定性を増すことができる。この
等電位リング構造は従来技術のフィールドプレート法と
併用される事が多いが、本発明で述べ定構造に対しても
有効である。第７図に示し定構造の素子内部の電位分布
■１図に示す。＠８図から分かる様に、等電位りングを
用いると、このリングの切れ皮部分に多少電界の集中が
見られるが、この電界の集中はフィールドグレートと等
電位リングの間隔を適切ＶＣ設定することに１９十分小
さくおさえる事がｃｉＪ症である。即ち、第７図に示し
次構造は、第５図に示し友ものＶＣ比して、降伏電圧を
わずかＶＣ＠性にする事で安定性を増したものといえ、
冥用土有効な方法である。
以上に述べてき文様に、本＠明の構造は王接合の外周部
に基板と異なる導電型の高抵抗拡散領域を逆電圧印加時
に空乏化する範囲の不純物量で形成する事に工り、プレ
ーナ素子の接合終ｇｓｓにおける電界集中を緩和し、降
伏電圧を高めるものである。しかも１本発明で述べた構
造を用いると、従来のガードリング法に比して素子面積
を小さくできる効果がある。この効果は、王接合の拡散
深さが浅い場合にとりわけ有効である。
に基板と異なる導電型の高抵抗拡散領域を逆電圧印加時
に空乏化する範囲の不純物量で形成する事に工り、プレ
ーナ素子の接合終ｇｓｓにおける電界集中を緩和し、降
伏電圧を高めるものである。しかも１本発明で述べた構
造を用いると、従来のガードリング法に比して素子面積
を小さくできる効果がある。この効果は、王接合の拡散
深さが浅い場合にとりわけ有効である。
〔発明の＊ｍｆｌｌ）
本発明の実施例として、本発明で述べた構造を縦型２重
拡散高耐圧パワーＭＯ８電界効果トランジスタに適用し
次場合ｈ■図に示す。第９図において、９１で示し友の
はｎ型高抵抗エピタキシアル層で、比抵抗は５ｏΩ・備
、厚さは８０μｍである。素子の能動領域は２１ｉ、拡
散法に工って形成され、図中９３で示したベースｐ領域
は５μｍの拡散深さを有する。このｐ領域内ＶＣｎ ｆ
Ｊ＆ソース領域９４が形成され、両者の拡散深さの違い
でチャネルを形成する。９３のｐｍ域は素子外周部では
１０μｍの拡散間さとし、接合終滝部における曲率を緩
和しである。このペースｐ領域の外周部に沿って、本発
明で述べ几新しい嵌合終端技術が用いてある０図中９５
で示し友のがイオン注入法で形成しｔ高抵抗ｐ−拡散層
であり、この層の総不純物量はＩＸＩＱ”ｏρ−拡散深
さは２μｍである。９９で示し友のは表面バシペーシ冒
ン酸化膜、９８は王接合の降伏電圧を向上さぜるための
フィールドプレートを示し、９６はチャネルストッパー
用のｎ＋拡散層、１００はこのｎ＋ｍに電気的に接触し
ている等電位リングである。フィールドプレートＭｌと
等電位リング端の間隔Ｆｉｉｓｏμｍｌｃ設定しである
。
拡散高耐圧パワーＭＯ８電界効果トランジスタに適用し
次場合ｈ■図に示す。第９図において、９１で示し友の
はｎ型高抵抗エピタキシアル層で、比抵抗は５ｏΩ・備
、厚さは８０μｍである。素子の能動領域は２１ｉ、拡
散法に工って形成され、図中９３で示したベースｐ領域
は５μｍの拡散深さを有する。このｐ領域内ＶＣｎ ｆ
Ｊ＆ソース領域９４が形成され、両者の拡散深さの違い
でチャネルを形成する。９３のｐｍ域は素子外周部では
１０μｍの拡散間さとし、接合終滝部における曲率を緩
和しである。このペースｐ領域の外周部に沿って、本発
明で述べ几新しい嵌合終端技術が用いてある０図中９５
で示し友のがイオン注入法で形成しｔ高抵抗ｐ−拡散層
であり、この層の総不純物量はＩＸＩＱ”ｏρ−拡散深
さは２μｍである。９９で示し友のは表面バシペーシ冒
ン酸化膜、９８は王接合の降伏電圧を向上さぜるための
フィールドプレートを示し、９６はチャネルストッパー
用のｎ＋拡散層、１００はこのｎ＋ｍに電気的に接触し
ている等電位リングである。フィールドプレートＭｌと
等電位リング端の間隔Ｆｉｉｓｏμｍｌｃ設定しである
。
この構造に工って９００Ｖ以上の降伏電圧が容易に得ら
れ、しかもガードリング構造を用いる場合の様な素子面
積の増大という問題は回避嘔れる。
れ、しかもガードリング構造を用いる場合の様な素子面
積の増大という問題は回避嘔れる。
以上、本発明で述べた新しい接合終電技術ｔ−ＭＯＳト
ランジスタに適用した場合について述べ友が、本発明の
構造ＦｉＭＯＳトランジスタに限らず、バイポーラトラ
ンジスタ、ダイオード等、他のいかなる素子についても
同様に適用できる事はいう箇で％ない。
ランジスタに適用した場合について述べ友が、本発明の
構造ＦｉＭＯＳトランジスタに限らず、バイポーラトラ
ンジスタ、ダイオード等、他のいかなる素子についても
同様に適用できる事はいう箇で％ない。
纂１図は、本発明の基本構造を示した模式図、講２図は
纂１図の構造でｐ型高抵抗拡散層不純物一度が高い場合
の空乏層の拡がり方を現わし友概念図、纂３図は＠２図
の場合に対応する素子内部の電位分布を示す図、累４図
は纂１図の構造で高抵抗拡散項の不純物濃度を適切に選
んだ場合の素子内部の電位分布を示す図、第５図は本発
明のもう一つの構造の模式図、第６図は、藁５図に示し
定構造における素子内部の電位分布を示す図、第７図は
、Ｍ５図の構造を改良し友構造の模式図、纂８図は藁７
図に示し友構造に対する素子内部の電位分布を示す図、
Ｊ［９図は本発明を高耐圧パワーＭＯＳ電界効果トラン
ジスタに適用した場合の実施儒ｔ１１！明するための図
である。 １１・・・半導体基板− １２・・・第１拡散領域ＣＰ）・ １３・・・纂２拡散領域（ｐ）。 １４・・・電位。 １５−°°絶縁膜・
［５６・・・フィールドプレート。 ７７・・・等価ガードリング。 ７８・・・チャンネルストツノ＜拡ａｍ 。 ９１・・・ｆｌｌｔ＋ｌＩｉ抵抗エピタキシアル層。 ９２・・・ｎｆＪ羞板・ ９３・・・ｐ型ベース拡散領域。 ９４・・・ｎ型ソース拡散領域。 ９５・・・高抵抗ｐ塩拡散領域・ ９６・・・チャンネルストツノ（−用ｎ型拡散領域。 ９７・・・ゲート電極ポリシリコン。 ９８・・・ソース劃１ ９９・・・絶縁酸化膜９ １００・・・等電位リング。 代理人 弁理士 則 近 憲 佑 ほか１名 第１図 第２図 第３図 舛Ｖ 第４図 ダ〃ｖ
纂１図の構造でｐ型高抵抗拡散層不純物一度が高い場合
の空乏層の拡がり方を現わし友概念図、纂３図は＠２図
の場合に対応する素子内部の電位分布を示す図、累４図
は纂１図の構造で高抵抗拡散項の不純物濃度を適切に選
んだ場合の素子内部の電位分布を示す図、第５図は本発
明のもう一つの構造の模式図、第６図は、藁５図に示し
定構造における素子内部の電位分布を示す図、第７図は
、Ｍ５図の構造を改良し友構造の模式図、纂８図は藁７
図に示し友構造に対する素子内部の電位分布を示す図、
Ｊ［９図は本発明を高耐圧パワーＭＯＳ電界効果トラン
ジスタに適用した場合の実施儒ｔ１１！明するための図
である。 １１・・・半導体基板− １２・・・第１拡散領域ＣＰ）・ １３・・・纂２拡散領域（ｐ）。 １４・・・電位。 １５−°°絶縁膜・
［５６・・・フィールドプレート。 ７７・・・等価ガードリング。 ７８・・・チャンネルストツノ＜拡ａｍ 。 ９１・・・ｆｌｌｔ＋ｌＩｉ抵抗エピタキシアル層。 ９２・・・ｎｆＪ羞板・ ９３・・・ｐ型ベース拡散領域。 ９４・・・ｎ型ソース拡散領域。 ９５・・・高抵抗ｐ塩拡散領域・ ９６・・・チャンネルストツノ（−用ｎ型拡散領域。 ９７・・・ゲート電極ポリシリコン。 ９８・・・ソース劃１ ９９・・・絶縁酸化膜９ １００・・・等電位リング。 代理人 弁理士 則 近 憲 佑 ほか１名 第１図 第２図 第３図 舛Ｖ 第４図 ダ〃ｖ
Claims (3)
- （１）第一導電ｍｔ−有する半導体基板の表面ＶＣ舵勧
領域を形成するための該基板と異なる導電ｉＭ′に有す
るｗＬ１拡散領域ｔ−有する高耐圧プレーナ型半導体装
置において、前記第１拡散領域とｉｇｔＩ紀基板の形成
する主接合が表面に露出する部分の外周ｇ ｖｃ沿って
、前記第１拡散領域と同じ導電型ｔ１ｒする高低、抗の
第２拡散領域が第１拡散領域と１なる様に形成され、主
接合に逆電圧を印加し定時に、第２拡散領域が完全＆Ｃ
空乏化する事ｔ一時像とする高耐圧プレーナ型半導体装
置。 - （２） ＠−導電型ｔＶする半導体基板の９面に能動領
域を形成するための該基板と異なる導電型ｔＭする第１
の拡散領域ｔＶする高耐圧プレーナ型半導体装置におい
て、前記第１の拡散領域と前記基板の形成する主接合が
表面に露出する部分の外周部に沿って、前記第ｌの拡散
領域と同じ４電型ｔＭする藁ｌの拡散領域と電なる工う
に形成され、前記主接合が基板表１１１１ｃ露出し友部
分並びｖｃ曲記藁２拡散領域表面が絶縁膜で被われ、か
つこの絶縁膜上の一部に主接合並びに第２拡散領域の一
部を被う様に、前記第１拡散領域と同電位に保定れ良導
電膜が形成され、主接合に逆電圧を印加しｔ時、この導
電膜の外側の第２拡散領域が完全に空乏化する事を特徴
とする高耐圧プレーナ型半導体装置。 - （３）前記第２拡散領域の外周部に、半導体基板と同じ
導電型を有する第３拡散領域が、第２拡散領域と電なる
様に形成され、第２拡散領域と第３拡散領域の形成する
接合が表面ｖｃｇ出した部分の上部が絶縁膜で被われ、
かつ、この絶縁膜上に、前耐圧プレーナ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7515682A JPS58192368A (ja) | 1982-05-07 | 1982-05-07 | 高耐圧プレ−ナ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7515682A JPS58192368A (ja) | 1982-05-07 | 1982-05-07 | 高耐圧プレ−ナ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58192368A true JPS58192368A (ja) | 1983-11-09 |
Family
ID=13568056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7515682A Pending JPS58192368A (ja) | 1982-05-07 | 1982-05-07 | 高耐圧プレ−ナ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192368A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151879A (ja) * | 1984-08-21 | 1986-03-14 | Matsushita Electronics Corp | 縦型ｍｏｓ・ｆｅｔ |
| JPS63194366A (ja) * | 1987-02-09 | 1988-08-11 | Toshiba Corp | 高耐圧プレ−ナ型半導体素子 |
| JPH03273682A (ja) * | 1990-03-23 | 1991-12-04 | Fuji Electric Co Ltd | プレーナ型半導体装置 |
| JP2001036085A (ja) * | 1999-06-28 | 2001-02-09 | Intersil Corp | シリコン・パワ・デバイスのためのエッジ終端部 |
| JP2006066788A (ja) * | 2004-08-30 | 2006-03-09 | Mitsubishi Electric Corp | 半導体装置 |
| JP2008016763A (ja) * | 2006-07-10 | 2008-01-24 | Denso Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP2009016618A (ja) * | 2007-07-05 | 2009-01-22 | Denso Corp | 半導体装置およびその製造方法 |
| JP5915756B2 (ja) * | 2012-08-22 | 2016-05-11 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1982
- 1982-05-07 JP JP7515682A patent/JPS58192368A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6151879A (ja) * | 1984-08-21 | 1986-03-14 | Matsushita Electronics Corp | 縦型ｍｏｓ・ｆｅｔ |
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| US9484445B2 (en) | 2012-08-22 | 2016-11-01 | Fuji Electric Co., Ltd. | Semiconductor device and semiconductor device manufacturing method |
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