KR20060036393A - 반도체 소자 및 그 형성 방법 - Google Patents

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KR20060036393A
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KR1020057022794A
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레이몬드 제이 그로버
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

반도체 소자는 활성 영역(7) 및 이 활성 영역 주위의 종단 구조(16)를 포함하는 반도체 바디(22)를 갖는다. 이 종단 구조는, 직렬 접속되어 있으며 활성 영역으로부터 반도체 바디의 주변 에지(42)를 향해서 연장하는 복수의 횡형 트랜지스터 소자(2a 내지 2d)를 포함하되, 활성 영역과 주변 에지 사이의 전압차가 횡형 소자와 제너 다이오드 사이에 분포되도록 게이트 전압을 제어하기 위해 횡형 소자 중 하나의 게이트 전극(4)에 제너 다이오드(8)가 접속되어 있다. 이 종단 구조(16)는 소형으로 더 높은 전압에 견딜 수 있으며, 이 피쳐는 활성 영역(7)의 피쳐와 같은 처리 단계에서 제조하기에 용이하다.

Description

반도체 소자 및 그 형성 방법{TERMINATION STRUCTURES FOR SEMICONDUCTOR DEVICES AND THE MANUFACTURE THEREOF}
본 발명은 예컨대, 절연 게이트 전계 효과 전력 트랜지스터(통상적으로 "MOSFET"라 함) 또는 절연 게이트 바이폴라 트랜지스터(통상적으로 "IGBT"라 함)와 같은 반도체 소자의 전계 종단 구조 및 그 제조 방법에 관한 것이다.
반도체 소자는 활성 구조의 어레이를 그 안에 갖고 있는 활성 영역을 포함하는 반도체 바디를 포함하는 것이 일반적이다. 활성 영역의 주위에서의 소자의 조기 항복을 방지하기 위해서, 종종 활성 영역 주위에 전계 종단 구조를 포함시켜서 매우 높은 전계 발생을 방지할 필요가 있다. 부동 전계 플레이트 및 부동 전계 링과 같은 몇 가지 전계 종단 구조가 공지되어 있다. 이들 구조는 예컨대 1996년의 B. J. Baliga 등의 "Power Semiconductor Devices"의 81페이지부터 113페이지에 개시되어 있으며, 그 내용은 참조 자료로 여기에 포함된다.
본 발명은 소형이면서 높은 전압에 견딜 수 있는 개선된 종단 구조를 제공한다.
본 발명은 활성 영역 및 이 활성 영역 주위의 종단 구조로 이루어진 반도체 바디를 가진 반도체 소자를 제공하며, 이 종단 구조는 직렬 접속되어 있으며, 활성 영역으로부터 반도체 바디의 주변 에지를 향해서 연장하는 복수의 횡형 트랜지스터 소자를 포함하며, 제너 다이오드가 그 게이트 전압을 제어하는 횡형 소자 중 하나의 게이트 전극에 접속되어 있어서, 활성 영역과 주변 에지 사이의 전압차가 횡형 소자와 제너 다이오드 사이에 분포되게 된다.
이런 식으로, 제너 다이오드를 종단 구조에 포함시킴으로써 종단 구조가 견딜 수 있는 전압이 크게 증가될 수 있다.
바람직하게는, 제너 다이오드를 각각의 인접 횡형 트랜지스터의 쌍 사이에 접속시킨다. 바람직한 실시예에서, 각각의 제너 다이오드를 대응하는 쌍의 횡형 트랜지스터 중 활성 영역에 더 가까운 횡형 트랜지스터의 소스 전극과 대응하는 쌍의 다른 횡형 트랜지스터의 게이트 전극 사이에 접속시킨다. 다른 실시예에서는 각각의 제너 다이오드를 대응하는 횡형 트랜지스터 쌍의 게이트 전극들 사이에 접속시킨다.
유익하게, 종단 구조는 소자의 활성 영역의 피쳐와 같은 처리 단계에서 형성된 피쳐를 가짐으로써, 종단 구조의 피쳐를 형성할 추가 처리 단계가 필요 없게 된다.
예컨대, 각각의 횡형 소자는 게이트 절연 물질의 층에 의해서 반도체 바디로부터 절연된 게이트 전극을 포함하는 것이 바람직하며, 횡형 소자의 이 게이트 전극 및 게이트 절연 물질의 층은 활성 영역의 소자의 절연 전극 및 절연 전극을 절연시키는 물질의 층과 같은 처리 단계에서 형성한다.
이 활성 영역은 트렌치 게이트 반도체 소자를 포함할 수 있으며, 이 경우 종단 구조의 횡형 트랜지스터는 바람직하게는 트렌치 게이트 트랜지스터이다. 더 상세하게는, 횡형 소자는 게이트 전극이 그 안에 형성된 트렌치를 포함할 수 있으며, 횡형 소자의 트렌치는 활성 영역의 소자의 게이트 트렌치와 같은 각각의 처리 단계에서 형성한다.
다른 방안으로, 활성 영역은 평탄 게이트 반도체 소자를 포함할 수 있으며, 종단 구조의 횡형 트랜지스터는 평탄 게이트 트랜지스터이다.
횡형 소자는 제 1 도전형의 영역 및 그 아래에 반대 도전형인 제 2 도전형의 영역을 포함할 수 있으며, 여기서 활성 영역은 횡형 소자의 제 1 도전형 영역과 같은 처리 단계에서 형성된 제 1 도전형의 영역을 가진 소자를 포함한다.
바람직하게는, 횡형 소자의 게이트 전극을 다결정 실리콘으로 형성하는 실시예에서, 게이트 전극과 같은 처리 단계에서 증착된 다결정 실리콘으로 이루어진 제너 다이오드를 형성한다. 예컨대, 제너 다이오드는 횡형 구성이 될 수 있으며, 관련된 횡형 소자의 게이트 전극과 일체로 형성할 수 있다.
본 발명은 활성 영역 및 이 활성 영역 주위의 종단 구조를 포함하는 반도체 바디를 가진 반도체 소자를 형성하는 방법을 더 제공하며, 이 종단 구조는 직렬 접속되어 있으며, 활성 영역으로부터 반도체 바디의 주변 에지를 향해서 연장하는 복수의 횡형 트랜지스터 소자를 포함하며, 제너 다이오드가 그 게이트 전압을 제어하는 횡형 소자 중 하나의 게이트 전극에 접속되어 있어서, 활성 영역과 주변 에지 사이의 전압차가 횡형 소자와 제너 다이오드 사이에 분포되게 되고, 여기서 이 횡형 소자의 게이트 전극은 다결정 실리콘으로 이루어지며, 이 방법은 게이트 전극과 같은 처리 단계에서 증착된 다결정 실리콘으로 이루어진 제너 다이오드를 형성하는 단계를 포함한다.
바람직한 실시예에서, 각각의 횡형 소자는 게이트 전극이 그 안에 형성된 트렌치를 포함하고, 이 방법은 활성 영역의 소자의 게이트 트렌치와 같은 각각의 처리 단계에서 횡형 소자의 트렌치를 형성하는 단계를 포함한다.
본 발명의 실시예가 첨부된 개략도를 참조로 예시로서 설명될 것이다.
도 1은 본 발명의 실시예의 종단 구조의, 서로 접속된 트랜지스터 소자와 제너 다이오드를 도시하는 회로도,
도 2는 본 발명에 따른 트렌치-게이트 반도체 소자의 활성 영역과 종단 구조의 단면을 도시하는 도면,
도 3은 도 2의 반도체 소자의 모서리 부분의 활성 영역과 종단 구조의 단면을 도시하는 도면,
도 4는 도 2의 반도체 소자의 모서리 부분의 활성 영역과 종단 구조를 도시 하는 평면도,
도 5는 본 발명의 다른 실시예의 종단 구조의, 서로 접속된 트랜지스터 소자와 제너 다이오드를 도시하는 회로도,
도 6은 도 5의 구성을 포함하는 트렌치-게이트 반도체 소자의 활성 영역과 종단 구조의 단면을 도시하는 도면,
도 7은 도 6의 반도체 소자의 모서리 부분의 활성 영역과 종단 구조를 도시하는 평면도,
도 8은 본 발명에 따른 평탄 게이트 반도체 소자의 활성 영역 및 종단 구조를 도시하는 단면도,
도 9는 도 8의 반도체 소자의 모서리부의 활성 영역과 종단 구조의 단면을 도시하는 도면.
도면은 개략적인 것으로 실축으로 도시된 것이 아니라는 점에 주의한다. 이들 면의 부분의 관련 치수 및 비율은 도면의 명확성 및 편의를 위해서 크기를 확대하거나 축소했다. 전체적으로 수정된 각각의 실시예에서 대응하는 또는 유사한 특징부에는 같은 참조 번호가 사용된다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자의 종단 구조에 사용되는, 서로 직렬로 접속된 p채널 MOSFET(2a-2d)의 열을 도시하고 있다. 제너 다이오드(8)는 인접한 횡형 트랜지스터의 쌍 사이에 각각 접속되어 있다. 각각의 제너 다이오 드는 대응하는 쌍의 횡형 트랜지스터 중 활성 영역에 가까운 횡형 트랜지스터의 소스와 대응하는 쌍의 다른 트랜지스터의 게이트 사이에 접속되어 있다. 더 상세하게는, 도 1의 실시예에서 각각의 MOSFET는 게이트 전극(4)과 드레인 전극(6) 사이에 접속된 제너 다이오드(8)를 갖고 있으며, 이 다이오드는 그 캐소드가 게이트 전극을 향해서 접속되어 있다. 이 열 중 제 1 MOSFET(2a)의 소스 전극(10)은 이 열의 다음 MOSFET(2b)의 드레인 전극에 접속되어 있으며, 이 열을 따라서 이런 식으로 이어진다. MOSFET는 공통의 바디 영역을 갖고 있으며, 따라서 바디 종단(12)이 서로 접속되는 것으로 도시되어 있다. 예로써, 4개의 MOSFET와 제너 다이오드의 쌍이 도시되어 있지만, 소자 양단에 인가될 전압에 따라서 다른 수의 소자가 사용될 수 있다는 것을 이해할 것이다. 이후 단면도에서 분명하게 하기 위해서 오직 3개의 횡형 소자만이 종단 구조에 도시된다.
종단 구조에서, 이 열의 한쪽 단부인 제 1 MOSFET(2a)의 드레인 전극은 반도체 소자의 제 1 주 전극에 전기적으로 접속되고, 이 열의 다른 쪽 단부인 마지막 MOSFET(2d)의 소스 전극(10)은 반도체 소자의 제 2 주 전극에 전기적으로 접속된다.
도 1의 MOSFET 및 제너 다이오드가 도시된 방식으로 서로 접속되어서, 각각의 제너 다이오드는 MOSFET 양단에 전압이 인가되고, 관련 제너 다이오드가 다이오드의 제너 전압과 임계 전압을 합한 것보다 더 크면, MOSFET가 턴온하도록 각각의 MOSFET의 게이트 전압을 제어하는 역할을 한다. MOSFET와 다이오드의 열에 걸리는 전위가 이들에 분산되어서, 반도체 바디에 관련 전계를 거의 균일하게 분산시킴으 로써 한곳에 전계가 집중되어서 조기 항복을 유발하는 것을 방지한다.
도 1에 도시된 종단 배열을 포함하는 반도체 소자의 단면도가 도 2에 도시된다.
이 소자의 활성 영역(7)이 도면 좌측에 도시되어 있으며, 종단 구조(16)가 우측에 도시되어 있다. 예로서, 도시된 활성 영역은 트렌치 게이트 트랜지스터 셀을 포함한다. 제 1 도전형(이 예에서는 n형)의 소스 및 드레인 영역(9, 14)은 각각 반대인 반도체 바디(22:단결정 실리콘의 형태인) 내의 제 2 도전형(즉, 이 예에서는 p형)의 채널 수용 영역(15)에 의해 서로 나누어져 있다. 전형적으로 다결정 실리콘의 형태인 게이트 전극(11)은 영역(9, 15)을 통해서 하부의 드레인 영역(14)으로 연장하는 트렌치(20) 내에 존재한다. 게이트 전극은 게이트 절연 물질(25)의 층에 의해 반도체 바디로부터 분리된다. 소자가 온 상태일 때, 기존 방식으로 게이트 전극(11)에 전압 신호를 인가함으로써 영역(15)에 도전 채널(17)을 유도하고 소스 영역(9)과 드레인 영역(14) 사이에 이 도전 채널(17)의 전류 흐름을 제어한다.
소스 영역(9)은 이 실시예에서는 소스 전극(23)에 의해서 실시된 반도체 소자의 제 1 주 전극에 의해 접촉된다. 이러한 접촉은 소자 바디의 상부 주표면(22a)에서 이루어진다. 도시된 예는 "외호 형상(moated)"의 소스에서 소자 바디로의 접촉을 포함하고, 여기서 소스 영역(9)을 통해서 홈(26)이 에칭되어서 소스 전극(23)과 채널 수용 영역(15) 사이의 직접 접촉을 가능하게 한다. 이러한 구조는 소스 영역의 주입을 패터닝하는 데 마스크가 필요없기 때문에 소자 제조 과정의 마스크의 수를 줄일 수 있다. 도 2의 활성 영역(7)에 도시된 구성을 가진 트렌치 게이트 소 자를 제조하는 방법의 예가 EP-A-0889511 호에 개시되어 있고, 그 내용은 여기에 참고 자료로서 포함된다.
예컨대, 도 2는 높은 도전성(n+)의 기판 영역(14b) 상의 높은 저항(n-, 저농도 도핑)의 에피텍셜 층에 의해 형성된 드레인-드리프트 영역(14a)을 포함한다. 이 기판 영역(14b)은 영역(14a)과 같은 도전형(이 예에서는 n형)이어서 수직형 MOSFET를 제공할 수도 있고, 반대 도전형(이 예에서는 p형)이여서 수직형 IGBT를 제공할 수도 있다. 기판 영역(14b)은, MOSFET의 경우에는 이른바 드레인 전극 및 IGBT의 경우에는 이른바 애노드 전극인 반도체 소자의 제 2 주 전극(24)에 의해서 소자 바디의 바닥 주 표면(22b)에 접촉된다.
도 2에 도시된 종단 구조는 횡형 트렌치 게이트 트랜지스터 셀을 포함한다. 각각의 횡형 소자는 게이트 전극(31)이 그 안에 형성된 트렌치(30)를 포함하며, 이는 게이트 절연 물질(32)에 의해서 반도체 바디(22)로부터 분리되어 있다. 절연 덮개부(34)가 반도체 바디의 상부 주 표면(22a)(활성 영역의 홈들(26) 사이의 표면으로 한정됨) 위를 연장하고 있다. 온 상태일 때(소자의 통상의 동작 동안 횡형 소자는 물론 턴온하지 않을 것이지만), 채널(35)은 트렌치(30)의 한쪽에서 p형 영역(15) 사이에서 연장해서, 드레인-드리프트 영역(14a)에 형성될 것이다. 도시된 실시예에서, 채널(35)은 p형 전하 캐리어로 형성될 것이다.
활성 영역에 인접한 횡형 소자의 드레인 영역은 소스 전극(23)에 접속된다. 최외각 횡형 소자의 소스 영역은 웨이퍼로부터 반도체 바디(22)를 커팅할 때 형성되는 주변 에지(42)의 거친 표면에 의해 드레인 전극(24)으로 단락될 수 있다. 다 른 방안으로, 영역(15)은 반도체 바디의 표면 위로 연장하는 추가 도전성 커넥터에 의해 드레인 전극(24)으로 접속될 수 있다.
트렌치(30), 게이트 절연 물질(32) 및 게이트 전극(31)과 같은 종단 구조의 피쳐는 활성 영역의 트렌치(20), 게이트 절연 물질층(25) 및 게이트 전극(11)으로 이루어진 구성에 대응한다는 것을 도 2로부터 알 수 있다. 이는 종단 구조의 이들 소자를 형성하기 위해 추가 단계를 요구하지 않고, 대응하는 활성 영역 피쳐와 같은 공정 단계로 효율적으로 제조될 수 있다.
활성 영역(7) 내의 소자의 소스 영역을 형성하는 고농도 도핑된 제 1 도전형 영역(9)이 도 2(및 다른 도면)에 도시되어 있으며, 종단 구조(16)를 따라서 계속 이어진다. 다른 방안으로, 종단 구조 영역은 주입 과정에서 이러한 영역을 형성하도록 마스킹될 수 있다. 도 2의 실시예에서, 이는 블랭킷 주입(blanket implantation)으로 종단 구조 영역을 마스킹하기 위해서는 추가 마스크가 필요할 것이다.
도 1에 도시된 바와 같이, 종단 구조의 횡형 트랜지스터의 게이트 전극은 제너 다이오드(8)에 의해서 각각의 드레인 전극에 접속된다. 이러한 관점에서의 주입이 도 3에 도시되어 있다. 게이트 전극 물질은 확장부(39)를 형성하는 트렌치(30) 외부로 연장한다. 게이트 확장부(39)(이 실시예에서는 n형 다결정 실리콘인)는 p형 다결정 실리콘(37)의 층과 접촉하여, 제너 다이오드(8)를 형성한다. 활성 영역에 가장 가까운 횡형 소자와 관련된 제너 다이오드를 제외하고는, p형 다결정 실리콘 층(37)은 금속 스트랩(38)에 의해서 홈(26)의 표면에서 반도체 바디의 p형 영역 (15)에 전기적으로 접속되어 있으며, 활성 영역에 가장 가까운 횡형 소자와 관련된 제너 다이오드는 소스 전극(23)에 의해 접속되어 있다.
다결정 실리콘 형성층(37) 및 확장부(39)는 증착된 다결정 실리콘 물질을 적절하게 마스킹해서 게이트 트렌치를 충진하고, 에칭백 단계 동안 이 물질을 활성 영역의 트렌치의 상부만 남김으로써, 제공할 수 있다. 한가지 방안으로, 증착된 다결정 실리콘은 인시츄(in-situ) n형 도핑할 수 있고, 층(37)은 적절한 마스크를 통해서 p형 주입 또는 확산함으로써 형성할 수 있다. 다른 방안으로, 증착된 다결정 실리콘은 도핑되지 않고, 적절하게 마스킹된 주입 또는 확산 단계에 의해 n 또는 p형 도핑함으로써 소자(37, 39)를 형성할 수 있다.
다른 변형예에서, 확장부(39)는 일련의 증착, 도핑(물질이 인시츄 도핑되지 않았다면) 및 에칭 단계에 의해서 제공될 수 있으며, 층(37)은 별도의 일련의 단계에 의해 형성될 수 있다.
전용 처리 단계를 추가할 필요가 없게 하기 위해서, 이 실시예 및 이하 설명되는 실시예에서, 금속 스트랩(38)(및 도 6의 38a)을 소스 전극과 같은 처리 단계에서 종단 구조에 형성할 수 있다.
도 2, 3 및 6에 도시된 바와 같이, p형 영역(36)이 상부 주 표면(22a)에 인접한 소스 영역들(9) 사이에서 채널 수용 영역(15)에 포함될 수 있으며, 이는 채널 수용 영역(15)보다 더 고농도로 도핑된다. 이들 영역은 적절한 마스크의 윈도우를 통해 주입함으로써 형성할 수 있다. 이들 영역은 공지된 방식의 역할을 해서 채널 수용 영역(15)과 표면 전극(23) 사이에 양호한 접촉을 제공한다. 이들 영역은 도 3 에 도시된 실시예에서 종단 구조에 포함되어서 영역(15)과 금속 스트랩(38) 사이의 접촉을 강화시킬 수 있다. 영역(36)은 인접 트렌치의 바닥부 부근의 전계를 감소시키기 위해 활성 영역 및/또는 종단 구조의 채널 수용 영역(15)보다 더 깊이 연장할 수도 있다.
종단 구조가 차지하는 면적은 그 구조의 대부분에서 제한된 트렌치 공간을 갖게 하고, 다결정 실리콘 층(37) 및 금속 스트랩(38)에 필요한 공간만을 증가시킴으로써 최소화될 수 있다. 예컨대, 도 4에 개략적으로 도시된 바와 같이, 제너 다이오드(8)는 반도체 바디의 주변 에지(42)에 인접해서 반도체 바디의 한쪽 모서리를 향해서 위치될 수 있다. 도 4에 도시된 소자의 상부에 놓인 반도체 소자의 피쳐는 도식화하기 위해서 도시 생략했다. 도 4의 실시예에서, 스트라이프 형상의 5개의 트렌치(30)가 종단 구조(16)의 활성 영역(7)을 둘러싸고 있다. 활성 영역(7)의 트렌치도 스트라이프 형상이 될 수 있다. 활성 영역에 대해서 예컨대 정사각형 또는 밀집 육각 구조 형상과 같은 다른 형상이 사용될 수도 있다.
도 1에 도시된 구성과는 다른 구성이 도 5에 도시되어 있다. 이 실시예에서, 각각의 제너 다이오드(8)가 이 열의 대응하는 인접하는 횡형 트랜지스터의 쌍의 게이트 사이에 접속된다. 즉, 제 1 제너 다이오드의 캐소드는 트랜지스터(2d)의 게이트에 접속되고, 애노드는 트랜지스터(2c)의 게이트에 접속되며, 이 열을 따라서 이런 식으로 이어진다. 다른 다이오드의 캐소드는 트랜지스터(2a)의 게이트에 접속되고, 애노드는 반도체 소자의 제 1 주 전극에 접속된다. 트랜지스터(2d)의 게이트는 반도체 소자의 제 2 주 전극에 접속된다.
도 5의 구성에서, 트랜지스터와 다이오드의 열은 다이오드의 제너 전압의 4배인 최대 전압 강하를 지원할 수 있다.
도 5에 도시된 종단 배치를 포함하는 반도체 소자의 단면도가 도 6에 도시되어 있다. 이는 제너 다이오드가 제공되는 영역의 단면도이다. 종단 구조의 나머지 부분의 한 위치의 단면은 예컨대 위의 도 2와 같을 수 있다. 도 3과 유사한 방식으로, 금속 스트랩(38)은 n형 다결정 실리콘 층(37)과 접촉한다. 도 3과는 반대로, 도 6의 금속 스트랩(38)도 활성 영역(7)에 더 가까운 횡형에서 인접 횡형 트랜지스터의 게이트 전극 확장부(39)와 접촉하고, 반도체 바디의 p형 영역(15)으로부터는 절연되어 있다. 금속 스트랩(38)은 여기서 (인접 트랜지스터의 게이트 확장부(39)에 만나서 백투백(back to back) 형태의 제너 다이오드를 형성하도록 n형 다결정 실리콘 층(37)을 잇는 대신) 제너 다이오드의 열을 서로 접속시키는 역할을 한다.
다른 금속 스트랩(38a)이 도 6의 실시예에서 제공되어서 최외각 횡형 소자의 게이트 전극과 그 소스 영역을 전기적으로 접속시킨다. 소스 영역은 에지(42)를 커팅하는 처리에 의해서 드레인 영역에 단락된다(혹은 추가 도전성 도체가 이러한 접속을 제공할 수도 있다).
도 7은 도 6의 실시예에 따른 반도체 바디의 모서리 부분의 평면도로, 종단 구조(16)의 제너 다이오드의 구성을 도시하는 도면이다. 이 실시예에서, 4개의 스트라이프 형상의 트렌치가 종단 구조의 소자의 활성 영역(7)을 둘러싸고 있다. 도 4와 유사하게, 도 7에 도시된 소자의 위에 있는 반도체 소자의 피쳐는 도식화를 위해 도시하지 않았다.
도 2에 도시된 소자의 전형적인 실시예에서, 종단 구조(16)의 횡형 소자의 피치는 2.4 마이크론이고, 트렌치의 폭은 0.5 마이크론이다. 게이트 절연층(25)은 40nm의 실리콘 이산화물의 층이고, n형 영역(14a)은 cm3당 1×1016의 인 또는 비소 원자를 갖고 있고, p형 영역은 cm3당 1×1017의 도핑 레벨을 갖고 있다. 게이트 전극은 cm3당 1×1020의 인 원자의 도핑 레벨을 가진 n형 다결정 실리콘으로 이루어져 있다.
도 3 및 6에 도시된 제너 다이오드에서, 다결정 실리콘 층(37)의 p형 도핑 레벨은 전형적으로 cm3당 1×1020의 붕소 원자가 될 수 있다. 따라서, 이 실시예에서, 다결정 실리콘 형성 소자(37, 39)를 우선 이 레벨로 균일하게 p형 도핑하고, 이후에 소자(39) 위에 p형 도펀트가 도핑되도록, 마스킹한 상태로 층(37)을 cm3당 1×1020의 인 원자의 농도로 n형 도펀트를 주입한다. 최종 다이오드의 제너 전압을 이 정도에 맞추도록 소자(37, 39)의 도핑 레벨을 변화시킬 수 있다는 것을 이해할 것이다.
도 3 및 도 6에 도시된 제너 다이오드(8)를 수용하기 위해서, 횡형 소자의 피치를 예컨대 약 15마이크론으로 국부적으로 증가시킬 수 있다.
도 3에 도시된 구조의 실시예에서, 위에 주어진 파라미터에서, 소자의 주변 에지(42)에 인접하는 트랜지스터는 약 2.3V의 임계 전압을 가질 것이며, 제너 전압 은 약 7.5V가 될 것이다. 따라서, 트랜지스터 및 다이오드 조합은 약 9.8V에서(혹은 이 값의 약간 위에서) 통전 상태가 되기 시작할 것이고, 이 전압을 인접 횡형 소자의 소스로 전달할 것이다. 따라서, 그 소스와 영역(14a) 사이에 역바이어스가 걸려서 임계 전압을 약 3.8V로 증가시킬 것이다. 제 2 트랜지스터 및 다이오드에 인가될 수 있는 전압은 따라서 약 11.3V이고 이러한 관계는 횡형 소자와 다이오드의 열을 따라 이어진다. 4개의 소자의 쌍의 열에서, 종단 구조는 약 45V까지 견딜 수 있다. 횡형 소자의 피치가 2.4 마이크론이기 때문에, 종단 구조를 수용하는 데 9.6 마이크론만이 요구될 것이다.
도 5의 실시예에서, 횡형 소자와 제너 다이오드의 열 양단에 인가될 수 있는 전압은 제너 다이오드의 제너 전압의 합과 같을 것이다. 예컨대, 위에 설명된 파라미터를 사용하면, 4개의 제너 다이오드의 열은 30V의 전압까지 강하할 것이다.
위에 설명된 실시예의 활성 영역의 트렌치-게이트 소자는 외호 형상 소스 구성을 갖고 있다. 본 발명이 주입 형성이 아닌 소스 영역이 마스킹되는 구성에도 동일하게 적용될 수 있다는 것을 이해할 것이다. 이 경우, 각각의 트렌치에 인접한 소스 영역이 서로 이격되어서 종단 구조의 금속 스트랩(38)이 반도체 소자의 주표면(22a)에서 p형 영역(15)과 접촉하도록 주입은 마스킹된다.
본 발명은 트렌치-게이트 소자는 물론 평탄 게이트 소자에도 적용할 수 있다. 본 발명을 이용한 평탄 게이트 소자의 단면도가 도 8 및 도 9에 도식적으로 도시되어 있다. 이들 도면은 각각 도 2 및 도 3과 유사하며, 도 2 및 도 3과 유사하게 도 1에 따른 종단 구조에 구성된 활성 영역 및 제너 다이오드의 외호 형상 접촉 을 가진 실시예를 도시하고 있다. 도 9에 도시된 바와 같이, 평탄 게이트 전극(31')(이 실시예에서는 n형 다결정 실리콘으로 이루어짐)이 반도체 바디(22) 위로 연장해서 각각 p형 다결정 실리콘 층(37)과 인접해서 제너 다이오드(8)를 형성한다.
본 발명이 활성 영역에 MOSFET를 가진 소자에 관해서 설명되었지만, 예컨대 IGBT, 사이리스터, 또는 정류기와 같은 다른 소자의 범위에도 사용될 수 있다는 것을 이해할 것이다. 활성 영역의 소자가 종단 구조의 피쳐와 같은 처리 단계에서 형성될 수 있는 피쳐를 가진 애플리케이션에서 특히 유익하고 적용이 용이하다는 것을 이해할 것이다.
위의 실시예에서 특정 도전형이 간주되었지만, 본 발명의 범주에서 이 도전형은 반대가 될 수 있으며, 즉 n형이 p형으로 대치될 수 있으며, 그 반대로도 가능하다는 것을 이해할 것이다. 도면에 도시된 실시예에서, 활성 소자는 n 채널 소자로, 영역(9, 14)은 n형 도전형이고, 영역(15)은 p형이며, 전자 반전 채널(17)이 게이트 전극(11)에 의해 영역(15)에 도입된다. 반대 도전형 도펀트를 사용함으로써, 이러한 소자는 p채널 소자이다. 이 경우, 영역(9, 14)은 p형 도전형이고, 영역(15)은 n형이며, 정공 반전 채널(17)이 게이트 전극(11)에 의해 영역(15)에 도입된다. 또한, 이 실시예에서, 이론상 종단 구조에 도입되는 채널(35)은 횡형 소자가 턴온되면, p형 영역(14a)에서 전극 반전 채널이 될 수 있다.
본 개시물을 읽음으로써, 다른 수정 및 변형예가 당업자에게 자명할 것이다. 이러한 수정 및 변형예는 동등물 및 이미 알려져서 여기 이미 설명된 특징 대신 혹 은 이에 더해서 사용될 수 있는 다른 특징을 포함할 수 있다.
이 출원에서 청구항이 특징들의 특정 조합에 대해서 구성되었지만, 본 발명의 개시물의 범주는 여기 분명하게, 혹은 시사적으로 개시된 특징의 임의의 새로운 조합도 포함하며, 이는 임의의 청구항에 현재 청구된 것과 같은 본 발명과 관련되는지 여부에 무관하게, 혹은 본 발명과 같은 기술적인 문제 중 일부 혹은 전부를 제거하는지 여부에 무관하다.
각각의 실시예에서 설명된 특징들은 하나의 실시예에서 조합되어 제공될 수 있다. 오히려, 간략하게 하기 위해 하나의 실시예에만 설명된 다양한 특징이 개별적으로 혹은 임의의 적절한 조합으로 제공될 수 있다. 출원인은 본 출원 혹은 본 출원으로부터 파생된 임의의 다른 출원의 계류중에 이러한 특징 및/또는 이러한 특징의 조합에 대해 새로운 청구항이 이루어질 수 있다는 점을 강조한다.

Claims (12)

  1. 활성 영역(7) 및 상기 활성 영역 주위의 종단 구조(16)를 포함하는 반도체 바디(22)를 가진 반도체 소자에 있어서,
    상기 종단 구조는, 직렬 접속되어 있으며 상기 활성 영역으로부터 상기 반도체 바디의 주변 에지(42)를 향해서 연장하는 복수의 횡형 트랜지스터 소자(2a 내지 2d)를 포함하되,
    상기 활성 영역과 상기 주변 에지 사이의 전압차가 상기 횡형 소자와 상기 제너 다이오드 사이에 분포되도록 상기 게이트 전압을 제어하기 위해 상기 횡형 소자 중 하나의 게이트 전극(4)에 제너 다이오드(8)가 접속되어 있는
    반도체 소자.
  2. 제 1 항에 있어서,
    상기 제너 다이오드(8)는 인접한 횡형 트랜지스터(2a 내지 2d)의 쌍 각각 사이에 접속되어 있는
    반도체 소자.
  3. 제 2 항에 있어서,
    각각의 상기 제너 다이오드(8)는 상기 대응하는 횡형 트랜지스터의 쌍 중 상기 활성 영역(7)에 더 가까운 횡형 트랜지스터의 소스 전극(10)과 대응하는 쌍의 다른 횡형 트랜지스터의 상기 게이트 전극(4) 사이에 접속되어 있는
    반도체 소자.
  4. 제 2 항에 있어서,
    각각의 상기 제너 다이오드(8)는 상기 대응하는 횡형 트랜지스터 쌍의 게이트 전극(4)들 사이에 접속되어 있는
    반도체 소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    각각의 횡형 소자(2a 내지 2d)는 게이트 절연 물질의 층(32)에 의해 상기 반도체 바디(22)로부터 절연된 게이트 전극(31)을 포함하고,
    상기 횡형 소자의 상기 게이트 전극 및 상기 게이트 절연 물질의 층은, 상기 활성 영역(7)의 소자의 절연 전극(11) 및 상기 절연 전극을 절연하는 물질의 층(25)과 같은 각각의 처리 단계에서 형성하는
    반도체 소자.
  6. 제 5 항에 있어서,
    상기 활성 영역(7)은 트렌치-게이트 반도체 소자를 포함하고,
    상기 종단 구조(16)의 상기 횡형 트랜지스터는 트렌치-게이트 트랜지스터인
    반도체 소자.
  7. 제 5 항 또는 제 6 항에 있어서,
    각각의 횡형 소자(2a 내지 2d)는 상기 게이트 전극(31)이 그 안에 형성된 트렌치(30)를 포함하고,
    상기 횡형 소자의 상기 트렌치는 상기 활성 영역(7)의 소자의 게이트 트렌치(20)와 같은 각각의 처리 단계에서 형성하는
    반도체 소자.
  8. 제 5 항에 있어서,
    상기 활성 영역(7)은 평탄 게이트 반도체 소자를 포함하고,
    상기 종단 구조(16)의 상기 횡형 트랜지스터는 평탄 게이트 트랜지스터인
    반도체 소자.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 횡형 소자(2a 내지 2d)는 제 1 도전형의 영역(15) 및 그 아래에 반대인 제 2 도전형의 영역(14a)을 포함하고,
    상기 활성 영역(7)은 상기 횡형 소자의 제 1 도전형 영역과 같은 처리 단계에서 형성한 상기 제 1 도전형의 영역(15)을 포함하는
    반도체 소자.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 횡형 소자의 상기 게이트 전극(31)은 다결정 실리콘으로 이루어지고,
    상기 제너 다이오드(8)는 상기 게이트 전극과 같은 처리 단계에서 증착된 다결정 실리콘으로 이루어지는
    반도체 소자.
  11. 활성 영역(7) 및 상기 활성 영역 주위의 종단 구조(16)를 포함하는 반도체 바디(22)를 가진 반도체 소자를 형성하는 방법에 있어서,
    상기 종단 구조는, 직렬 접속되어 있으며 상기 활성 영역으로부터 상기 반도체 바디의 주변 에지(42)를 향해서 연장하는 복수의 횡형 트랜지스터 소자(2a 내지 2d)를 포함하고,
    상기 활성 영역과 상기 주변 에지 사이의 전압차가 상기 횡형 소자와 상기 제너 다이오드 사이에 분포되도록 상기 게이트 전압을 제어하기 위해 상기 횡형 소자 중 하나의 게이트 전극(4)에 제너 다이오드(8)가 접속되어 있으며,
    상기 횡형 소자의 상기 게이트 전극(31)은 다결정 실리콘으로 이루어지고,
    상기 방법은
    상기 게이트 전극과 같은 처리 단계에서 증착된 다결정 실리콘으로 이루어진 제너 다이오드를 형성하는 단계를 포함하는
    반도체 소자 형성 방법.
  12. 제 11 항에 있어서,
    각각의 횡형 소자(2a 내지 2d)는 상기 게이트 전극(31)이 그 안에 형성된 트렌치(30)를 포함하고,
    상기 방법은
    상기 횡형 소자의 상기 트렌치를 상기 활성 영역(7)의 소자의 게이트 트렌치(20)와 같은 각각의 처리 단계에서 형성하는 단계를 포함하는
    반도체 소자 형성 방법.
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