JP2006526287A - 半導体装置のための終端構造及びこの構造の製造方法 - Google Patents

半導体装置のための終端構造及びこの構造の製造方法 Download PDF

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Abstract

半導体本体（２２）を有した半導体装置であって、活性領域（７）及び活性領域を取り囲む終端構造（１６）を備える。終端構造は直列に接続され且つ活性領域から半導体本体の周辺端部（４２）に向かって延在する複数の横型トランジスタ装置（２ａ乃至２ｄ）と複数装置の内の一つのゲート電極に接続されたゼナーダイオード（８）を備え、活性領域と周辺端部との間の電圧差が複数装置とゼナーダイオードに渡って分配されるようにゼナーダイオードがゲート電極のゲート電圧を制御する。この終端構造はコンパクトな態様で高電圧に耐え、その要素は活性領域の要素と同一処理工程で形成しやすい。

Description

この発明は、例えば、絶縁ゲート電界効果型電力トランジスタ（通常、“ＭＯＳＦＥＴ”と称される）や絶縁ゲートバイポーラトランジスタ（通常、“ＩＧＢＴ”と称される）等の半導体装置のための電界終端構造、そして、その構造の製造に関する。
半導体装置は、通常、複数活性構造のアレイを内部に有する活性領域を備える半導体本体を含む。活性領域周辺における装置の早期絶縁破壊を防止するために活性領域周辺に電界終端構造を含み過度な高電界が生じることを防止することが屡々必要となる。浮遊電界プレートや浮遊電界リング等の各種電界終端構造が当技術分野で知られている。これらの構造は、例えば、引用例としてその内容が開示に含まれる、Ｂ．Ｊ．Ｂａｌｉｇａによる１９９６年発行の“Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ”の８１乃至１１３頁に論じられている。
この発明はコンパクトな態様で高電圧に耐えられる改良された終端構造を提供しようというものである。
この発明は、半導体本体を有した半導体装置であって、活性領域及び該活性領域を取り囲む終端構造を備え、前記終端構造は直列に接続され且つ前記活性領域から前記半導体本体の周辺端部に向かって延在する複数の横型トランジスタ装置と該複数装置の内の一つのゲート電極に接続されたゼナーダイオードを備え、前記活性領域と前記周辺端部との間の電圧差が前記複数装置と前記ゼナーダイオードに渡って分配されるように前記ゼナーダイオードが前記ゲート電極のゲート電圧を制御する半導体装置を提供する。
このように終端構造内にゼナーダイオードを組み込むことによりこの終端構造が耐えうる電圧が著しく高くなる。
好ましくは近傍横型トランジスタの各組の間にゼナーダイオードが接続されている。好ましい実施形態では各組の前記活性領域に近い横型トランジスタのソース電極とその組の他の横型トランジスタのゲート電極との間にゼナーダイオードの各々が接続されている。別の実施形態では横型トランジスタの各組のゲート電極の間に各ゼナーダイオードが接続されている。
前記終端構造は前記装置の前記活性領域の要素を形成するのと同じ処理工程で形成されている要素を含むと効果的であり、前記終端構造の要素を形成するための余計な処理工程が避けられる。
例えば、各横型装置は、好ましくは、ゲート絶縁材料の層により前記半導体本体から分離されたゲート電極を備え、前記複数横型装置の複数ゲート電極及びゲート絶縁材料の複数層が前記活性領域内の複数装置の複数絶縁電極及び該絶縁電極を絶縁するゲート絶縁材料の複数層と同じ処理工程で形成されている。
前記活性領域は複数トレンチゲートトランジスタ装置を備えてもよく、この場合、前記終端構造の前記複数横型トランジスタは複数トレンチゲートトランジスタであると好ましい。さらに特に、各横型装置は内部にゲート電極を有するトレンチを備え、前記複数横型装置の複数トレンチが前記活性領域内の複数装置の複数ゲートトレンチと同じ処理工程で形成されていてもよい。
これとは別に、前記活性領域は複数プレーナゲート半導体装置を備え、前記終端構造の前記複数横型トランジスタは複数プレーナゲートトランジスタであってもよい。
前記複数横型装置は第一導電型の領域を含み、該領域は反対の第二導電型の下部領域の上に在ってもよく、ここでは、前記複数横型装置の前記第一導電型の領域と同じ処理工程で形成された前記第一導電型の領域を前記活性領域が備える。
ある実施形態では、前記複数横型装置の前記複数ゲート電極は多結晶シリコンで形成され、そして、前記ゼナーダイオードは前記複数ゲート電極と同じ処理工程で多結晶シリコンを堆積させて形成されていると効果的である。例えばゼナーダイオードは横型構造で関連する横型装置のゲート電極と一体に形成されてもよい。
この発明は、さらに、半導体本体を有した半導体装置であって、活性領域及び該活性領域を取り囲む終端構造を備え、前記終端構造は直列に接続され且つ前記活性領域から前記半導体本体の周辺端部に向かって延在する複数の横型トレンチゲートトランジスタ装置と該複数装置の内の一つのゲート電極に接続されたゼナーダイオードを備え、前記活性領域と前記周辺端部との間の電圧差が前記複数横型装置と前記ゼナーダイオードに渡って分配されるように前記ゼナーダイオードが前記ゲート電極のゲート電圧を制御し、前記複数横型装置の前記複数ゲート電極は多結晶シリコンで形成されている半導体装置において、前記複数ゲート電極と同じ処理工程で多結晶シリコンを堆積させて前記ゼナーダイオードを形成する半導体装置の製造方法を提供する。
好ましい実施形態では、各横型装置は内部に前記ゲート電極を有するトレンチを備え、前記方法は前記活性領域内の複数装置の複数ゲートトレンチと同じ処理工程で前記複数横型装置の複数トレンチを形成する。
この発明の実施形態が例として、そして、添付概略図面を参照して記載される。
各図面は概略的でありスケール通りには描かれていないことに留意されたい。これら図面の各部の相対的な寸法及び比率は、図面の簡潔性、利便性のためにサイズが拡大又は縮小されている。変形又は異なる実施形態において対応する又は同様な要素を引用するのに通常同じ参照符号が用いられている。
図１はこの発明の第一実施形態の半導体装置の終端構造に用いられる互いに直接接続された一連のｐチャネルＭＯＳＦＥＴ２ａ乃至２ｄを示している。隣り合う横型トランジスタの各組間にゼナーダイオード８が接続されている。各ゼナーダイオードは各対応組の活性領域に近い横型トランジスタのソースとその対応組の別の横型トランジスタのゲートとの間に接続されている。さらに特に図１の実施形態では各ＭＯＳＦＥＴがそのゲート電極４とドレイン電極６との間に接続されたゼナーダイオード８を有し、そのカソードがゲート電極に接続されている。一連のＭＯＳＦＥＴの内の第一ＭＯＳＦＥＴ２ａのソース電極１０が一連のＭＯＳＦＥＴの内の次のＭＯＳＦＥＴ２ｂのドレイン電極に接続され、そして、一連のＭＯＳＦＥＴに沿って以下同様である。それらＭＯＳＦＥＴは共通本体領域を有し、従って、それらの本体端子１２が図示されているように互いに接続されている。例としてＭＯＳＦＥＴとゼナーダイオードの４組が示されているが、それら装置両端に維持される電圧に応じて異なる数の装置が用いられることが理解される。後の横断面図では、簡潔性のために、終端構造において３個の横型装置のみが示されている。
ある終端構造においては、一連の装置の一端が、これは第一ＭＯＳＦＥＴ２ａのドレイン電極であり、半導体装置の第一主電極に電気的に接続され、一連の装置の他端が、これは最終ＭＯＳＦＥＴ２ｄのソース電極１０であり、半導体装置の第二主電極に電気的に接続されている。
図１のＭＯＳＦＥＴ及びゼナーダイオードは図示されているような態様で互いに接続されているので、各ＭＯＳＦＥＴ及び対応ゼナーダイオードの両端電圧が各ＭＯＳＦＥＴの閾値電圧とダイオードのゼナー電圧との和より大きいときに各ＭＯＳＦＥＴがターンオンするように各ゼナーダイオードが各ＭＯＳＦＥＴのゲート電圧を制御するように動作する。一連のＭＯＳＦＥＴ及びダイオードの両端に加えられた電位がその両端で分割され、ほぼ均等にその電位に伴う電界を半導体本体内に分配し、従って、早期絶縁破壊につながる如何なる電界の集中も避けられる。
図１に示された終端配置を組み込んだ半導体装置の横断面図が図２に示されている。
この装置の活性領域７が図の左側に示され、終端構造１６が右側に示されている。例として、図示されている活性領域は複数トレンチゲートトランジスタセルを備えている。各々が第一導電型（この例ではｎ型）であるソース及びドレイン領域９及び１４が半導体本体２２（典型的には単結晶で形成される）内の反対の第二導電型（即ち、この例ではｐ型）のチャネル形成領域１５により分離されている。領域９及び１５を貫いてドレイン領域１４下部へと延在するトレンチ２０内に、典型的にはｎ型多結晶シリコンで形成される、ゲート電極１１が存在している。ゲート絶縁材料の層２５によりゲート電極が半導体本体から分離されている。装置オン状態でのゲート電極１１への電圧信号の印加は、既知の態様で、領域１５内に導電チャネル１７を誘起させ、ソース及びドレイン領域９及び１４間のこの導電チャネル１７に流れる電流を制御する。
この例ではソース電極２３により具体化されている半導体装置の第一主電極によりソース領域９のコンタクトがとられている。このコンタクトは装置本体の上部主表面２２ａで施されている。図示されている例ではソース領域９を介して溝２６がエッチングされた「堀を巡らした」ソース・装置本体コンタクトを含み、これにより、ソース電極２３とチャネル形成領域１５との直接的なコンタクトを可能にしている。そのような構造により、ソース領域のパターンインプランテーションにマスクが不要になる等、装置製造プロセスにおけるマスク数を低減することも可能となろう。図２の活性領域７内に見られる構造を有するトレンチゲート装置の製造方法の一例がＥＰ−Ａ−０８８９５１１に開示されており、引用例としてその内容が開示に含まれる。
例として図２は縦型装置構造を示しており領域１４が高導電性（ｎ＋）の基板領域１４ｂ上に高抵抗性（ｎ−、低ドーピング）のエピタキシャル層により形成されたドレインドリフト領域１４ａを備える。この基板領域１４ｂは領域１４ａと同じ導電型（この例ではｎ型）で縦型ＭＯＳＦＥＴとしてもよく、又は、それは反対の導電型（この例ではｐ型）で縦型ＩＧＢＴとしてもよい。ＭＯＳＦＥＴの場合ではドレイン電極と称され、そして、ＩＧＢＴの場合ではアノード電極と称される半導体装置の第二主電極２４により基板領域１４ｂが装置本体の底部主表面２２ｂにおいてコンタクトが取られている。
図２に示された終端構造は複数横型トレンチゲートトランジスタセルを備える。各横型装置はゲート絶縁材料の層３２により半導体本体２２から分離されたゲート電極３１を内部に有するトレンチ３０を備える。絶縁キャップ３４が半導体本体の上部主表面２２ａ上に延在している（活性領域内の溝２６間の表面に限られる）。オン状態では（これら横型装置は、当然、装置の通常動作中にはターンオンしないだろうが）、チャネル３５がドレインドリフト領域１４ａ内に形成され、トレンチ３０のいずれかの側のｐ型領域１５間に延在するであろう。図示された例ではチャネル３５がｐ型電荷キャリアとして形成されるであろう。
活性領域近傍の横型装置のドレイン領域がソース電極２３に接続されている。ウエハからの半導体本体２２の切り出しの際に形成される周辺端部４２のラフな表面により最も外側の横型装置のソース領域がドレイン電極２４に短絡されてもよい。これとは別に、半導体本体表面上に延在するさらなる導電コネクタにより領域１５がドレイン電極２４に接続されてもよい。
終端構造の要素であるトレンチ３０，ゲート絶縁材料層３２，そして、ゲート電極３１が活性領域のトレンチ２０，ゲート絶縁材料層２５，そして、ゲート電極１１に対応することが図２に見られる。これらは対応活性領域要素と同じ処理工程で効率的に形成され、終端構造のこれら要素を形成するための余計な工程が避けられる。
活性領域７内の装置のソース領域を形成する高濃度にドーピングされた第一導電型領域９が、終端構造１６を貫いて延在するように図２（及び後の図面）に示されている。これとは異なり、この領域を形成する注入の際に終端構造領域がマスクされてもよい。図２の実施形態では、これはブランケット注入であり、終端構造領域をマスクするのにさらなるマスクが必要となる。
図１に見られるように、終端構造内の横型トンランジスタのゲート電極がゼナーダイオード８により各ドレイン領域に接続されている。このアスペクトにおける実施態様が図３に示されている。ゲート電極材料がトレンチ３０の外部に拡張されて拡張部３９を形成している。ゲート拡張部３９（この例ではｎ型多結晶シリコン）がｐ型多結晶シリコン３７とコンタクトが取られて、そこで、ゼナーダイオード８を形成している。ｐ型多結晶シリコン３７は、また、金属ストライプ３８により溝２６の表面で半導体本体のｐ型領域１５に電気的に接続されているが、活性領域に最も近い横型装置のゼナーダイオードは例外で、この接続はソース電極２３により行われている。
多結晶シリコン形成層３７及び拡張部３９は、例えば、多結晶シリコン材料を活性領域のゲートトレンチ上部レベルまで残すエッチバックの間に、この材料を適切にマスクして、トレンチ内に堆積、充填させてもよい。一手法では、堆積した多結晶シリコンはｉｎ−ｓｉｔｕドープされたｎ型で、層３７は適切なマスクを介したｐ型注入又は拡散により確定される。これとは異なり、堆積した多結晶シリコンはｉｎ−ｓｉｔｕドープされたｐ型で、層３７はｎ型注入又は拡散の間にマスクされてもよい。別の手法では、堆積した多結晶シリコンはドープされず、その後、適切なマスクによる注入又は拡散工程によりｎ型又はｐ型にドープされて要素３７及び３９を形成してもよい。
さらなる変形例では、拡張部３９は適切な一連の堆積、ドーピング（もし、この材料がｉｎ−ｓｉｔｕドープされなければ）、そして、エッチング工程により設けられ、層３７が別の一連のこれら三工程で形成されてもよい。
この実施形態及び以下に議論される実施形態では、さらなる特定処理工程の必要性を避けるために、金属ストラップ３８（及び図６では３８ａ）がソース電極と同処理で終端構造内に形成されてもよい。
図２、３及び６に示されるように、上部主表面２２ａ近傍のソース領域９間のチャネル形成領域１５内にｐ型領域３６が含まれてもよく、これはチャネル形成領域１５より高濃度にドープされる。これらの領域は適当なマスクの開口を介した注入により形成されてもよい。これらの領域は既知の態様でチャネル形成領域１５とソース電極２３との間に良好なコンタクトを与えるよう機能する。これらの領域は、さらに、図３の実施形態の終端構造内に含まれて領域１５と金属ストラップ３８との間のコンタクトを高めてもよい。領域３６は、さらに、活性領域内且つ又は終端構造内のチャネル形成領域により深く延在させて近傍トレンチ底部近くの電界を低減させてもよい。
終端構造の大部分においてトレンチ間隔を狭め、そして、多結晶シリコン層３７及び金属ストラップ３８のために必要な間隔のみを広げることにより終端構造に占められる面積を縮小することができる。例えば、図４に模式的に示されるように、半導体本体の周辺端部４２近傍の半導体本体の一角部に向かってゼナーダイオード８が設けられてもよい。説明の目的から図４に示された要素を覆う半導体装置の要素が示されていない。図４の例では、終端構造１６内において、ストライプ形状の５個のトレンチ３０が活性領域７を取り囲んでいる。活性領域７のトレンチもストライプ形状でもよい。例えば、四角形や最密六角形形状等の他の形状も活性領域に用いることができることが理解されるところである。
図１の態様の別の態様が図５に示されている。この例では、各ゼナーダイオード８が一連の横型トランジスタの隣り合う対応組のゲート間に接続されている。即ち、第一ゼナーダイオードのカソードがトランジスタ２ｄのゲートに接続され、そのアノードがトランジスタ２ｃのゲートに接続され、以下同様である。さらなるダイオードのカソードがトランジスタ２ａのゲートに接続され、そのアノードが半導体装置の第一主電極に接続されている。トランジスタ２ｄのゲートが半導体装置の第二主電極に接続されている。
図５の態様では一連のトランジスタ及びダイオードがダイオードのゼナー電圧の４倍の最大電圧降下を維持することができる。
図５に示された終端配置を組み込んだ半導体装置の横断面図が図６に示されている。この横断面はゼナーダイオードが設けられた領域である。この終端構造の残部内位置における横断面は例えば図２にと同じでもよい。図３に示された実施態様と同様に金属ストライプ３８がｎ型多結晶シリコン３７とコンタクトが取られている。図３とは異なり、図６の金属ストライプ３８はさらに横型装置の活性領域７に近い側の近傍横型トランジスタのゲート電極拡張部３９とコンタクトが取られているが半導体本体のｐ型領域１５から分離されている。金属ストライプ３８は、ここでは、一連のゼナーダイオードを互いに接続するよう機能している（ｎ型多結晶シリコン３７が拡張されて近傍トランジスタのゲート電極拡張部３９に接続されるのではなく、そうだとするとゼナーダイオードが数珠繋ぎになる）。
図６に示された実施態様では、さらなる金属ストライプ３８ａが設けられ、最も外側の横側装置とそのソース領域とを電気的に接続している。このソース領域は、また、ここでは、端部４２の切断処理によりドレイン領域に短絡されている（又は、さらなる導電コネクタによりこの接続が行われてもよい）。
図７は図６の実施形態の半導体本体の一角部の平面図であり、終端構造１６のゼナーダイオードの構造を示している。この例では、ストライプ形状の４個のトレンチが終端構造内の装置の活性領域７を取り囲んでいる。図４と同様に、説明の目的から図７に示されている要素を覆う半導体装置の要素が示されていない。
図２に示される装置の典型的な例では、終端構造１６内の横型装置のピッチが２．４ミクロンで、トレンチ幅が０．５ミクロンである。ゲート絶縁材料層２５は二酸化シリコンの４０ｎｍの層であり、ｎ型領域１４ａのドーピングレベルはｃｍ３当たり燐又は砒素原子１ｘ１０１６であり、ｐ型領域のドーピングレベルはｃｍ３当たりボロン原子１ｘ１０１７である。ｃｍ３当たり燐原子１ｘ１０２０のドーピングレベルでｎ型多結晶シリコンによりゲート電極が形成されている。
図３及び６に示されたゼナーダイオードでは、多結晶シリコン層３７のｐ型ドーピングレベルは典型的にはｃｍ３当たりボロン原子１ｘ１０１９でもよい。従って、この例では、多結晶シリコン形成要素３７及び３９が最初に均一にこのレベルまでｐ型にドーピングされ、そして、ｐ型ドーパントが要素３９内でオーバドーピングとなるように、ｃｍ３当たり燐原子１ｘ１０２０の濃度でｎ型ドーパントを加える間、層３７がマスクされる。結果としてのダイオードのゼナー電圧を多少調整できるように要素３７及び３９のドーピングレベルが変えられてもよいことが理解されるところである。
図３及び６に示されたゼナーダイオード８を収容するために、横型装置のピッチが例えば局部的に１５ミクロン程度増やされてもよい。
図３に示された構造の例では、パラメータが上記のように与えられ、装置の周辺端部４２近傍のトランジスタが約２．３Ｖの閾値電圧を有し、ゼナー電圧は約７．５Ｖである。従って、このトランジスタ及びダイオードの組み合わせが約９．８Ｖ（又はこの値より若干高くて）で導通を開始し、この電圧を近傍横型装置のソースに転送する。これは、従って、そのソース及び領域１４ａ間にバックバイアスが発生し、その閾値電圧を約３．８Ｖに増加させる。トランジスタ及びダイオードの第二組の両端に維持される電圧は、従って、約１１．３Ｖであり、一連の横型装置及びダイオードに沿って以下同様である。一連の４組の装置で、終端構造は約４５Ｖに耐えられる。横型装置のピッチが２．４ミクロンなので、終端構造を収容するのに必要なのはわずか９．６ミクロンである。
図５の実施形態では、一連の横型装置及びゼナーダイオード両端で降下する電圧はゼナーダイオードのゼナー電圧の和に等しくなる。例えば、上記パラメータを採用すると、一連の４個のゼナーダイオードでは３０Ｖまで電圧が降下するであろう。
上記各実施形態の活性領域内のトレンチゲート装置は堀を巡らしたソース構造を有している。この発明は、代わりに、ソース領域を形成する注入物がマスクされる態様にも等しく適用されることが理解されるところである。その場合、各トレンチ近傍のソース領域が距離をおかれて終端構造内の金属ストラップ３８が半導体本体の上部主表面２２ａにおいてｐ型領域１５とコンタクトが取られるように注入物がマスクされる。
この発明はトレンチゲート装置のみならずプレーナゲート装置にも適用可能である。この発明を具体化するプレーナゲート装置の断面が図８及び９にイラスト的に示されている。これらの図は各々図２及び３に似ており、図２及び３同様に、活性領域内に堀を巡らしたソースコンタクトと図１による終端構造内に形成されたゼナーダイオードとを有する実施形態を示している。図９に示されているように、プレーナゲート電極３１‘（この例ではｎ型多結晶シリコン）が半導体本体２２上に延在し、隣接する対応ｐ型多結晶シリコン層３７とゼナーダイオード８を形成している。
活性領域内にＭＯＳＦＥＴを有する装置においてこの発明が記載されたが、他の様々な装置、例えば、ＩＧＢＴ、サイリスタや整流器等にもこの終端構造を用いることができることが理解されるところである。活性領域の装置が、終端構造の要素と同じ処理工程で形成できる要素を含むような応用が特に有益且つ可能である。
上記例では特定導電型が示されているが、ｎ型がｐ型と置き換えられ、又、この逆にも置き換えられというように、導電型が置き換えられることもこの発明の範疇である理解されるところである。図に示されたれ例では活性領域はｎチャネル装置であり、領域９及び１４がｎ導電型で、領域１５がｐ型で、ゲート電極１１により電子反転チャネル１７が領域１５内に誘起される。反対の導電型のドーパントを用いることによりこれら装置はｐチャネル装置となる。この場合、領域９及び１４がｐ導電型で、領域１５がｎ型で、ゲート電極１１により正孔反転チャネル１７が領域１５内に誘起される。さらに、この実施形態では、もし横型装置がターンオンすると原理的に終端構造内に誘起されるであろうチャネル３５がｐ型領域１４ａ内で電子反転チャネルとなるであろう。
この開示を読むことにより他の各種の変形及び変更が当業者にとって明らかとなる。そのような変形及び変更はこの技術分野ですでに知られている同等物及び他の要素を含むことができ、そして、ここに開示された要素の代わりに又は加えて用いることができる。
特許請求の範囲はある特定の要素の組み合わせとして編成されているが、この発明の開示の範疇は、ここに明瞭に又は暗に記載された如何なる新規な要素又は新規な要素の組み合わせ、又は、それから派生する要素を、いかなる請求項に規定されたこの発明に関係するかしないに関わらず、又は、この発明が解決する如何なる又はすべての技術的課題を軽減するかしないに関わらず含むものである。
各実施形態のコンテクストにて記載された要素は組み合わされて単一の実施形態としてもよい。これとは逆に、簡潔さのために単一の実施形態のコンテクストにて記載された要素は別々に又は如何なる適切な組み合わせとされてもよい。そのような要素及び又はそのような要素の組み合せに対して新規な請求項が、この出願の継続中に、又は、これから派生するいかなるさらなる出願の継続中においても作成されうることを出願人はここに告知するものである。
この発明の一実施形態の終端構造内で共に接続された複数のトランジスタ装置及びゼナーダイオードの回路図である。 この発明のトレンチゲート半導体装置の活性領域及び終端構造の横断面図である。 図２の半導体装置の角部の活性領域及び終端構造の横断面図である。 図２の半導体装置の角部の活性領域及び終端構造の平面図である。 この発明のさらなる実施形態の終端構造内でに共に接続された複数のトランジスタ装置及びゼナーダイオードの回路図である。 図５の構造を含むトレンチゲート半導体装置の角部の活性領域及び終端構造の横断面図である。 図６の半導体装置の角部の活性領域及び終端構造の平面図である。 この発明のプラーナゲート半導体装置の活性領域及び終端構造の横断面図である。 図８の半導体装置の角部の活性領域及び終端構造の横断面図である。

Claims (12)

  1. 半導体本体を有した半導体装置であって、活性領域及び該活性領域を取り囲む終端構造を備え、前記終端構造は直列に接続され且つ前記活性領域から前記半導体本体の周辺端部に向かって延在する複数の横型トランジスタ装置と該複数装置の内の一つのゲート電極に接続されたゼナーダイオードを備え、前記活性領域と前記周辺端部との間の電圧差が前記複数装置と前記ゼナーダイオードに渡って分配されるように前記ゼナーダイオードが前記ゲート電極のゲート電圧を制御する半導体装置。
  2. 近傍横型トランジスタの各組の間にゼナーダイオードが接続されている請求項１に記載の半導体装置。
  3. 各組の前記活性領域に近い横型トランジスタのソース電極とその組の他の横型トランジスタのゲート電極との間に各ゼナーダイオードが接続されている請求項２に記載の半導体装置。
  4. 横型トランジスタの各組のゲート電極の間に各ゼナーダイオードが接続されている請求項２に記載の半導体装置。
  5. 各横型装置はゲート絶縁材料の層により前記半導体本体から分離されたゲート電極を備え、前記複数横型装置の複数ゲート電極及びゲート絶縁材料の複数層が前記活性領域内の複数装置の複数絶縁電極及び該絶縁電極を絶縁するゲート絶縁材料の複数層と同じ処理工程で形成されている先行する如何なる請求項に記載の半導体装置。
  6. 前記活性領域は複数トレンチゲートトランジスタ装置を備え、前記終端構造の前記複数横型トランジスタは複数トレンチゲートトランジスタである請求項５に記載の半導体装置。
  7. 各横型装置は内部に前記ゲート電極を有するトレンチを備え、前記複数横型装置の複数トレンチが前記活性領域内の複数装置の複数ゲートトレンチと同じ処理工程で形成されている請求項５又は６に記載の半導体装置。
  8. 前記活性領域は複数プレーナゲート半導体装置を備え、前記終端構造の前記複数横型トランジスタは複数プレーナゲートトランジスタである請求項５に記載の半導体装置。
  9. 前記複数横型装置は第一導電型の領域を含み、該領域は反対の第二導電型の下部領域の上に在り、そして、前記複数横型装置の前記第一導電型の領域と同じ処理工程で形成された前記第一導電型の領域を前記活性領域が備える先行する如何なる請求項に記載の半導体装置。
  10. 前記複数横型装置の前記複数ゲート電極は多結晶シリコンで形成され、そして、前記ゼナーダイオードは前記複数ゲート電極と同じ処理工程で多結晶シリコンを堆積させて形成されている先行する如何なる請求項に記載の半導体装置。
  11. 半導体本体を有した半導体装置であって、活性領域及び該活性領域を取り囲む終端構造を備え、前記終端構造は直列に接続され且つ前記活性領域から前記半導体本体の周辺端部に向かって延在する複数の横型トレンチゲートトランジスタ装置と該複数装置の内の一つのゲート電極に接続されたゼナーダイオードを備え、前記活性領域と前記周辺端部との間の電圧差が前記複数横型装置と前記ゼナーダイオードに渡って分配されるように前記ゼナーダイオードが前記ゲート電極のゲート電圧を制御し、前記複数横型装置の前記複数ゲート電極は多結晶シリコンで形成されている半導体装置において、
    前記複数ゲート電極と同じ処理工程で多結晶シリコンを堆積させて前記ゼナーダイオードを形成する半導体装置の製造方法。
  12. 各横型装置は内部に前記ゲート電極を有するトレンチを備え、前記方法は前記活性領域内の複数装置の複数ゲートトレンチと同じ処理工程で前記複数横型装置の複数トレンチを形成する請求項１１に記載の方法。
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