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Description
本発明は、トレンチ金属酸化膜半導体電界効果トランジスタデバイスに関し、詳しくは、オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタデバイスに関する。
トレンチ金属酸化膜半導体電界効果トランジスタ(metal-oxide-semiconductor field-effect transistor:以下、MOSFETという。)は、チャネルが縦に形成されるとともに、ゲートがソースとドレイン間に延びるトレンチ内に形成されたトランジスタである。トレンチは、内壁が酸化膜のような薄い絶縁層で覆われるとともに、ポリシリコン(すなわち、多結晶シリコン)のような導体で埋められており、電流の流れが余り制限されず、これにより固有オン抵抗(specific on-resistance)をより小さくすることができる。MOSFETの具体例は、米国特許第5,072,266号、第5,541,425号、第5,866,931号にも開示されており、これらは参照することにより、本願に援用される。
図1は、米国特許第5,072,266号に開示されている六角形の形状を有する従来のトレンチMOSFET21の半分を示している。この構造体21は、n+基板23と、このn+基板23上に、不純物が軽くドープされて成長された所定の厚さdepiのn−エピタキシャル層25とを備える。n−エピタキシャル層25内には、pボディ領域27(p、p+)が形成されている。この設計では、pボディ領域27(中央の領域を除く)は、n−エピタキシャル層25の上面から距離dminの深さに実質的に平面状に形成されている。pボディ領域27の大部分上には、デバイスのソースとして機能する別の(n+)層28が設けられている。n−エピタキシャル層25内には、六角形の形状を有する一連のトレンチ29が設けられており、これらのトレンチ29は、上面に向かって開き、所定の深さdtrを有している。通常、トレンチ29の内壁は酸化物で覆われており、その内部には、導電性ポリシリコンが埋め込まれ、これによりMOSFETデバイスのゲートが形成されている。トレンチ29は、セル領域31を画定し、これらのセル領域31も水平断面において六角形の形状を有する。セル領域31内のpボディ領域27は、n−エピタキシャル層25の上面まで達しており、これによりセル領域31の上面における水平方向の断面に露呈したパターン33が形成される。図1に示す特定の設計では、pボディ領域27の中央のp+部分のn−エピタキシャル層25の表面から延びる深さdmaxは、トランジスタセルのトレンチ深さdtrより深く、これにより、降伏電圧は、トレンチ29の表面ではなく、半導体物質の大部分(bulk)にかかる。
典型的なMOSFETデバイスは、単一の集積回路(chip、すなわち半導体ウェハの部分)内に並列に製造された多数の独立したMOSFETトランジスタセル31を備える。したがって、図1に示す集積回路は、多数の六角形状のセル31を含んでいる(図1には、5つのセルの部分のみを示している)。このような六角形の構造以外のセル構造、例えば正方形の構造等も広く用いられている。図1に示す設計では、n+基板23は、個々のMOSFETセル31の全てに対して、共通のドレインとして機能する。図には示していないが、MOSFETセル31の全てのソースは、通常、n+ソース領域28上に配設された金属ソースコンタクトを介して、互いに短絡されている。ゲート領域がソース領域と短絡することを防止するために、通常、トレンチ29内のポリシリコンと金属ソースコンタクト間には、例えばBPSG(boro-phospho-silicate glass)からなる絶縁領域(図示せず)が設けられている。この結果、ゲートコンタクトを形成するために、トレンチ29内のポリシリコンは、通常、MOSFETセル31を越えて端子領域(termination region)まで延びるとともに、このポリシリコン上に金属ゲートコンタクトが形成されている。ポリシリコンゲート領域は、トレンチ29を介して互いに接続されるので、この構成により、デバイスの全てのゲート領域に対して共通の単一のゲートコンタクトが実現される。この結果、集積回路は、個々のトランジスタセル31のマトリクスからなるが、これらの複数のトランジスタセル31は、1個の大きなトランジスタとして動作する。
トレンチMOSFETデバイスでは、オン抵抗を更に低くしたいという要求が根強く存在する。オン抵抗を低減する1つの方法は、エピタキシャル層の厚さを薄くすることである。これにより、ボディ領域及び基板の間に存在するエピタキシャル層(図1の符号25参照)の厚さが薄くなる。この領域は、比較的高い抵抗率を有するため、これにより、デバイスのオン抵抗が低減される。しかしながら、当分野において周知のように、エピタキシャル層が薄くなると、特に降伏によって破損しやすい端子領域(termination region)において降伏が発生する可能性が高くなってしまう。
本発明は、トレンチ金属酸化膜半導体電界効果トランジスタデバイスを提供する。本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタデバイスは、(a)第1の伝導性の基板と、(b)基板上に形成され、第1の伝導性を有し、多数キャリア濃度が基板よりも低いエピタキシャル層と、(c)エピタキシャル層の上面からエピタキシャル層内に延びるトレンチと、(d)トレンチの内壁の少なくとも一部を覆う絶縁層と、(e)絶縁層に接し、トレンチ内に埋め込まれた導電領域と、(f)トレンチの底部と基板間のエピタキシャル層内に形成され、第1の伝導性を有し、多数キャリア濃度が基板よりも低く、エピタキシャル層よりも高く、トレンチの底部よりも広く、トレンチの底部から基板に亘る距離の100%に亘る不純物ドープ領域と、(g)エピタキシャル層の上部内にトレンチに隣接して形成され、エピタキシャル層の上面から、トレンチより浅い深さまで延びる、第2の伝導性のボディ領域と、(h)ボディ領域の上部内にトレンチに隣接して形成された、第1の伝導性のソース領域とを備える。
トレンチの底部と基板との間に不純物ドープ領域(「トレンチ底部インプラント」とも呼ぶ。)を設けることにより、デバイスのオン抵抗を低減できる。この不純物ドープ領域は、好ましくは、トレンチの底部から基板に亘る距離の50%より大きく延びるよう形成し、より好ましくは、トレンチの底部から基板に亘る距離の100%に亘って延びるよう形成する。
本発明は、他の側面として、トレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法を提供する。本発明に係るトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法は、(a)第1の伝導性の基板を準備する工程と、(b)基板上に、第1の伝導性を有し、多数キャリア濃度が基板よりも低いエピタキシャル層を成長させる工程と、(c)エピタキシャル層の上部内に第2の伝導性のボディ領域を形成する工程と、(d)エピタキシャル層の上面からエピタキシャル層内に延び、エピタキシャル層の上面から、ボディ領域より深い深さまで延びるトレンチをエッチングする工程と、(e)トレンチの底部と基板間のエピタキシャル層内に、第1の伝導性を有し、多数キャリア濃度が基板よりも低く、エピタキシャル層よりも高い不純物ドープ領域を形成する工程と、(f)トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、(g)絶縁層に接し、トレンチ内に埋め込まれた導電領域を形成する工程と、(h)ボディ領域の上部内にトレンチに隣接する、第1の伝導性のソース領域を形成する工程とを有する。
不純部ドープ領域を形成する工程は、好ましくは、エピタキシャル層に第1の伝導性の不純物を打ち込む工程と、高温により第1の伝導性の不純物を拡散させる工程とを有する。より好ましくは、トレンチを形成する工程及び不純物ドープ領域を形成する工程は、(a)エピタキシャル層上にトレンチマスクを形成する工程と、(b)トレンチマスクを介してトレンチをエッチングする工程と、(c)トレンチマスクを介して、第1の伝導性の不純物を打ち込む工程と、(d)第1の伝導性の不純物を高温により拡散させる工程とを有する。更に好ましくは、高温により不純物を拡散させる工程は、トレンチの内壁に犠牲酸化層を成長させる工程と同時に行われる。
トレンチ底部インプラントは、トレンチより深く延びる深いボディ領域(例えば、図1に示す深いボディ領域)を有するデバイスにおいて生じる問題を解決するために、以前から用いられている。詳しくは、米国特許第5,929,481号は、トレンチより深く延びる深いボディ領域を有するトレンチ金属酸化膜半導体電界効果トランジスタデバイスを開示している。しかしながら、これらの深いボディ領域は、トレンチコーナ部の電気的な降伏を回避するために設けられ、これにより、トレンチの底部に寄生接合型電界効果トランジスタ(Junction Field Effect Transistor :JFET)を形成してしまうという問題があった。この寄生JFETの形成を抑制するために、トレンチの底部に、周囲のドリフト領域に広がる、不純物がドープされたトレンチ底部インプラント領域を形成する。このトレンチ底部インプラント領域は、周囲のドリフト領域と同じ伝導性を有し、より高濃度に不純物がドープされている。一方、本発明に基づくトレンチ金属酸化膜半導体電界効果トランジスタデバイスは、米国特許第5,929,481号に開示されるデバイスとは異なり、上述のような深いボディ領域を有していない。これに代えて、本発明に基づくデバイスのトレンチは、ボディ領域より深い深さに延びている。
本発明により、オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタセルを実現できる。
また、本発明により、設計及び製造工程の複雑さを実質的に増加させることなく、オン抵抗が向上されたトレンチ金属酸化膜半導体電界効果トランジスタセルを実現できる。
更に、本発明により、エピタキシャル層において、トレンチの底部と基板との間の抵抗が低められたトレンチ金属酸化膜半導体電界効果トランジスタセルを実現できる。これにより、エピタキシャル層を薄くすることなく、及び端子領域における降伏特性を犠牲にすることなく、オン抵抗を低減することができる。
本発明のこれらの及び他の実施例及びその利点は、特許請求の範囲及び発明の実施の形態により、当業者にとって明らかとなる。
以下、本発明の好ましい実施例を示す図面を参照して、本発明を更に詳細に説明する。なお、本発明は、後述する実施例とは異なる形式で実現してもよく、したがって、これらの実施例によって限定されてるものではない。
本発明は、トレンチの底部と基板との間に、多数キャリア濃度が比較的高い領域(ここでは、この領域の好ましい形状に基づき「トレンチ底部インプラント(trench bottom implant)とも呼ぶ。)が形成された新規のトレンチMOSFET構造を提供する。このようなトレンチMOSFET構造により、オン抵抗が向上する。
本発明に基づくトレンチMOSFETを図2に示す。このトレンチMOSFETは、n+基板200と、このn+基板200上に成長されたエピタキシャル層201とを備える。
この実施例におけるn+基板200は、シリコン基板からなり、その厚さは、例えば10〜25ミル(mil)であり、正味不純物濃度は、例えば1×1019〜1×1020cm−3である。
エピタキシャル層201の下部には、n領域202が形成されている。この実施例では、n領域202の厚さは、例えば2〜5μmであり、正味不純物濃度は、例えば4×1015〜8×1016cm−3である。
エピタキシャル層201の上部には、pボディ領域204が形成されている。ここに示す実施例では、これらのpボディ領域204は、1〜2μmの厚さを有し、正味不純物濃度は、例えば1×1017〜1×1018cm−3である。
エピタキシャル層201内に形成されたトレンチの内壁は、絶縁体210、酸化物等の絶縁体で覆われるとともに、トレンチには、導電体211、代表的には不純物がドープされた多結晶シリコンが埋め込まれ、これによりデバイスのゲート電極機能が実現されている。トレンチは、例えば1.5〜2.5μmの深さに延びている。酸化シリコン(代表的には、二酸化シリコン)を絶縁体210として用いる場合、その厚さは、例えば500〜700Åとすることができる。導電体211として多結晶シリコンを用いる場合、その抵抗率は、例えば1〜15Ω/sqとすることができる。トレンチ間の領域は、その形状から、「メサ」又は「トレンチメサ」と呼ばれることもある。これらの領域の幅は、例えば1.5〜4μmである。これらの領域は、一般的に、上面から見て正方形又は六角形の形状を有している。
本発明の実施例では、トレンチの底部とn+基板200との間にn領域206(トレンチ底部インプラント(trench bottom implants)とも呼ぶ。)を設けている。n領域206の正味不純物濃度は、例えば1×1018〜5×1019cm−3である。これらのn領域206は、図2に示すように、トレンチの底部からn+基板200までの全領域に亘って形成することが望ましいが、必要であれば、この領域の一部のみをブリッジしてもよい。n領域206の深さは、代表的には、1〜6μmとする。
図2に示すトレンチMOSFETデバイスは、更に、n+ソース領域212を備え、ここに示す実施例では、このn+ソース領域212は、エピタキシャル層201の上面から、例えば0.3〜0.5μmの深さまで延び、正味不純物濃度は、例えば5×1019〜5×1020cm−3である。
金属ソースコンタクト218は、n+ソース領域212に電気的に接触している。絶縁領域であるBPSG(borophosphosilicate glass)領域216は、ゲート電極に関する不純物がドープされた多結晶シリコン領域211がソースコンタクトを介して、n+ソース領域212に短絡することを防いでいる。通常は、トレンチMOSFETセルの領域の外側に位置する多結晶シリコン211のゲートランナ部分に、別の金属ゲートコンタクト(図示せず)が接続される。更に、通常、n+基板200に接する金属ドレインコンタクト(図示せず)も配設される。
図3に示す曲線aは、図2に示す線A−A’の一部に沿った、トレンチの底部から基板200内に延びる部分の不純物濃度プロファイルを概略的に示している。この曲線aの左側の部分は、n領域206に対応し、右側の部分は、n+基板200に対応する。比較のために、図2に示す線B−B’に沿った対応する部分における不純部濃度プロファイルを曲線bとして図3示す。この曲線bの左側の部分は、n領域206に対応し、右側の部分は、n+基板200に対応する。
理論に頼ることなく(Although not wishing to be bound by theory)、pボディ領域204とゲートのポリシリコン領域211との間に電位差を生じさせることにより、ゲート酸化物層210に隣接するpボディ領域204内に電荷が容量的に誘導され、pボディ領域204内にチャネルが形成されると考えられている。ここで、ソース212とn+基板200(ドレインとして機能する)との間に更なる電位差を生じさせると、ゲート酸化物層210に隣接するpボディ領域204内に形成されたチャネルを介して、ソース212からn+基板200に電流が流れ、トレンチMOSFETがパワーオン状態となる。更に、図2に示すデバイスでは、トランジスタがパワーオン状態のとき、トレンチの下側に形成されたn領域206が、ソース212からドレイン(n+基板200)に流れる電流に対して抵抗が低減されたパスを提供するため、オン抵抗が向上する。
本発明に基づき、図2に示すようなトレンチMOSFETを製造する製造方法について、図4A〜図4Cを用いて説明する。
まず、図4Aに示すように、n+にドープされたn+基板200上にnにドープされたエピタキシャル層201を成長させる。n+基板200の厚さを、例えば10〜25ミル(mil)とし、正味n型不純物濃度を、例えば1×1019〜1×1020cm−3とする。エピタキシャル層201の正味n型不純物濃度を、例えば4×1015〜8×1016cm−3とし、厚さを、例えば3〜10μmとする。
次に、適切なマスクを用いて、打込み及び拡散により、エピタキシャル層201内にp領域204を形成する。ここでは、例えば、エピタキシャル層内にホウ素を打ち込み、高温でホウ素を拡散させて、p領域204を形成する。p領域の厚さは、例えば1〜2μmとし、正味p型不純物濃度は、例えば1×1017〜1×1018cm−3とする。この工程の後、エピタキシャル層201のn領域202が2〜5μmの厚みで残る。n領域202は、上述したエピタキシャル層201の正味n型不純物濃度と同じ正味n型不純物濃度を有する。
次に、例えば、化学気相成長(chemical vapor deposition:以下、CVDという。)によってマスク酸化物層203を堆積させ、パターン化されたトレンチマスク(図示せず)を形成した後、反応性イオンエッチングによりマスク酸化物層203をエッチングする。これにより、図4Aに示す構造が形成される。次に、パターン化されたマスク酸化物層203の開口を介して、例えば反応性イオンエッチングによりトレンチをエッチングする。この実施例では、トレンチの深さを1.5〜2.5μmとする。このトレンチ形成工程によって、分離した複数のpボディ領域204が画定される。
次に、トレンチマスクを打ち込みマスクとして用いて、n型不純物、好ましくはリンをこの構造体に打ち込む。例えば、この具体例では、80〜100keVで5×1015〜1×1017cm−2のドーズ量でリンを打ち込む。これにより、図4Bに示す構造が形成される。トレンチの底部の下の破線は、構造体内に打ち込まれたリンの存在を示している。
打ち込まれたn型不純物(例えば、リン)は、この時点で、単に構造体を加熱することによって構造体内に拡散させることができるが、この好ましい実施例では、犠牲酸化物層の形成と同時に行われる。詳しくは、この時点で、例えば20〜60分間、900〜1150℃の温度でドライ酸化を行うことにより、トレンチ内に犠牲酸化物層を形成する。この結果、犠牲酸化物層205が形成されるとともに、この高温処理によって、先にエピタキシャル層201に打ち込まれたn型不純物が拡散し、n領域206が形成される。これにより、図4Cに示す構造が形成される。
次に、トレンチMOSFETを完成させることにより、図2に示す構造が形成される。詳しくは、好ましくはウェットエッチングによって、図4Cに示す犠牲酸化物層205をトレンチから取り除く。次に、20〜60分間、900〜1100℃の温度でドライ酸化を行うことにより、トレンチの底部に好ましくは500〜700Åの厚さを有する酸化物層を成長させる。この酸化物層の一部は、最終的なデバイスのゲート酸化物層210を構成する。
次に、好ましくはCVDを用いて、多結晶シリコン層によりこの構造体を覆い、及びトレンチを埋め込む。多結晶シリコンには、その抵抗率を低減するために、通常、n型不純物をドープする。n型不純物のドーピングは、例えば、亜リン酸クロライド(phosphorous chloride)を用いたCVDにより、若しくはヒ素又はリンを打ち込むことによって行うことができる。次に、例えば反応性イオンエッチングにより、多結晶シリコン層をエッチングする。トレンチ部分内のポリシリコン層は、エッチングの不均一性を鑑み、通常若干深めにエッチングし、これにより形成されるポリシリコンゲート領域211の上面は、隣接するpボディ領域204の表面より0.1〜0.2μm低い位置に形成される。
次に、パターン化されたマスク層を形成し、このマスク層を介して、打込み及び拡散工程によって、エピタキシャル層201の上面から、例えば0.3〜0.5μmの深さまで延び、正味不純物濃度が例えば5×1019〜5×1020cm−3であるn+ソース領域212をエピタキシャル層201の上部に形成する。不純物の打込みは、打込みチャネリング効果(implant-channeling effects)、打込み損傷、及び後のソース領域の形成時における重金属汚染を避けるために、好ましくは打込み酸化物層を介して行う。
次に、例えばプラズマCVD(plasma enhanced chemical vapor deposition:PECVD)により、好ましくはBPSG(borophosphosilicate glass)層を構造体全体上に設ける。次に、構造体上にパターン化されたフォトレジスト層を形成した後、例えば反応性イオンエッチングを用いて構造体をエッチングし、構造体上の選択された部分のBPSG層及び酸化物層を除去し、BPSG領域216を形成する。次に、パターン化されたフォトレジスト層を除去し、金属コンタクト層を堆積させて、ソースコンタクト218を形成する。通常、ゲート及びドレインコンタクト(図示せず)も形成する。これにより、図2に示す構造が形成される。
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の実施例とは伝導性(conductivities)が逆の構造にも同様に適用することができる。
Claims (24)
- 第1の伝導性の基板と、
上記基板上に形成され、上記第1の伝導性を有し、多数キャリア濃度が該基板よりも低いエピタキシャル層と、
上記エピタキシャル層の上面から該エピタキシャル層内に延びるトレンチと、
上記トレンチの内壁の少なくとも一部を覆う絶縁層と、
上記絶縁層に接し、上記トレンチ内に埋め込まれた導電領域と、
上記トレンチの底部と基板間のエピタキシャル層内に形成され、上記第1の伝導性を有し、多数キャリア濃度が該基板より低く、上記エピタキシャル層よりも高く、該トレンチの底部よりも広く、該トレンチの底部から該基板に亘る距離の100%に亘る不純物ドープ領域と、
上記エピタキシャル層の上部内に上記トレンチに隣接して形成され、該エピタキシャル層の上面から、該トレンチより浅い深さまで延びる、第2の伝導性のボディ領域と、
上記ボディ領域の上部内に上記トレンチに隣接して形成された、第1の伝導性のソース領域とを備えるトレンチ金属酸化膜半導体電界効果トランジスタデバイス。 - 上記第1の伝導性は、n型伝導性であり、上記第2の伝導性は、p型伝導性であることを特徴とする請求項1記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
- 上記不純物ドープ領域は、リンがドープされていることを特徴とする請求項2記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
- 上記基板は、n+基板であり、上記エピタキシャル層は、n−エピタキシャル層であり、上記不純物ドープ領域は、n領域であり、上記ボディ領域は、p領域であり、上記ソース領域は、n+領域であることを特徴とする請求項2記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
- 当該トレンチ金属酸化膜半導体電界効果トランジスタデバイスは、シリコンデバイスであることを特徴とする請求項1記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
- 上記絶縁層は、酸化シリコン層であることを特徴とする請求項1記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
- 上記導電領域は、不純物がドープされた多結晶シリコンを含むことを特徴とする請求項5記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
- 上記トレンチの底部と基板間の上記不純物ドープ領域の厚さは、1〜6μmであることを特徴とする請求項1記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
- 上記不純物ドープ領域の正味n型不純物濃度は、1×1018〜5×1019cm−3であることを特徴とする請求項2記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
- 上記トレンチは、正方形及び六角形の金属酸化膜半導体電界効果トランジスタセルの1つを画定することを特徴とする請求項1記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
- n型伝導性の基板と、
上記基板上に形成され、上記n型伝導性を有し、多数キャリア濃度が該基板よりも低いエピタキシャル層と、
上記エピタキシャル層の上面から該エピタキシャル層内に延びるトレンチと、
上記トレンチの内壁の少なくとも一部を覆う酸化シリコン絶縁層と、
上記酸化シリコン絶縁層に接し、上記トレンチ内に埋め込まれた不純物がドープされた多結晶シリコン領域と、
上記トレンチの底部と基板間のエピタキシャル層内に形成され、上記n型伝導性を有し、多数キャリア濃度が該基板よりも低く、上記エピタキシャル層よりも高く、該トレンチの底部よりも広く、該トレンチの底部から該基板に亘る距離の100%に亘る不純物ドープ領域と、
上記エピタキシャル層の上部内に上記トレンチに隣接して形成され、該エピタキシャル層の上面から、該トレンチより浅い深さまで延びる、p型伝導性のボディ領域と、
上記ボディ領域の上部内に上記トレンチに隣接して形成された、n型伝導性のソース領域とを備えるトレンチ金属酸化膜半導体電界効果トランジスタデバイス。 - 上記不純物ドープ領域は、リンがドープされていることを特徴とする請求項11記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
- 上記トレンチの底部と基板間の上記不純物ドープ領域の厚さは、1〜6μmであることを特徴とする請求項11記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
- 上記不純物ドープ領域の正味n型不純物濃度は、1×1018〜5×1019cm−3であることを特徴とする請求項11記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイス。
- 第1の伝導性の基板を準備する工程と、
上記基板上に、上記第1の伝導性を有し、多数キャリア濃度が該基板よりも低いエピタキシャル層を成長させる工程と、
上記エピタキシャル層の上部内に第2の伝導性のボディ領域を形成する工程と、
上記エピタキシャル層の上面から該エピタキシャル層内に延び、該エピタキシャル層の上面から、上記ボディ領域より深い深さまで延びるトレンチをエッチングする工程と、
上記トレンチの底部と基板間のエピタキシャル層内に、上記第1の伝導性を有し、多数キャリア濃度が上記基板より低く、該エピタキシャル層よりも高い不純物ドープ領域を形成する工程と、
上記トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
上記絶縁層に接し、上記トレンチ内に埋め込まれた導電領域を形成する工程と、
上記ボディ領域の上部内に上記トレンチに隣接する、第1の伝導性のソース領域を形成する工程とを有するトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。 - 上記不純部ドープ領域を形成する工程は、
(a)上記エピタキシャル層に上記第1の伝導性の不純物を打ち込む工程と、
(b)高温により上記第1の伝導性の不純物を拡散させる工程とを有することを特徴とする請求項15記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。 - 上記不純物は、上記不純部ドープ領域が上記トレンチの底部から上記基板に亘る距離の50%より大きく延びるまで拡散させることを特徴とする請求項16記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
- 上記不純物は、上記不純物ドープ領域が上記トレンチの底部から上記基板に亘る距離の100%に亘って延びるまで拡散されることを特徴とする請求項16記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
- 上記第1の伝導性は、n型伝導性であり、上記第2の伝導性は、p型伝導性であることを特徴とする請求項16記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
- 上記不純物は、リンであることを特徴とする請求項19記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
- 上記トレンチを形成する工程及び上記不純物ドープ領域を形成する工程は、
(a)上記エピタキシャル層上にトレンチマスクを形成する工程と、
(b)上記トレンチマスクを介して上記トレンチをエッチングする工程と、
(c)上記トレンチマスクを介して、上記第1の伝導性の不純物を打ち込む工程と、
(d)上記第1の伝導性の不純物を高温により拡散させる工程とを有することを特徴とする請求項15記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。 - 上記高温により不純物を拡散させる工程は、上記トレンチの内壁に犠牲酸化層を成長させる工程と同時に行われることを特徴とする請求項21記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
- 上記トレンチ金属酸化膜半導体電界効果トランジスタデバイスは、シリコンデバイスであることを特徴とする請求項15記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
- 上記半導体基板に接する金属ドレインコンタクトを形成する工程と、
上記ソース領域の上面に接する金属ソースコンタクトを形成する工程と、
上記ソース領域から離れた上記導電領域の上面に金属ゲートコンタクトを形成する工程とを有する請求項15記載のトレンチ金属酸化膜半導体電界効果トランジスタデバイスの製造方法。
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