JP4660090B2 - ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス - Google Patents

ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス Download PDF

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Description

本発明は、トレンチ二重拡散金属酸化膜半導体デバイスに関し、詳しくは、コンタクト特性が改善されたトレンチ二重拡散金属酸化膜半導体デバイスに関する。
二重拡散金属酸化膜半導体（Doubled diffused metal-oxide-semiconductor transistor：以下、ＤＭＯＳという。）トランジスタは、拡散プロセスによってトランジスタ領域を形成した一種の金属酸化膜半導体電界効果トランジスタ（Metal On Semiconductor Field Effect Transistor：以下、ＭＯＳＦＥＴという。）である。ＤＭＯＳトランジスタは、通常、高電圧パワー集積回路用のパワートランジスタとして採用されている。ＤＭＯＳトランジスタは、単位面積当たりの電流値は大きいが、順方向電圧降下を低くすることが要求される。
ＤＭＯＳトランジスタの特別な種類の１つとして、所謂トレンチＤＭＯＳトランジスタがあり、トレンチＤＭＯＳトランジスタでは、チャネルが垂直に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成されている。トレンチは、内壁が薄い酸化層で覆われ、ポリシリコン（すなわち多結晶シリコン）で埋められており、これにより電流が妨害されず、固有のオン抵抗値をより小さくすることができる。ＤＭＯＳトランジスタの具体例は、米国特許第５，０７２，２６６号、第５，５４１，４２５号、第５，８６６，９３１号にも開示されており、これらは引用することにより、本願に援用される。
図１は、六角形の形状を有する従来のトレンチＤＭＯＳ構造体２１の半分を示している。この構造体２１は、ｎ＋基板２３と、このｎ＋基板２３上に成長された、ｎ＋基板２３より低い不純物濃度及び所定の厚さｄｅｐｉのｎエピタキシャル層２５とを備える。ｎエピタキシャル層２５内には、ｐボディ領域２７（ｐ、ｐ＋）が形成されている。この設計では、ｐボディ領域２７（中央の領域を除く）は、ｎエピタキシャル層２５の表面から距離ｄｍｉｎの深さに略平板状に形成されている。ｐボディ領域２７の大部分上には、ソースとして機能する別の層（ｎ＋ ソース領域）２８が設けられている。ｎエピタキシャル層２５内には、六角形の形状を有する一連のトレンチ２９が設けられており、これらのトレンチ２９は、上面に向かって開き、所定の深さｄｔｒを有している。通常、トレンチ２９の内壁は、酸化層で覆われ、その内部には、導電性ポリシリコンが埋め込まれており、これにより、ＤＭＯＳトランジスタデバイスのゲートが形成されている。トレンチ２９は、セル領域３１を画定し、このセル領域３１も水平断面において六角形の形状を有する。セル領域３１内では、ｐボディ領域２７がｎエピタキシャル層２５の表面に到達するまで厚く形成されており、これにより、セル領域３１の表面において、水平方向の断面に露出するパターン３３が形成されている。図１に示す具体例では、ｐボディ領域２７のｐ＋中央部分のｎエピタキシャル層２５の表面からの深さは、トランジスタセルのトレンチの深さｄｔｒより深い深さであるｄｍａｘに形成されており、これにより、降伏電圧は、トレンチ２９の表面ではなく、半導体物質の大部分にかかる。
代表的なＤＭＯＳトランジスタデバイスは、シングルチップ（半導体ウェハの部分）内に並列に製造された多数の独立したＤＭＯＳトランジスタセル３１を備える。図１に示す集積回路（chip）は、多数の六角形状のセル３１を備える（図１には、５つのセルの部分のみを示している）。このような六角形の構成以外のセル構成、例えば、四角形の構成等も広く用いられている。図１に示す設計では、ｎ＋基板２３は、個々のＤＭＯＳトランジスタセル３１の全てについて、共通のドレインとして機能する。図には示していないが、ＤＭＯＳトランジスタセル３１の全てのソースは、ｎ＋ソース領域２８上に配設された金属ソースコンタクトを介して、互いに短絡されている。ゲート領域とｎ ＋ ソース領域２８が短絡することを防止するために、通常、トレンチ２９内のポリシリコンと金属ソースコンタクト間には、例えばＢＰＳＧ（boro-phospho-silicate glass）からなる絶縁領域（図示せず）が設けられている。この結果、ゲートコンタクトを形成するために、トレンチ２９内のポリシリコンは、通常、ＤＭＯＳトランジスタセル３１を越えて端子領域（termination region）まで延びるとともに、このポリシリコン上に金属ゲートコンタクトが形成されている。ポリシリコンゲート領域は、トレンチ２９を介して互いに接続されているので、この構成により、デバイスの全てのゲート領域に対して共通の単一のゲートコンタクトが形成される。これにより、集積回路は、複数の個別のトランジスタセル３１のマトリクスからなるが、これらのトランジスタセル３１は、単一の大きなトランジスタとして動作する。
ここで、上述したような従来の設計においては、ドレインに対するコンタクトは、集積回路の底面側に形成され、ソースコンタクト及びゲートコンタクトは、集積回路の上面側に形成される。この結果、通常は、ソースコンタクト、ドレインコンタクト及びゲートコンタクトを単一の面に設けたパッケージ内に、集積回路を配置する必要がある。
本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタデバイスは、（ａ）第１の伝導型の基板と、（ｂ）基板上に形成され、基板より低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層と、（ｃ）エピタキシャル層の表面から、エピタキシャル層内に延びるトレンチと、（ｄ）トレンチの内壁の少なくとも一部を覆う絶縁層と、（ｅ）絶縁層に隣接して、トレンチ内を埋め込む導電領域と、（ｆ）エピタキシャル層の上部であって、トレンチに隣接する部分に形成された第２の伝導型のボディ領域と、（ｇ）ボディ領域の上部であって、トレンチに隣接する部分に形成された第１の伝導型のソース領域と、（ｈ）エピタキシャル層の表面から延び、基板への電気的コンタクトとして機能する低い抵抗率を有する深い領域とを備える。低い抵抗率を有する深い領域は、デバイスの共通のドレイン領域として機能する基板への電気的コンタクトとして機能する。
低い抵抗率を有する深い領域は、好ましくは、０．０１Ω・ｃｍ以下の抵抗率を有し、エピタキシャル層の表面から基板までの距離の少なくとも２０％延び、より好ましくは、基板まで延びている。
深い領域は、例えば、エピタキシャル層内の第１の伝導型の不純物がドープされた領域、金属（例えば、アルミニウム）領域、又はドープされたポリシリコンゲート領域であってもよい。
トレンチ二重拡散金属酸化膜半導体トランジスタデバイスは、複数のセル（多くの場合、四角形又は六角形の形状を有する）を備えていてもよく、これらは、好ましくは、デバイスの上面に形成された共通のソースコンタクトと、共通のドレインコンタクトと、共通のゲートコンタクトとを備える。
また、本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタデバイスは、（ａ）ｎ型のシリコン基板と、（ｂ）シリコン基板上に形成され、シリコン基板より低い多数キャリア濃度を有するｎ型のエピタキシャル層と、（ｃ）エピタキシャル層の表面から、エピタキシャル層内に延びるトレンチと、（ｄ）トレンチの内壁の少なくとも一部を覆う絶縁層と、（ｅ）絶縁層に隣接して、トレンチ内を埋め込むドープされた多結晶シリコン導電領域と、（ｆ）エピタキシャル層の上部であって、トレンチに隣接する部分に形成されたｐ型のボディ領域と、（ｇ）ボディ領域の上部であって、トレンチに隣接する部分に形成されたｎ型のソース領域と、（ｈ）エピタキシャル層の表面から延び、このデバイスの共通のドレイン領域として機能する基板への電気的コンタクトとして機能する低い抵抗率を有する深い領域とを備える。
また、本発明は、トレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法を提供する。この製造方法は、（ａ）第１の伝導型の基板を準備する工程と、（ｂ）基板上に、基板より低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層を成長させる工程と、（ｃ）エピタキシャル層の上部に、第２の伝導型のボディ領域を形成する工程と、（ｄ）エピタキシャル層の表面から、エピタキシャル層内に延びるトレンチをエッチングする工程と、（ｅ）トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、（ｆ）絶縁層に隣接して、トレンチ内を埋め込む導電領域を形成する工程と、（ｇ）ボディ領域の上部であって、トレンチに隣接する部分に形成された第１の伝導型のソース領域を形成する工程と、（ｈ）エピタキシャル層の表面から延び、基板への電気的コンタクトとして機能する低い抵抗率を有する深い領域を形成する工程とを有する。深い領域は、デバイスの共通のドレイン領域として機能する基板への電気的コンタクトとして機能する。
幾つかの好ましい実施の形態では、深い領域は、エピタキシャル層内への打込み及び拡散プロセスによって形成された第１の伝導型の領域を含む。他の実施の形態では、深い領域は、（ａ）エピタキシャル層の表面からエピタキシャル層内に延びる深いトレンチをエッチングする工程と、（ｂ）深いトレンチ内に金属又はポリシリコンを堆積させる工程とによって形成された金属領域又はポリシリコン領域を含む。
本発明では、ソースコンタクト、ドレインコンタクト、ゲートコンタクトを全て集積回路の上面側に設けることができ、これにより、多数のトレンチＤＭＯＳトランジスタセルを備える集積回路と他の構成部品との結線を容易にすることができる。
更に、本発明により、ソースコンタクト、ドレインコンタクト、ゲートコンタクトを単一の面に設けるための別のパッケージを必要としない。
本発明のこれらの及び他の実施の形態及びその利点は、特許請求の範囲及び発明の実施の形態により更に明らかとなる。
以下、本発明の好ましい実施の形態を示す図面を参照して、本発明を更に詳細に説明する。なお、本発明は、後述する実施の形態とは異なる形式で実現してもよく、したがって、これらの実施の形態によって限定されるものではない。
図２Ａに示すトレンチＤＭＯＳトランジスタは、ｎ＋基板２００と、このｎ＋基板２００上に成長されたｎエピタキシャル層２０２とを備える。ｎ＋基板２００は、例えば、１０〜２５ミル（mil）の厚さと、０．００５〜０．０１Ω・ｃｍの抵抗率とを有するシリコン基板である。ｎエピタキシャル層２０２は、例えば、５〜１０ｍｍの厚さと、０．１８〜０．２５Ω・ｃｍの抵抗率とを有するシリコンである。
このｎエピタキシャル層２０２内には、トレンチを形成し、このトレンチの内壁には酸化層２１０を形成し、トレンチ内には、ポリシリコン２１１を埋め込んでいる。これにより、デバイスのゲート電極機能を実現している。酸化層２１０の厚みは、代表的には５００〜７００Åとする。ポリシリコン２１１の抵抗率は、代表的には１５〜２５Ω／ｓｑとする。トレンチの深さは、代表的には１．０〜２．０μｍとする。トレンチ間の領域は、その形状からメサ又はトレンチメサと呼ばれることも多い。
ｎエピタキシャル層２０２内には、下部２０４と上部２１５とから構成されるｐボディ領域を形成する。ｐボディ領域の下部２０４の抵抗率は、代表的には０．１〜３．０Ω・ｃｍとする。下部２０４のｎエピタキシャル層２０２の表面からの深さは、代表的には１．０〜３．０μｍとする。ｐボディ領域の上部２１５の抵抗率は、代表的には０．００３〜０．０３Ω・ｃｍとし、ｎエピタキシャル層２０２の表面からの深さは、代表的には０．５〜１．０μｍとする。上部２１５は、デバイスの耐久性（ruggedness）を高めるために設けている。図２Ａに示す他のｐ型領域２０４ｔは、トレンチセグメントの端子（termination）領域に関係する。
図２Ａに示すトレンチＤＭＯＳトランジスタデバイスは、更に、ｎ＋ソース領域２１２を備え、このｎ＋ソース領域２１２は、代表的にはｎエピタキシャル層２０２の表面から０．３〜０．４５μｍの深さに形成し、抵抗率は、代表的には０．００１〜０．００３Ω・ｃｍとする。ｎ＋ソース領域２１２には、金属ソースコンタクト２１８ｓによって電気的コンタクトが形成されている。
トレンチＤＭＯＳトランジスタセルの領域の外側に位置するポリシリコンのゲートランナ部分２１１ｇには、独立した金属ゲートコンタクト２１８ｇを接続している。左側のＢＰＳＧ（boro-phospho-silicate glass）領域２１６は、ゲート電極に関連するポリシリコン領域２１１が金属ソースコンタクト２１８ｓを介して、ｎ＋ソース領域２１２に短絡することを防止している。
また、トレンチＤＭＯＳトランジスタセルの外側の領域に、金属ドレインコンタクト２１８ｄも設けている。このように、金属ドレインコンタクト２１８ｄを金属ソースコンタクト２１８ｓ及び金属ゲートコンタクト２１８ｇと同様にデバイスの上面に配置することにより、他の電子部品との結線を容易に行うことができる。
金属ドレインコンタクト２１８ｄは、ｎ＋基板２００に電気的に接続されるように配置している。本発明において、この接続を実現する方法には、幾つかの方法がある。
例えば、図２Ａに示す実施の形態では、この接続は、深いｎ＋領域２１９によって実現している。この深いｎ＋領域２１９の抵抗率は、好ましくは０．００１〜０．００３Ω・ｃｍとする。この深いｎ＋領域２１９は、金属ドレインコンタクト２１８ｄからｎ＋基板２００にまで延びている。ここに示す実施の形態では、深いｎ＋領域２１９は、ｎエピタキシャル層２０２を完全に貫通しているが、デバイスの設計要求に応じて、他の実施の形態として、深いｎ＋領域２１９は、ｎエピタキシャル層２０２を部分的にブリッジするものであってもよい。
本発明の他の実施の形態を図２Ｂに示す。ここでは、深いｎ＋領域ではなく、深い金属領域を設けている。この実施の形態は、深いｎ＋領域２１９を除いて、図２Ａと基本的に同じ構成を有している。すなわち、この実施の形態では、深いｎ＋領域２１９に代えて、金属ドレインコンタクト２１８ｄがｎエピタキシャル層２０２を貫通して、ｎ＋基板２００に接触している。
これら以外の構成を用いることもできる。例えば、幾つかの他の実施の形態として、図２Ａに示す深いｎ＋領域２１９をドープされたポリシリコン領域に置き換えてもよい。
このような他の実施の形態は、ｎエピタキシャル層２０２の表面からｎ＋基板２００までの距離の少なくとも一部に比較的抵抗率が低いパスを実現する深い領域を有するという共通の特徴を有している。
この深い領域の抵抗率は、代表的には０．０１Ω・ｃｍとし、好ましくは０．００１Ω・ｃｍとする。
深い領域は、これらの条件を満たす、低抵抗率の材料を組み合わせて形成してもよい。例えば、深い領域は、ドープされた単結晶シリコン、ドープされた多結晶シリコン及び／又は金属の組合せによって形成してもよい。
深い領域は、代表的には、ｎエピタキシャル層２０２の表面からｎ＋基板２００までの距離の少なくとも２０％延びるように形成する。深い領域は、好ましくはｎ＋基板２００まで（すなわち、この距離の１００％）延びるように形成する。
図２Ａ及び図２Ｂでは、単一の深い領域を示しているが、複数の深い領域を形成してもよく、これらは、単一のドレインコンタクトによって短絡することが望ましい。
以下、図３Ａ〜図３Ｆを参照して、図２Ａに示すトレンチＤＭＯＳトランジスタの製造工程を説明する。まず、図３Ａに示すように、ｎ＋にドープしたｎ＋基板２００上に、ｎにドープしたエピタキシャル層２０２を成長させる。ここで、ｎ＋基板２００の厚さは、例えば２５０μｍとし、ｎ＋基板２００のｎ型不純物の不純物濃度は、例えば５×１０１９ｃｍ−３とし、ｎエピタキシャル層２０２の厚さは、例えば６．０μｍとし、ｎエピタキシャル層２０２のｎ型不純物の不純物濃度は、例えば３．４×１０１６ｃｍ−３とする。次に、適切なマスキングを用いて、打込み及び拡散プロセスによって、ｎエピタキシャル層２０２内にｐ領域２０４を形成する。ｎエピタキシャル層２０２には、例えば、４０ｋｅＶで６×１０１３ｃｍ−２のドーズ量でホウ素を打ち込み、１１５０℃の温度で１．８μｍの深さまでこの不純物を拡散させる。これにより、図３Ａに示す構造が形成される。
次に、例えば、化学気相成長（chemical vapor deposition：以下、ＣＶＤという。）により、マスク酸化層（図示せず）を成長させ、トレンチマスク（図示せず）を用いてパターンを形成する。次に、パターン化されたマスク酸化層の開口部を介し、通常反応性イオンエッチングによって、トレンチをエッチングする。この実施の形態では、トレンチの深さを約２．０μｍとする。このトレンチ形成工程によって、分離した複数のｐ領域２０４が画定される。これらのｐ領域２０４のうちの幾つかは、デバイスセルのｐボディ領域に対応する。他のｐ型領域２０４ｔは、トレンチセグメントの端子部分に関係する。
次に、深いｎ＋領域２１９を形成するためのパターン化されたマスク層（図示せず）を形成する。この実施の形態では、深いｎ＋領域２１９は、打込み及び拡散プロセスによって形成される。例えば、深いｎ＋領域２１９は、１０１６ｃｍ−２のドーズ量でリンを打ち込み、１１５０℃の温度でこの不純物を３〜７μｍの深さまで拡散させることによって形成してもよい。この拡散工程は、後のいずれかの犠牲酸化層又はゲート酸化層の形成とともに実行してもよい。
ここに示す実施の形態では、後に打ち込む不純物の分布に影響がないように、深いｎ＋領域２１９を比較的初期に形成しているが、深いｎ＋領域２１９の形成は、製造工程のどの時点で何回行ってもよいことは、当業者には明らかである。
次に、パターン化された酸化層及び犠牲酸化層を取り除き、そこに、例えば９５０〜１０５０℃の温度によるドライ酸化によって酸化層２１０を成長させる。酸化層２１０の一部は、最終的に、完成されたデバイスのゲート酸化層領域を構成する。酸化層２１０の厚さは、代表的には５００〜７００Åとする。これにより、図３Ｂに示す構造が形成される。
次に、ＣＶＤによって、この構造体の表面をポリシリコンで覆い、及びトレンチを埋め込む。ポリシリコンの抵抗率を代表的には２０Ｗ／ｓｑ程度に低下させるために、ポリシリコンには、通常、ｎ型不純物をドープする。ｎ型不純物のドープは、例えば、三塩化リン（phosphorous chloride）を用いたＣＶＤの間に、又はヒ素又はリンの打込みによって行うことができる。次に、例えば反応性イオンエッチングにより、ポリシリコン層をエッチングする。トレンチセグメント内のポリシリコン層は、エッチングの不均一性を鑑み、通常、若干深めにエッチングし、これにより形成されるポリシリコンゲート領域２１１の表面は、隣接したｐ領域２０４の表面より０．１〜０．２μｍ低い位置に形成される。端子領域内の右側のトレンチの幅のために、僅かなポリシリコンゲート領域２１１ｒのみが残留する。このエッチングプロセスでは、パターン化されたマスク層２０５を用いて、ゲートランナ領域内のポリシリコン領域２１１ｇを保護する。これにより、図３Ｃに示す構造が形成される。
次に、パターン化されたマスク層２０５を取り除き、露出した酸化層２１０をウェットエッチングによって約１００Åの厚さにエッチングし、打込み酸化層（implant oxide）を形成する。打込み酸化層は、打込みチャネリング効果（implant-channeling effects）、打込み損傷、及び後のソース領域の形成時における重金属汚染を避けるためである。次に、パターン化されたマスク層２１３を設け、打込み及び拡散プロセスによって、ｐ領域２０４の上部に、ｎ＋ソース領域２１２を形成する。同時に、ｎ＋ソース領域２１２は、深いｎ＋領域２１９に対応する領域にも形成され、これにより、後の接触抵抗を向上させることができる。ｎ＋ソース領域２１２は、例えば、１×１０１６ｃｍ−２のドーズ量でヒ素を打ち込み、９５０℃の温度で、この不純物を０．４μｍの深さまで拡散させることによって形成することができる。これにより、図３Ｄに示す構造が形成される。
続いて、パターン化されたマスク層２１３を取り除く。次に、更なるマスク（図示せず）を形成し、ホウ素を打ち込み、拡散させて、ｎ＋領域２１２間にｐボディ領域の上部２１５（ｐ＋領域）を形成する。次に、例えば、プラズマエンハンストＣＶＤ（ＰＥＣＶＤ）によって、構造体全体の上にＢＰＳＧ（boro-phospho-silicate glass）を形成した後、パターン化されたフォトレジスト層（図示せず）を設ける。次に、例えば反応性イオンエッチングによって構造体をエッチングし、構造体の選択された部分上のＢＰＳＧ及び酸化層２１０を取り除き、これにより、リフローの後にＢＰＳＧ領域２１６が形成される。そして、パターン化されたフォトレジスト層を取り除き、これにより、図３Ｅに断面を示す構造が形成される。
最後に、パターン化されたフォトレジスト層（図示せず）を設け、コンタクト層（例えば、アルミニウム等の金属コンタクト層）を堆積させ、金属ソースコンタクト２１８ｓ、金属ゲートコンタクト２１８ｇ、金属ドレインコンタクト２１８ｄを形成する。このフォトレジスト層を取り除くと、図３Ｆに断面を示す構造が完成する。図３Ｆに示すように、金属ソースコンタクト２１８ｓは、ｎ＋ソース領域２１２に接触し、金属ゲートコンタクト２１８ｇは、ポリシリコンゲートランナ２１１に接触し、金属ドレインコンタクト２１８ｄは、深いｎ＋領域２１９を介してｎ＋基板２００に接続されている。このように、本発明では、全てのコンタクト２１８ｓ、２１８ｇ、２１８ｄをデバイスの上面側に形成することができる。
デバイスの上面からｎ＋基板２００への電気的接続を実現するために、他の手法を用いることもできる。例えば、深いｎ＋領域２１９は、上述した図３Ｂのように形成する必要は必ずしもない。これに変えて、図３Ｄを用いて説明したように、ｎ＋領域２１２を形成した後に、耐エッチング層（etch resistant layer）をパターン化されたマスク層２１７の形で形成することができる。そして、この構造体を、例えば反応性イオンエッチングによってエッチングすることにより、図４Ａに示すような深いトレンチ構造体が形成される。勿論、この深いトレンチは、必要に応じて、製造工程の他の時点で行ってもよい。
この特定の実施の形態では、パターン化されたマスク層２１３、２１７を取り除き、上述した工程（すなわち、ｐ＋領域２１５を形成するための打込み及び拡散、及びＢＰＳＧ領域２１６の堆積及びパターン化）を経て、図４Ｂに示すような構造体が形成される。
最後に、上述と同様に金属コンタクトを形成する。但し、ここでは、１回以上の更なる金属堆積工程を用いて、深いトレンチを埋め込み、これにより、図４Ｃに示す構造体が完成する。
更なる変形も可能である。例えば、深いトレンチを金属で埋め込むのではなく、深いトレンチにポリシリコンを埋め込んだ後に、ドレインコンタクトを堆積させてもよい。ポリシリコン層は、例えば、構造体をポリシリコンで覆う（及び深いトレンチにポリシリコンを埋め込む）ことによって形成してもよい。そして、深いトレンチ内にのみポリシリコンが残るように、不要なポリシリコンをエッチングして除去する。次に、上述したように、ドレインコンタクトを堆積させる。
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の実施の形態とは伝導性（conductivities）が逆の構造にも同様に適用することができる。
従来のトレンチＤＭＯＳトランジスタデバイスの部分断面図である。 本発明の実施の形態におけるトレンチＤＭＯＳトランジスタデバイスの部分断面図である。 本発明の他の実施の形態におけるトレンチＤＭＯＳトランジスタデバイスの部分断面図である。 図２Ａに示すトレンチＤＭＯＳトランジスタデバイスの製造工程を説明する部分断面図である。 図２Ａに示すトレンチＤＭＯＳトランジスタデバイスの製造工程を説明する部分断面図である。 図２Ａに示すトレンチＤＭＯＳトランジスタデバイスの製造工程を説明する部分断面図である。 図２Ａに示すトレンチＤＭＯＳトランジスタデバイスの製造工程を説明する部分断面図である。 図２Ａに示すトレンチＤＭＯＳトランジスタデバイスの製造工程を説明する部分断面図である。 図２Ａに示すトレンチＤＭＯＳトランジスタデバイスの製造工程を説明する部分断面図である。 図２Ｂに示すトレンチＤＭＯＳトランジスタデバイスの製造工程を説明する部分断面図である。 図２Ｂに示すトレンチＤＭＯＳトランジスタデバイスの製造工程を説明する部分断面図である。 図２Ｂに示すトレンチＤＭＯＳトランジスタデバイスの製造工程を説明する部分断面図である。

Claims (28)

  1. 共通のドレイン領域として機能する第１の伝導型の基板と、
    上記基板上に形成され、該基板より低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層と、
    上記エピタキシャル層の表面から、該エピタキシャル層内に延びるゲート用及びドレイン用のトレンチと、
    上記ゲート用及びドレイン用のトレンチの内壁の少なくとも一部を覆う絶縁層と、
    上記絶縁層に隣接して、少なくとも上記ゲート用のトレンチ内を埋め込む導電領域と、
    上記エピタキシャル層内の上部であって、上記ゲート用のトレンチに隣接する部分に形成された第２の伝導型のボディ領域と、
    上記ボディ領域の上部であって、上記ゲート用のトレンチに隣接する部分に形成された第１の伝導型のソース領域と、
    上記ソース領域から離れた端子領域内の上記ドレイン用のトレンチの底面から上記エピタキシャル層内へ延び、上記基板への電気的コンタクトとして機能する低い抵抗率を有する深い領域とを備え、
    当該トレンチ二重拡散金属酸化膜半導体トランジスタデバイスは、上記深い領域の表面に接する金属ドレインコンタクトと、上記ソース領域の表面に接する金属ソースコンタクトと、上記ソース領域から離れた端子領域内の上記導電領域の表面に接する金属ゲートコンタクトとを有することを特徴するトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  2. 上記低い抵抗率を有する深い領域は、０．０１Ω・ｃｍ以下の抵抗率を有し、上記エピタキシャル層の表面から上記基板までの距離の少なくとも２０％延びていることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  3. 上記深い領域は、上記第１の伝導型の半導体領域からなることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  4. 上記深い領域は、上記基板まで延びていることを特徴とする請求項３記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  5. 上記深い領域は、金属領域からなることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  6. 上記金属領域は、アルミニウムを含むことを特徴とする請求項５記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  7. 上記深い領域は、上記基板まで延びていることを特徴とする請求項５記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  8. 上記深い領域は、ドープされたポリシリコン領域を含むことを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  9. 上記深い領域は、上記基板まで延びていることを特徴とする請求項８記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  10. 複数の深い領域が形成されていることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  11. 四角形又は六角形の形状を有する複数のトランジスタセルを備える請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  12. 当該トレンチ二重拡散金属酸化膜半導体トランジスタデバイスは、シリコンデバイスであることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  13. 上記絶縁層は、酸化層であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  14. 上記導電領域は、ドープされた多結晶シリコン領域であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  15. 上記第１の伝導型は、ｎ型であり、上記第２の伝導型は、ｐ型であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  16. 上記基板は、ｎ＋基板であり、上記エピタキシャル層は、ｎエピタキシャル層であり、上記ボディ領域は、ｐ領域であり、上記ソース領域は、ｎ＋領域であることを特徴とする請求項１記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  17. 共通のドレイン領域として機能するｎ型のシリコン基板と、
    上記シリコン基板上に形成され、上記シリコン基板より低い多数キャリア濃度を有するｎ型のエピタキシャル層と、
    上記エピタキシャル層の表面から、該エピタキシャル層内に延びるゲート用及びドレイン用のトレンチと、
    上記ゲート用及びドレイン用のトレンチの内壁の少なくとも一部を覆う絶縁層と、
    上記絶縁層に隣接して、少なくとも上記ゲート用のトレンチ内を埋め込むドープされた多結晶シリコン導電領域と、
    上記エピタキシャル層内の上部であって、上記ゲート用のトレンチに隣接する部分に形成されたｐ型のボディ領域と、
    上記ボディ領域の上部であって、上記ゲート用のトレンチに隣接する部分に形成されたｎ型のソース領域と、
    上記ドレイン用のトレンチの底面から上記エピタキシャル層内へ延び、上記シリコン基板への電気的コンタクトとして機能する低い抵抗率を有する深い領域とを備え、
    当該トレンチ二重拡散金属酸化膜半導体トランジスタデバイスは、複数のトランジスタセルからなり、
    当該トレンチ二重拡散金属酸化膜半導体トランジスタデバイスは、上記複数のトランジスタセル内の共通のソースコンタクトと、該トランジスタセルから離れた端子領域内の共通のドレインコンタクトと、該端子領域内の共通のゲートコンタクトとを有し、該共通のソースコンタクト、共通のドレインコンタクト及び共通のゲートコンタクトは、当該トレンチ二重拡散金属酸化膜半導体トランジスタデバイスの上面に形成されていることを特徴とするトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  18. 上記低い抵抗率を有する深い領域は、０．０１Ω・ｃｍ以下の抵抗率を有することを特徴とする請求項１７記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  19. 上記深い領域は、ｎ型の半導体領域からなることを特徴とする請求項１７記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  20. 上記深い領域は、金属領域からなることを特徴とする請求項１７記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  21. 上記深い領域は、ドープされたポリシリコン領域を含むことを特徴とする請求項１７記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  22. 上記トランジスタセルは、六角形又は四角形のいずれかの形状を有することを特徴とする請求項１７記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
  23. 共通のドレイン領域として機能する第１の伝導型の基板を準備する工程と、
    上記基板上に、該基板より低い多数キャリア濃度を有する第１の伝導型のエピタキシャル層を成長させる工程と、
    上記エピタキシャル層内の上部に、第２の伝導型のボディ領域を形成する工程と、
    上記エピタキシャル層の表面から、該エピタキシャル層内に延びるゲート用及びドレイン用のトレンチをエッチングする工程と、
    上記ゲート用及びドレイン用のトレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
    上記絶縁層に隣接して、少なくとも上記ゲート用のトレンチ内を埋め込む導電領域を形成する工程と、
    上記ボディ領域の上部であって、上記ゲート用のトレンチに隣接する部分に、上記第１の伝導型のソース領域を形成する工程と、
    上記ドレイン用のトレンチの底面から上記エピタキシャル層内へ延び、上記基板への電気的コンタクトとして機能する低い抵抗率を有する深い領域を形成する工程と、
    上記深い領域の表面に接する金属ドレインコンタクトを形成する工程と、
    上記ソース領域の表面に接する金属ソースコンタクトを形成する工程と、
    上記ソース領域から離れた端子領域内の上記導電領域の表面に接する金属ゲートコンタクトを形成する工程とを有するトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。
  24. 上記深い領域は、打込み及び拡散プロセスによって形成された上記第１の伝導型の半導体領域を含むことを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。
  25. 上記深い領域は、金属領域を含み、
    上記深い領域を形成する工程は、
    上記ドレイン用のトレンチの底面から上記エピタキシャル層内に延びる深いトレンチをエッチングする工程と、
    上記深いトレンチ内に金属を堆積させる工程とを有することを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。
  26. 上記深い領域は、ドープされたポリシリコンゲート領域を含み、
    上記深い領域を形成する工程は、
    上記ドレイン用のトレンチの底面から上記エピタキシャル層内に延びる深いトレンチをエッチングする工程と、
    上記深いトレンチ内にポリシリコンを堆積させる工程とを有することを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。
  27. 上記低い抵抗率を有する深い領域は、０．０１Ω・ｃｍ以下の抵抗率を有し、上記エピタキシャル層の表面から上記基板までの距離の少なくとも２０％延びていることを特徴とする請求項２３記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。
  28. 上記深い領域は、上記エピタキシャル層の表面から上記基板まで延びていることを特徴とする請求項２７記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。
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