CN102938414B - 沟槽式功率半导体元件及其制造方法 - Google Patents

Abstract

本发明涉及一种沟槽式功率半导体元件及其制造方法，该沟槽式功率半导体元件包括一底材、多个沟槽、多个第一重掺杂区、至少一本体区、至少一源极掺杂区、一接触窗、一第二重掺杂区与一金属图案层；这些沟槽位于底材内；各个第一重掺杂区分别形成于相对应的沟槽的下方，并且互相连接形成一导电通道；在各个第一重掺杂区与相对应的沟槽之间分别具有一轻掺杂区，以阻止第一重掺杂区向上扩张；本体区环绕沟槽，并与第一重掺杂区间隔一预设距离；源极掺杂区位于本体区上方；接触窗位于底材的边缘处；第二重掺杂区位于接触窗的下方，并电性连接导电通道；金属图案层填入接触窗以电性连接第二重掺杂区。本发明可以简化制造流程，降低制作成本。

Description

沟槽式功率半导体元件及其制造方法

技术领域

本发明涉及一种功率半导体元件及其制造方法，特别是涉及一种沟槽式功率半导体元件及其制造方法。

背景技术

平面式功率半导体元件，例如功率金属氧化层半导体场效应晶体管(PowerMOSFET，PowerMetal-Oxide-Semiconductor-Field-EffectTransistor)，以下简称为功率金氧半场效晶体管，将栅极设置于基板表面，其电流信道沿着平行基材表面的走向流动，会占据基板的面积，而导致相邻单元(cell)之间隔距离无法任意缩减。相较之下，沟渠式功率半导体元件将栅极设置于沟槽内，使电流通道改为垂直走向，因而可以缩短单元间的间隔距离，提高积集度(integration)。

图1为一典型沟槽式功率金氧半场效晶体管的剖面示意图。如图中所示，此沟槽式功率金氧半场效晶体管具有一N型重掺杂基板10、一N型轻掺杂磊晶层12、多个栅极沟槽14、多个栅极结构16、多个P型本体区17、多个源极掺杂区18与一层间介电层19。其中，N型轻掺杂磊晶层12位于N型重掺杂基板10上，栅极沟槽14位于N型轻掺杂磊晶层12中。栅极结构16位于栅极沟槽14内。P型本体区17位于N型轻掺杂磊晶层12的上部分，并且环绕栅极沟槽14。栅极结构16的周围包覆有一栅极介电层15，以与P型本体区17及N型轻掺杂磊晶层12相区隔。源极掺杂区18位于P型本体区17的表面层，并且环绕栅极沟槽14。层间介电层19覆盖于栅极结构16上方。此层间介电层19内并制作有多个源极接触窗，以裸露源极掺杂区18。

一般而言，此沟槽式功率金氧半场效晶体管的源极电压通过一形成于层间介电层19上方的源极金属层(未图示)施加于源极掺杂区18，栅极电压通过一形成于层间介电层19上方的栅极金属层(未图示)施加于栅极结构16，漏极电压则是通过一形成于N型重掺杂基板10下方的漏极金属层(未图示)施加于N型重掺杂基板10。因此，芯片封装时需同时连接基板上下表面的电极，而造成封装技术上的限制。

于是，如何简化既有的沟槽式功率半导体元件的结构与制作方法，是本技术领域一个重要的课题。

发明内容

有鉴于此，本发明所要解决的技术问题在于，针对现有技术的不足提出一种沟槽式功率半导体元件以及此沟槽式功率半导体元件的制造方法，可以简化制作流程，降低制作成本。

为解决上述问题，达到本发明提供一种沟槽式功率半导体元件。此沟槽式功率半导体元件包括一底材、多个沟槽、至少一个栅极多晶硅结构、一栅极介电层、多个第一重掺杂区、至少一本体区、至少一源极掺杂区、一层间介电层、一漏极接触窗、一第二重掺杂区与一金属图案层。其中，这些沟槽位于底材内，并且包括至少一个栅极沟槽，至少一个栅极多晶硅结构，位于该栅极沟槽内；一栅极介电层，包覆该栅极多晶硅结构的侧面与底面。各个第一重掺杂区分别形成于相对应的沟槽的下方，该第一重掺杂区与相对应的该沟槽的底部间隔一定距离，并且互相连接形成一导电通道。在各个第一重掺杂区与相对应的沟槽之间分别具有一轻掺杂区，以阻止第一重掺杂区向上扩张。本体区环绕栅极沟槽，并与第一重掺杂区间隔一预设距离。源极掺杂区位于本体区上方。该层间介电层覆盖该栅极多晶硅结构，并定义出至少一源极接触窗以裸露该源极掺杂区。该漏极接触窗位于底材的边缘处。第二重掺杂区位于接触窗的下方，并电性连接导电通道。金属图案层填入接触窗以电性连接第二重掺杂区。

在本发明的一实施例中，所述底材为一轻掺杂硅基板。

在本发明的一实施例中，所述底材由一硅基板与位于其上的一轻掺杂磊晶层所构成。

在本发明的一实施例中，所述底材由一表面覆盖有氧化层的硅基板与位于氧化层上方的一轻掺杂磊晶层所构成。

在本发明的一实施例中，形成于底材的沟槽包括栅极沟槽、第一沟槽与第二沟槽。其中，第一沟槽位于相邻二个栅极沟槽间，以容纳一介电结构。第二沟槽位于栅极沟槽外侧，以容纳一终端结构。

在本发明的一实施例中，形成于底材的沟槽可区分为宽度较宽的第一部分的沟槽与宽度较窄的第二部分的沟槽，在第一部分的沟槽底部形成有窄沟槽。第一重掺杂区则是位于窄沟槽的下方。

依据前述沟槽式功率半导体元件，本发明亦提供一制造方法。此制造方法至少包括下列步骤：(a)提供一底材；(b)形成一图案层于底材上，定义多个沟槽，这些沟槽包括至少一个栅极沟槽；(c)以蚀刻方式在底材内形成这些沟槽；(d)通过图案层，植入第一导电型掺杂物于沟槽下方，以形成多个第一重掺杂区，并且，各个第一重掺杂区与相对应的沟槽的底部间隔有一轻掺杂区；(e)以热扩散方式，使各个第一重掺杂区互相连接形成一导电通道；(f)形成一栅极介电层覆盖该栅极沟槽的内侧表面；形成至少一栅极多晶硅结构于该栅极沟槽内；形成至少一本体区环绕栅极沟槽，本体区与第一重掺杂区间隔一预设距离；(g)形成至少一源极掺杂区于本体区上方；(h)形成一接触窗于底材的边缘处；(i)以离子植入方式，形成一第二重掺杂区于接触窗的底部，以电性连接导电通道；以及(j)形成一金属图案层于接触窗内，以电性连接第二重掺杂区。

本发明可以简化制造流程，降低制作成本。

关于本发明的优点与精神可以借助以下的发明详述及所附图式得到进一步的了解。

附图说明

图1为一典型沟槽式功率半导体元件的剖面示意图；

图2A至图2J为本发明沟槽式功率半导体元件的制造方法的实施例一的结构流程图；

图3A与图3C为本发明沟槽式功率半导体元件的制造方法的实施例二的结构流程图；

图4A与图4C为本发明沟槽式功率半导体元件的制造方法的实施例三的结构流程图；

图5A与图5B为本发明沟槽式功率半导体元件的制造方法的实施例四的结构流程图；

图6A与图6E为本发明沟槽式功率半导体元件的制造方法的实施例五的结构流程图。

【主要元件附图标记说明】

重掺杂基板10

轻掺杂磊晶层12

栅极沟槽14

栅极介电层15

栅极结构16

本体区17

源极掺杂区18

层间介电层19

重掺杂基板100

绝缘层105

轻掺杂磊晶层110

图案层115

栅极沟槽122

第一沟槽124

第一重掺杂区132

轻掺杂区134

栅极介电层142

栅极多晶硅结构152

终端结构154

接触窗底部重掺杂区166

导电通道130

本体区162

源极掺杂区164

图案层170

漏极接触窗128

保护层172

侧壁保护结构172’

第二重掺杂区136

层间介电层180

源极接触窗182

源极金属层192

漏极金属层194

栅极沟槽222

第一沟槽224

第二沟槽226

底部介电结构241

栅极介电层242

栅极多晶硅结构252

终端结构254

介电插塞243

栅极沟槽322，323

第一沟槽324

保护层325，325’

窄沟槽327

第一重掺杂区332

轻掺杂区334

介电层343

栅极介电层342

多晶硅结构351

栅极多晶硅结构352

终端结构354

图案层470

侧壁保护结构471

漏极接触窗428

源极掺杂区454

第二重掺杂区436

图案层515

漏极接触窗528

第二重掺杂区536

轻掺杂区537

栅极介电层542

多晶硅层550

栅极多晶硅结构552

终端结构554

层间介电层580

源极接触窗582

具体实施方式

本发明的沟槽式功率半导体元件的主要技术特征通过离子植入方式在沟槽底部制作重掺杂区，以达到简化结构，降低制造成本的目的。

实施例一

图2A至图2J为本发明沟槽式功率半导体元件的制造方法的实施例一的结构流程图。本实施例以一沟槽式功率金氧半场效晶体管为例。但是，本发明并不限于此。本发明亦可适用于其他功率半导体元件，如绝缘栅双极晶体管(IGBT，InsulatedGateBipolarTransistor)的制作。

如图2A所示，首先，在一N型重掺杂基板100上制作一绝缘层105，例如一氧化层。随后，如图2B所示，在绝缘层105上方制作一N型轻掺杂磊晶层110。本实施例中选用N型重掺杂基板100与N型轻掺杂磊晶层110(以下简称磊晶层)为配合既有的沟槽式功率金氧半场效晶体管的制造流程，以减少因制造流程变更所导致成本增加。接下来，如图2C所示，在轻掺杂磊晶层110上形成一图案层115，以定义出多个沟槽122、124。本实施例利用图案层115所定义出来的沟槽包括栅极沟槽122以及用以形成终端结构的第一沟槽124。不过，本发明并不限于此。其他晶体管元件中需要制作于沟槽的结构，例如栅极走线，亦可以利用此步骤定义出来。

接下来，如图2D所示，直接利用覆盖于轻掺杂磊晶层110上的图案层115作为屏蔽(mask)，以离子植入方式植入N型掺杂物于沟槽122、124下方，而形成多个N型第一重掺杂区132(以下简称第一重掺杂区)。此步骤利用高能离子植入技术，使第一重掺杂区132深入轻掺杂磊晶层110内部，而非邻接于沟槽122、124的底部。随后，直接利用覆盖于轻掺杂磊晶层110上的图案层115作为屏蔽，施以另一道离子植入步骤植入P型掺杂物于沟槽122、124下方，而形成多个P型轻掺杂区134(以下简称轻掺杂区)于轻掺杂磊晶层110中。此步骤的离子植入深度小于前述形成第一重掺杂区132所使用的离子植入技术的植入深度。因此，轻掺杂区134形成于第一重掺杂区132与沟槽122、124之间，而可以避免第一重掺杂区132的范围向上扩张沟槽122、124周围，以防止功率半导体元件的栅极、漏极被打穿。本实施例的轻掺杂区134的导电型以P型为例，不过，本发明并不限于此。当轻掺杂区134的导电型为N型且其掺杂浓度小于N型轻掺杂磊晶层110的原本掺杂浓度时，N型第一重掺杂区132水平方向的扩张速度会大于其向上的扩散速度(水平方向为了达到预定掺杂浓度需要扩散的N型掺杂的量较少)，因此，亦可达到类似的效果。

本实施例于形成第一重掺杂区132之后，再形成轻掺杂区134于第一重掺杂区132上方。不过，本发明并不限于此。本发明亦可以先形成轻掺杂区134于沟槽122、124下方，然后再以高能离子植入技术形成第一重掺杂区132于轻掺杂区134下方。

接下来，如图2E所示，形成一栅极介电层142覆盖各个沟槽122、124的内侧表面。然后，在各个沟槽122、124内填入多晶硅材料，分别形成栅极多晶硅结构152与终端结构154于栅极沟槽122与第一沟槽124内。值得注意的是，前述栅极介电层142的制作步骤属于高温步骤。因此，前述步骤所植入的第一重掺杂区132的范围，会因为此高温步骤而扩张，进而使相邻的第一重掺杂区132互相连接，而构成一导电通道130。当然，为了进一步确保各个第一重掺杂区132能够互相连接，本实施例亦可在形成第一重掺杂区132后，增加一热扩散步骤。

随后，如图2F所示，以离子植入方式，植入P型掺杂物于轻掺杂磊晶层110内，以形成本体区162于轻掺杂磊晶层110的上部分，并且环绕各个栅极沟槽122。然后，以离子植入的方式，植入N型掺杂物于本体区162的表面层，以形成源极掺杂区164于本体区162的上方。

接下来，如图2G与图2H所示，在轻掺杂磊晶层110上方形成一图案层170，例如一硬质罩幕层(hardmask)，以定义漏极接触窗128的位置。随后，通过此图案层170蚀刻轻掺杂磊晶层110，以形成漏极接触窗128于轻掺杂磊晶层110的边缘处。然后，请同时参照图2H，沿着轻掺杂磊晶层110的表面起伏全面沉积一保护层172。接下来，利用一蚀刻步骤去除部分保护层172，以形成一侧壁保护结构172’覆盖漏极接触窗128的侧边，保护轻掺杂磊晶层110免于受到后续离子植入步骤的影响。然后，以离子植入方式植入N型掺杂物于漏极接触窗128的底部，形成一第二重掺杂区136横向连接至由多个第一重掺杂区132所构成的导电通道130。值得注意的是，前述第二重掺杂区136除了有助于确保导电通道130电性连接至后续形成的漏极金属层外，亦有助于降低金属层与导电通道130间的接触电阻。

随后，如图2I所示，去除侧壁保护结构172’与图案层170，并且沿着轻掺杂磊晶层110的表面起伏，全面沉积一层间介电层180于轻掺杂磊晶层110上。接下来，以微影蚀刻方式于此层间介电层180中形成多个源极接触窗182以裸露源极掺杂区164与本体区162，然后于源极接触窗182底部形成一重掺杂区166。在此蚀刻步骤中，覆盖于漏极接触窗128底部的层间介电层180亦被移除，以裸露第二重掺杂区136。不过，漏极接触窗128的侧边仍然为层间介电层180所覆盖。最后，如图2J所示，形成一金属图案层于层间介电层180上方。此金属图案层包括一源极金属层192与一漏极金属层194。源极金属层192填入源极接触窗182内，以电性连接源极掺杂区164。漏极金属层194填入漏极接触窗128内，以电性连接导电通道130。

实施例二

图3A至图3C为本发明沟槽式功率半导体元件的制造方法的实施例二的结构流程图。不同于本发明的实施例一，如图3A所示，本实施例在N型重掺杂基板100(以下简称重掺杂基板)上并未制作绝缘层105，而是直接形成N型轻掺杂磊晶层110于重掺杂基板100上。此外，本实施例除了利用图案层(未图标)于轻掺杂磊晶层110中定义出栅极沟槽222与第一沟槽224外，还在相邻二个栅极沟槽222之间定义出第二沟槽226。

如图3B所示，以离子植入方式形成第一重掺杂区与轻掺杂区的步骤后，在各个沟槽222、224、226底部分别形成一底部介电结构241，例如一氧化硅结构，以防止此功率半导体元件的栅极、漏极被打穿。然后，形成一栅极介电层242，覆盖各个沟槽222、224、226的内侧表面。接下来，在各个沟槽222、224、226内填入多晶硅材料，以分别形成栅极多晶硅结构252与终端结构254于栅极沟槽222与第一沟槽224内。随后，如图3C所示，先利用一图案层(未图标)覆盖各个栅极沟槽222与第一沟槽224，然后以蚀刻方式去除第二沟槽226内的多晶硅材料。接下来，再于第二沟槽226内填入介电材料，以形成介电插塞243于第二沟槽226内。

本实施例的后续步骤与前述实施例一大致相同。不过，由于本实施例在相邻二个栅极沟槽222之间，另外制作一第二沟槽226，因此，后续步骤所制作的本体区162与源极掺杂区164环绕栅极沟槽222与第二沟槽226，并且，源极接触窗182的位置会大致对准第二沟槽226的位置。

实施例三

图4A至图4C为本发明沟槽式功率半导体元件的制造方法的实施例三的结构流程图。不同于本发明的实施例一以一道蚀刻步骤形成栅极沟槽，如图4A与图4B所示，本实施例以二道蚀刻步骤形成栅极沟槽。此外，不同于本发明实施例一中，各个沟槽122、124具有大致相同的深度。本实施例则是以是否施以第二道蚀刻步骤，将沟槽区分为深度较深的第一部分322、324与深度较浅的第二部分323。

如图4A所示，在完成轻掺杂磊晶层110的制作后，形成一图案层于轻掺杂磊晶层110上，以定义多个沟槽322、324、323于轻掺杂磊晶层110内。如图中所示，这些沟槽322、324、323的宽度并不相同，至少可区分为宽度较宽的第一部分的沟槽322、324与宽度较窄的第二部分的沟槽323。在第一道蚀刻步骤之后，沿着轻掺杂磊晶层110的表面起伏全面沉积一保护层325。此保护层325填满宽度较窄的第二部分的沟槽323，不过，在宽度较宽的第一部分的沟槽322、324内，此保护层325仅覆盖沟槽322、324的侧壁与底面，而于沟槽322、324的中间处留有空间。接下来，如图4B所示，以非等向性蚀刻方式移除位于沟槽322、324底部中央处的保护层325。然后，以剩下来的保护层325’为屏蔽，对于沟槽322、324底部的轻掺杂磊晶层110进行蚀刻，以形成一窄沟槽327于原本的沟槽322、324的下方。

随后，直接利用覆盖于沟槽322、324侧面的保护层325’，以及覆盖于轻掺杂磊晶层110表面的图案层115为屏蔽，以离子植入方式在窄沟槽327下方形成第一重掺杂区332与轻掺杂区334。此步骤所形成的第一重掺杂区332与轻掺杂区334，与本发明前述各实施例大致相同，在此不予赘述。接下来，如图4C所示，形成一介电层343于窄沟槽327的内侧表面。然后，在窄沟槽327内填入一多晶硅结构351。此多晶硅结构351可以电性连接至源极或是采取浮置状态。随后，移除余留下来的保护层325’以裸露沟槽322、324、323的内侧表面。然后，在各沟槽322、324、323的内侧表面形成一栅极介电层342。接下来，在各个沟槽322、324、323填入多晶硅材料，以形成栅极多晶硅结构352与终端结构354。值得注意的是，前述制作栅极介电层342于沟槽322、324、323的内侧表面的步骤会同时形成介电层于窄沟槽327内的多晶硅结构351的上表面，以隔绝栅极多晶硅结构352与位于窄沟槽327内的多晶硅结构351。本实施例的后续步骤与本发明的实施例一大致相同，在此不予赘述。但是，不同于前述各实施例，本实施例仅在宽度较宽的沟槽322、324的下方以离子植入方式制作第一重掺杂区332，而非于各个沟槽322、324、323的下方均制作有第一重掺杂区332。

实施例四

图5A至图5B为本发明沟槽式功率半导体元件的制造方法的实施例四的结构流程图。图5A承接图2E的步骤，如图5A中所示，本实施例于形成本体区162后，并不继续进行源极掺杂区的制作，而是先在轻掺杂磊晶层110上方形成一图案层470，以定义漏极接触窗428的位置。随后，通过此图案层470蚀刻轻掺杂磊晶层110，而在轻掺杂磊晶层110的边缘处，形成漏极接触窗428。接下来，如图5B所示，移除覆盖于轻掺杂磊晶层110上的图案层470，并形成一侧壁保护结构471，覆盖漏极接触窗428的侧壁。然后施以一离子植入步骤，植入N型掺杂物于本体区162的表面层，以形成源极掺杂区454。此离子植入步骤同时植入N型掺杂物于漏极接触窗428的底部，而于漏极接触窗428底部形成一第二重掺杂区436。本实施例之后续步骤与前述本发明实施例一大致相同，在此不予赘述。

实施例五

图6A至图6E显示本发明沟槽式功率半导体元件的制造方法的实施例五的结构流程图。本实施例与前述各实施例的主要差异在于，本实施例利用蚀刻制作栅极沟槽122的步骤，同时形成漏极接触窗528于轻掺杂磊晶层110内。图6A承接图2B的步骤。如图6A所示，在轻掺杂磊晶层110上形成一图案层515，以定义栅极沟槽122、第一沟槽124与漏极接触窗528。随后，通过此图案层515，以蚀刻方式形成栅极沟槽122、第一沟槽124与漏极接触窗528。

随后，如图6B所示，以离子植入方式，在各个沟槽122、124下方形成第一重掺杂区132与轻掺杂区134。由于漏极接触窗528的底面也是裸露于外，因此，此离子植入步骤会在漏极接触窗528下方形成N型第二重掺杂区536(以下简称第二重掺杂区)与位于其上的轻掺杂区537。接下来，如图6C所示，形成一栅极介电层542覆盖各个沟槽122、124以及漏极接触窗528的内侧表面。然后，沿着轻掺杂磊晶层110的表面起伏，沉积一多晶硅层550填满各个沟槽122、124。

随后，如图6D所示，以回蚀方式，去除多余的多晶硅材料，而留下位于栅极沟槽122内的栅极多晶硅结构552与位于第一沟槽124内的终端结构554。值得注意的是，由于漏极接触窗528的宽度远大于栅极沟槽122或是第一沟槽124的宽度，此回蚀步骤可以完全去除原本覆盖于漏极接触窗528内侧表面的多晶硅层550。接下来，以离子植入方式，形成本体区162与源极掺杂区164于轻掺杂磊晶层110的上部分。虽然用以形成本体区162的掺杂物的导电型与第二重掺杂区536相反，但是，由于本体区162的掺杂浓度远低于第二重掺杂区536，因此，此离子植入步骤不至于会对于第二重掺杂区536的导电特性有何明显影响。至于用以形成源极掺杂区164的离子植入步骤，则会增加轻掺杂区537的掺杂浓度，有助于提升其导电特性。

接下来，如图6E所示，全面沉积一层间介电层580于轻掺杂磊晶层110上方，随后再以微影蚀刻方式形成多个源极接触窗582于层间介电层580内，以裸露源极掺杂区164与本体区162。此蚀刻步骤会同时去除覆盖于漏极接触窗528底面的层间介电层580、介电层542以及覆盖于第二重掺杂区536上方的轻掺杂区537。然后，以离子植入方式于源极接触窗582底部形成一重掺杂区166。虽然此重掺杂区166的导电型与第二重掺杂区536相反，但是，由于重掺杂区166的掺杂浓度远低于第二重掺杂区536的掺杂浓度，此离子植入步骤不会对于第二重掺杂区536的导电特性有何明显的不利影响。

前述各个实施例均是利用重掺杂硅基板100与覆盖其上的轻掺杂磊晶层110作为制作功率半导体元件的底材，不过，本发明并不限于此。本发明并不限于使用重掺杂硅基板100，前述各个实施例中的重掺杂硅基板100亦可为轻掺杂或是无掺杂的基板所取代。此外，本发明亦可直接利用轻掺杂基板作为制作功率半导体元件的底材，而省去轻掺杂磊晶层的制作。

相较于传统的沟槽式功率金氧半场效晶体管的制造方法，本实施例于沟槽122、124底部制作第一重掺杂区132，以形成导电通道130延伸至轻掺杂磊晶层110的边缘处，因而不需在重掺杂硅基板100背面制作漏极金属层，因此可以简化制作流程，并有助于后续封装制造过程的进行。同时，本发明通过轻掺杂区134的制作，可以防止第一重掺杂区132的范围向上扩张至沟槽122、124、226周围，避免栅漏极电位打穿栅极介电层142而导致元件失效。其次，本发明亦可在重掺杂硅基板100上制作绝缘层105，以对沟槽式功率金属氧化物半导体元件提供良好的绝缘保护。

其次，虽然在前述各实施例均以沟槽式功率金氧半场效晶体管为例说明本发明，其中的第一重掺杂区与源极掺杂区的导电型相同，但是，本发明亦可适用于绝缘栅极双极晶体管。进一步来说，若选用与本体区相同导电型的掺杂物来制作第一重掺杂区与第二重掺杂区，即可将本发明应用至绝缘栅极双极性晶体管。

但是，以上所述仅为本发明的较佳实施例而已，并不能以此限定本发明的保护范围，即凡依本发明权利要求及发明说明书内容所作的简单的等效变化与修改，皆仍属本发明专利涵盖的保护范围内。另外本发明的任一实施例或权利要求并不能达到本发明所揭露的全部目的或优点或特点。此外，说明书摘要部分和发明内容仅是用来辅助专利文件检索之用，并非用来限制本发明的权利要求。

Claims (16)

1.一种沟槽式功率半导体元件，其特征在于，包括：

一底材；

多个沟槽，位于该底材内，所述多个沟槽包括至少一个栅极沟槽；

至少一个栅极多晶硅结构，位于该栅极沟槽内；

一栅极介电层，包覆该栅极多晶硅结构的侧面与底面；

多个第一重掺杂区，形成于至少部分所述多个沟槽的下方，该第一重掺杂区与相对应的该沟槽的底部间隔一定距离，并且，所述多个第一重掺杂区互相连接形成一导电通道；

多个轻掺杂区，分别位于相对应的所述多个第一重掺杂区的上方，该轻掺杂区与邻近的该底材的导电型相同，但具有较低的掺杂浓度；

至少一本体区，环绕该栅极沟槽，并与该第一重掺杂区间隔一预设距离；

至少一源极掺杂区，位于该本体区上方；

一层间介电层，覆盖该栅极多晶硅结构，并定义出至少一源极接触窗以裸露该源极掺杂区；

一漏极接触窗，位于该底材的边缘处；

一第二重掺杂区，位于该漏极接触窗下方，以电性连接该导电通道；以及

一金属图案层，填入该漏极接触窗以电性连接该第二重掺杂区；

其中，所述多个沟槽可区分为深度较深的一第一部分的沟槽与深度较浅的一第二部分的沟槽，所述多个第一重掺杂区形成于该第一部分的沟槽的下方。

2.如权利要求1所述的沟槽式功率半导体元件，其特征在于，该底材为一轻掺杂硅基板。

3.如权利要求1所述的沟槽式功率半导体元件，其特征在于，该底材包括：

一基板；

一轻掺杂磊晶层，形成于该基板上；以及

一绝缘层，形成于该基板与该轻掺杂磊晶层之间。

4.如权利要求1所述的沟槽式功率半导体元件，其特征在于，所述多个沟槽具有大致相同的深度，并且，各该沟槽的下方均形成有该第一重掺杂区。

5.如权利要求1所述的沟槽式功率半导体元件，其特征在于，该层间介电层覆盖该漏极接触窗的一侧边。

6.一种沟槽式功率半导体元件的制造方法，其特征在于，包括下列步骤：

提供一底材；

形成一图案层于该底材上，以定义多个沟槽，所述多个沟槽包括至少一个栅极沟槽；

以蚀刻方式形成所述多个沟槽于该底材内；

通过该图案层，植入第一导电型掺杂物于至少部分所述多个沟槽下方，以形成多个第一重掺杂区，所述多个第一重掺杂区因后续热制程扩张相连形成一导电通道，并且，各该第一重掺杂区与相对应的该沟槽的底部间隔有一轻掺杂区；

形成一栅极介电层覆盖该栅极沟槽的内侧表面；

形成至少一栅极多晶硅结构于该栅极沟槽内；

形成至少一本体区环绕该栅极沟槽，该本体区与该第一重掺杂区间隔一预设距离；

形成至少一源极掺杂区于该本体区上方；

形成一层间介电层覆盖该栅极多晶硅结构，并于该层间介电层中形成至少一源极接触窗以裸露该源极掺杂区；

形成一漏极接触窗于该底材的边缘处；以及

形成一金属图案层于该漏极接触窗内，以电性连接该导电通道。

7.如权利要求6所述的沟槽式功率半导体元件的制造方法，其特征在于，所述多个沟槽与该漏极接触窗以同一道蚀刻步骤形成于底材，形成所述多个第一重掺杂区于所述多个沟槽下方的步骤，同时形成一第二重掺杂区于该漏极接触窗下方，并且，该第二重掺杂区与该漏极接触窗的底部间隔有一第二轻掺杂区。

8.如权利要求7所述的沟槽式功率半导体元件的制造方法，其特征在于，形成该源极接触窗以裸露该源极掺杂区的步骤，同时移除部分该第二轻掺杂区，以裸露该第二重掺杂区。

9.如权利要求6所述的沟槽式功率半导体元件的制造方法，其特征在于，该漏极接触窗于形成该本体区的步骤后，形成于该底材的边缘处，并且，在形成该漏极接触窗的步骤后，更包括以离子植入方式形成一第二重掺杂区于该漏极接触窗的底部，以电性连接该导电通道。

10.如权利要求6所述的沟槽式功率半导体元件的制造方法，其特征在于，该底材为一轻掺杂硅基板。

11.如权利要求6所述的沟槽式功率半导体元件的制造方法，其特征在于，在形成所述多个沟槽的步骤后，更包括通过该图案层，植入第二导电型掺杂物于所述多个沟槽下方，形成所述多个轻掺杂区于所述多个沟槽下方，并且，该第一重掺杂区的植入深度大于该轻掺杂区的植入深度。

12.如权利要求6所述的沟槽式功率半导体元件的制造方法，其特征在于，该底材包括：

一基板；

一轻掺杂磊晶层，形成于该基板上；以及

一绝缘层，形成于该基板与该轻掺杂磊晶层之间。

13.如权利要求6所述的沟槽式功率半导体元件的制造方法，其特征在于，所述多个沟槽具有大致相同的深度，并且，各该沟槽的下方均形成有该第一重掺杂区。

14.如权利要求6所述的沟槽式功率半导体元件的制造方法，其特征在于，所述多个沟槽可区分为深度较深的一第一部分的沟槽与深度较浅的一第二部分的沟槽，所述多个第一重掺杂区形成于该第一部分的沟槽的下方。

15.如权利要求6所述的沟槽式功率半导体元件的制造方法，其特征在于，该轻掺杂区与该第一重掺杂区的导电型相同。

16.如权利要求6所述的沟槽式功率半导体元件的制造方法，其特征在于，在形成该源极掺杂区的步骤后，更包括形成一层间介电层，覆盖所述多个栅极沟槽与该漏极接触窗的一侧边，并具有至少一开口以裸露该源极掺杂区。