TWI487115B - 溝渠式功率元件及其製造方法 - Google Patents

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Description

溝渠式功率元件及其製造方法
本發明是有關一種半導體元件，且特別是有關於一種溝渠式功率元件及其製造方法。
功率元件主要用於電源管理的部分，其種類包含有金氧半場效電晶體(metal-oxide-semiconductor thin film transistor，MOSFET)、雙載子接面電晶體(bipolar junction transistor，BJT)、及絕緣閘雙極電晶體(insulated gate bipolar transistor，IGBT)。其中，由於金氧半場效電晶體節省電能且提供較快的元件切換速度，因而被廣泛地應用。
本領域在先前所提出的金氧半場效電晶體中，較受關注的有槽底部厚閘氧結構(thick bottom oxide)與分離溝渠式閘極結構(split gate)，但其皆有需改進的問題存在。舉例來說，槽底部厚閘氧結構的輸入電容與反饋電容之比值(Ciss /Crss )大約為13，其尚有提升的空間。而分離溝渠式閘極結構則因半導體層中用以分離閘極與源極之氧化層不易控制，進而產生製造不易之問題。
於是，本發明人有感上述缺失之可改善，乃特潛心研究並配合學理之運用，終於提出一種設計合理且有效改善上述缺失之本發明。
本發明實施例在於提供一種溝渠式功率元件及其製造方法，其在具有較佳效能的同時，更能利於生產者進行製造。
本發明實施例提供一種溝渠式功率元件，包括：一基材，其界定有一晶胞區、一終端區、及一通道終止區，且該終端區位於該晶胞區與該通道終止區之間，該基材包括一基底及形成於該基底上的一半導體層，其中，該半導體層包含：一磊晶層，位於該基底上，且該磊晶層的導電型態與該基底的導電型態相同；一基體摻雜區，其抵接於該磊晶層，且該基體摻雜區位於該晶胞區內的半導體層並遠離該基底，該基體摻雜區的導電型態相異於該磊晶層的導電型態；一源極/汲極區，其抵接於該基體摻雜區，並且該源極/汲極區位於該晶胞區內的半導體層並遠離該基底；及一接觸摻雜區，其抵接於該基體摻雜區且部分位於該基體摻雜區外，該接觸摻雜區大致位於該源極/汲極區正投影於該基體摻雜區之部位外側；一溝渠式閘極結構，其埋置於該晶胞區內的半導體層，且該溝渠式閘極結構穿過該源極/汲極區與該基體摻雜區並延伸埋設於該磊晶層；一溝渠式源極結構，其埋置於該晶胞區內的半導體層且與該溝渠式閘極結構呈彼此間隔設置，該溝渠式源極結構穿過該基體摻雜區並延伸埋設於該磊晶層，且該溝渠式源極結構遠離該基底的部位抵接於該接觸摻雜區，而該溝渠式源極結構埋設於該磊晶層的深度大於該溝渠式閘極結構埋設於該磊晶層的深度；以及一接觸塞，其至少部分容置於該源極/汲極區與該接觸摻雜區所包圍的空間，且該接觸塞抵接於該源極/汲極區以及該接觸摻雜區；其中，該源極/汲極區相對於該接觸塞之電位等同於該基體摻雜區與該溝渠式源極結構各透過該接觸摻雜區而相對於該接觸塞之電位。
本發明實施例另提供一種溝渠式功率元件的製造方法，其步驟包括：提供一基材，其包括一基底及形成於該基底上的一半導體層，且該半導體層的導電型態與該基底的導電型態相同；成形一淺溝渠於該半導體層；成形一第一絕緣層於該基材表面及該淺溝渠的內壁，且該第一絕緣層抵接於該淺溝渠內壁的部位定義為 一閘極介電層，並沉積成形一閘極導電層於該閘極介電層內；蝕刻成形一深溝渠於該半導體層；成形一第二絕緣層於該第一絕緣層表面與該深溝渠的內壁，且該第二絕緣層抵接於該深溝渠內壁的部位定義為一源極介電層，並沉積成形一源極導電層於該源極介電層內且使其埋置於該第二絕緣層中；於該半導體層實施一離子佈植製程，以沿該半導體層表面朝向內擴散形成一基體摻雜區，且該基體摻雜區的導電型態相異於該基底的導電型態，並且該基體摻雜區抵接於部分該閘極介電層與部分該源極介電層；於該基體摻雜區表面實施一離子佈植製程，以沿該基體摻雜區的表面朝向內擴散形成一源極/汲極區，且該源極/汲極區抵接於部分該閘極介電層；蝕刻以成形一接觸槽於該半導體層，使對應於該接觸槽的該基體摻雜區、該源極/汲極區、該源極導電層、及該源極介電層分別透過該接觸槽而顯露於外；於該接觸槽底壁實施一離子佈植製程，以成形一接觸摻雜區，且該接觸摻雜區抵接於該基體摻雜區、該源極導電層、及該源極介電層；以及沉積成形一接觸塞於該接觸槽內，以使該接觸塞抵接於該接觸摻雜區與該源極/汲極區。
綜上所述，本發明實施例所提供的溝渠式功率元件及其製造方法，能透過溝渠式閘極結構與溝渠式源極結構並列且溝渠式源極結構的深度大於溝渠式閘極結構的深度，以及源極/汲極區相對於接觸塞之電位等同於基體摻雜區與溝渠式源極結構各透過接觸摻雜區而相對於接觸塞之電位，進而具有較佳的使用效能，並利於生產者進行製造。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
1‧‧‧基材
11‧‧‧基底
111‧‧‧第一表面
12‧‧‧半導體層
121‧‧‧第二表面
122‧‧‧淺溝渠
123、123’‧‧‧深溝渠
124‧‧‧基體摻雜區
125、125’‧‧‧源極/汲極區
126‧‧‧接觸摻雜區
127‧‧‧磊晶層
128‧‧‧底摻雜區
2‧‧‧第一絕緣層
21‧‧‧閘極介電層
22‧‧‧第一披覆層
3‧‧‧閘極導電層
4‧‧‧第二絕緣層
41‧‧‧源極介電層
42‧‧‧第二披覆層
5‧‧‧源極導電層
6、6’‧‧‧接觸槽
7、7’‧‧‧金屬層
71、71’‧‧‧接觸塞
72、72’‧‧‧導電層
8‧‧‧鈍化層
9‧‧‧高密度電漿絕緣層
A‧‧‧晶胞區
B‧‧‧終端區
C‧‧‧通道終止區
G‧‧‧溝渠式閘極結構
S‧‧‧溝渠式源極結構
圖1為本發明溝渠式功率元件的製造方法第一實施例之步驟S100 剖視示意圖。
圖2為本發明溝渠式功率元件的製造方法第一實施例之步驟S110剖視示意圖。
圖3為本發明溝渠式功率元件的製造方法第一實施例之步驟S120剖視示意圖。
圖4為本發明溝渠式功率元件的製造方法第一實施例之步驟S130剖視示意圖。
圖5為本發明溝渠式功率元件的製造方法第一實施例之步驟S140剖視示意圖。
圖6為本發明溝渠式功率元件的製造方法第一實施例之步驟S150剖視示意圖。
圖7為本發明溝渠式功率元件的製造方法第一實施例之步驟S160剖視示意圖。
圖8為本發明溝渠式功率元件的製造方法第一實施例之步驟S170剖視示意圖。
圖9為本發明溝渠式功率元件的製造方法第一實施例之步驟S180剖視示意圖。
圖10為本發明溝渠式功率元件的製造方法第一實施例之步驟S190剖視示意圖。
圖11為本發明溝渠式功率元件的製造方法第一實施例之步驟S180’剖視示意圖。
圖12為本發明溝渠式功率元件的製造方法第一實施例之步驟S170”剖視示意圖。
圖13為本發明溝渠式功率元件的製造方法第一實施例之步驟S180”剖視示意圖。
圖14A為本發明渠式功率元件之崩潰電壓對應於溝渠式源極結構深度的模擬示意圖。
圖14B為本發明渠式功率元件之輸入電容與反饋電容的比值對應 於崩潰電壓的模擬示意圖。
圖15為本發明溝渠式功率元件的製造方法第二實施例之步驟S230剖視示意圖。
圖16為本發明溝渠式功率元件第二實施例的剖視示意圖。
圖17為本發明溝渠式功率元件的製造方法第三實施例之步驟S310剖視示意圖。
圖18為本發明溝渠式功率元件第三實施例的剖視示意圖。
 [第一實施例]
請參閱圖1至圖10，其為本發明的第一實施例，需先說明的是，本實施例對應圖式所提及之相關數量，僅用以具體地說明本實施例之實施方式，以便於了解其內容，而非用以侷限本發明的權利範圍。
本實施例於下述先說明溝渠式功率元件的製造方法，而為便於理解，本實施例以溝渠式功率元件的一單元區域為例，並搭配剖視圖作一說明，主要請參閱每一步驟所對應之圖式，並視需要參酌其他步驟之圖式。而有關溝渠式功率元件的製造方法之具體步驟包括如下：步驟S100：如圖1所示，提供一基材1，其相對的兩表面界定為一第一表面111與一第二表面121，並且上述基材1定義有一晶胞區(cell region)A、一終端區(termination region)B、及一通道終止區(channel stop region)C，且上述終端區B位於晶胞區A與通道終止區C之間。
其中，所述基材1包括一基底11及形成於基底11上的一半導體層12，基底11的底面即為第一表面111，上述半導體層12的頂面即為第二表面121。再者，上述基底11可以是N+ 型摻雜或P+ 型摻雜，上述半導體層12可利用磊晶製程形成，且此步驟中的半導體層12導電型態與基底11的導電型態(如：N+ 型摻雜或P+ 型摻雜)相同。於本實施例中，所述基底11為N+ 型摻雜，而半導體層12為N- 型摻雜，並且上述基底11的摻雜濃度高於半導體層12的摻雜濃度。
步驟S110：如圖2所示，蝕刻成形一淺溝渠122於上述半導體層12的晶胞區A。其中，上述淺溝渠122的深度(亦即，所述淺溝渠122底壁與第二表面121間的距離)於本實施例中大致為1.0μm以上且未滿1.5μm。
步驟S120：如圖3所示，成形一第一絕緣層2於基材1第二表面121以及淺溝渠122的內壁(亦即，淺溝渠122底壁與側壁)。其中，上述第一絕緣層2的厚度於本實施例中大致為0.045μm至0.06μm，並且第一絕緣層2位於淺溝渠122內壁之部位定義為一閘極介電層21，而第一絕緣層2的其餘部位則定義為一第一披覆層22。而所述第一絕緣層2的材質可以是氧矽化合物或其他介電材質所構成。
隨後，沉積成形一閘極導電層3於上述閘極介電層21所包圍的空間內，且上述閘極導電層3經回蝕步驟(etch back)而使其顯露於外的表面(亦即，圖3中的閘極導電層3頂面)低於基材1的第二表面121。其中，閘極介電層21與其所包覆的閘極導電層3定義為一溝渠式閘極結構G。再者，上述閘極導電層3顯露於外的表面與基材1第二表面121之間的距離於本實施例中大致為0.1μm至0.15μm，而閘極導電層3的材質可以是摻雜多晶矽(doped poly-silicon)，但不受限於此。
步驟S130：如圖4所示，蝕刻成形數個深溝渠123、123’於第一披覆層22以及半導體層12，且上述深溝渠123、123’分別位於淺溝渠122的相反兩側(亦即，圖4中的淺溝渠122左側與右側)，進一步地說，鄰近於淺溝渠122的兩深溝渠123、123’其中之一深溝渠123完全位於晶胞區A內的半導體層12，而其中另一深溝渠123’則部分(如圖4中的深溝渠123’左半部位)位於晶胞區A 內的半導體層12。其中，上述每一深溝渠123、123’的深度(亦即，每一深溝渠123、123’底壁與第二表面121間的距離)大於淺溝渠122的深度，而於本實施例中，每一深溝渠123、123’的深度大致為1.5μm以上且未滿2.5μm。
補充說明一點，上述深溝渠123、123’是以剖面圖角度來針對半導體層12內的不同部位深溝渠123、123’進行說明，若以整體觀之，該些深溝渠123、123’可能是相連通的構造或是相互分離的構造，但此不加以限制。
步驟S140：如圖5所示，成形一第二絕緣層4於上述第一披覆層22表面、每一深溝渠123、123’的內壁(亦即，每一深溝渠123、123’底壁與側壁)、及閘極導電層3顯露於外的表面。其中，所述第二絕緣層4位於每一深溝渠123、123’內壁之部位定義為一源極介電層41，而上述第二絕緣層4的其餘部位則定義為一第二披覆層42。
再者，上述第二絕緣層4的厚度大於第一絕緣層2的厚度，而上述源極介電層41於本實施例中的厚度大致為0.08μm至0.2μm。於所述每一源極介電層41中，設置於深溝渠123、123’底壁的部位厚度大於設置於深溝渠123側壁之部位厚度。進一步地說，所述第二絕緣層4是使用低溫氧化沉積(low temperature oxide deposition，LTO deposition)，直至其沉積厚度約為0.08μm至0.2μm。並且所述第二絕緣層4的介電係數大致等於第一絕緣層2的介電係數。
隨後，分別沉積成形數個源極導電層5於上述源極介電層41所包圍的空間內，且上述源極導電層5經回蝕步驟而使其顯露於外的表面(亦即，圖5中的源極導電層5頂面)低於基材1的第二表面121。其中，源極介電層41與其所包覆的源極導電層5定義為一溝渠式源極結構S。再者，上述源極導電層5顯露於外的表面與基材1第二表面121之間的距離於本實施例中大致為0.1μm至 0.15μm，而所述源極導電層5的材質可以是摻雜多晶矽，但不受限於此。
隨後，沉積絕緣材料以增厚第二披覆層42，並使所述源極導電層5埋置於增厚之後的第二披覆層42內。並且，使用化學-機械拋光(Chemical Mechanical Polishing，CMP)對增厚之後的第二披覆層42表面實施平面化。
步驟S150：如圖6所示，於晶胞區A內的半導體層12實施一離子佈植製程，以成形有一基體摻雜區124。其中，上述基體摻雜區124是沿位於晶胞區A的第二表面121朝向內擴散形成，並且基體摻雜區124大致位於閘極介電層21周圍以及晶胞區A內之源極介電層41周圍。而基體摻雜區124的深度(亦即，基體摻雜區124底部與第二表面121的距離)不超出閘極導電層3的深度(亦即，閘極導電層3底部與第二表面121的距離)。更詳細地說，位於閘極介電層21周圍的基體摻雜區124部位，其係抵接於閘極介電層21上半部區域及鄰近於閘極介電層21之源極介電層41的上半部區域。
再者，所述基體摻雜區124的導電型態相異於上述基底11，也就是說，本實施例的基體摻雜區124為P型摻雜，而佈植的離子種類以硼離子(B+ )為例。另，所述基體摻雜區124以外的半導體層12定義為一磊晶層127。
須說明的是，於本實施例中所述及之離子佈植製程所使用的離子種類，其亦可選用其他合適的離子。舉例來說，佈植的離子種類亦可能是鋅離子(Zn2+ )、氟離子(F- )、氮離子(N- )、氧離子(O2- )、碳離子(C4+ )、氬離子(Ar+ )、磷離子(P+ )、砷離子(As+ )、或銻離子(Sb2+ )。
步驟S160：如圖7所示，於所述晶胞區A內的基體摻雜區124以及通道終止區C內的半導體層12實施一離子佈植製程，以各成形一源極/汲極區(S/D)125、125’。針對晶胞區A內的源極/汲極區 125來說，源極/汲極區125是沿基體摻雜區124的表面朝向內擴散形成，且源極/汲極區125抵接於閘極介電層21頂部的兩側，而源極/汲極區125相對於相鄰的源極介電層41與磊晶層127係透過基體摻雜區124而隔開。其中，本步驟S160之源極/汲極區125、125’所使用的佈植離子種類為砷離子(As+ )。
步驟S170：如圖8所示，於上述晶胞區A實施蝕刻製程，以移除部分第二絕緣層4、部分第一披覆層22、部分基體摻雜區124、及部分源極導電層5，進而成形兩接觸槽6。藉此，對應於接觸槽6的基體摻雜區124、源極/汲極區125、源極導電層5能分別透過所述兩接觸槽6而顯露於外。
更詳細地說，於晶胞區A內，所述第二披覆層42表面大致對應於源極/汲極區125、閘極介電層21、與閘極導電層3的部位，其相對兩側的部位即為本步驟S170的蝕刻區域。再者，所述接觸槽6的深度低於上述閘極導電層3頂面(與源極導電層5頂面)所在的位置。也就是說，接觸槽6底壁與第二表面121間的距離大於閘極導電層3頂面與第二表面121間的距離，而於本實施例中，所述接觸槽6的深度大致為0.25μm至0.35μm。
隨後，於所述兩接觸槽6底壁實施一離子佈植製程，以成形兩接觸摻雜區126。其中，本步驟S170之接觸摻雜區126所使用的佈植離子種類為二氟化硼離子(BF2 + )。
步驟S180：如圖9所示，沉積成形一金屬層7於上述接觸槽6及第二披覆層42表面，且金屬層7表面實施平面化。其中，所述金屬層7容置於上述兩接觸槽6，而金屬層7抵接於每一接觸摻雜區126的部位各定義為一接觸塞(contact)71。藉此，於晶胞區A內，所述基體摻雜區124、源極導電層5、及源極/汲極區125相較於其所抵接的接觸塞71而言為等電位之設置。再者，所述金屬層7於本實施例中為鋁-矽-銅合金所形成的一體構造，但於實際應用時，不以此為限。
步驟S190：如圖10所示，沉積成形一鈍化層(passivation)8於上述金屬層7上；隨後，於鈍化層8進行圖案化蝕刻，以使晶胞區A內的部分金屬層7能顯露於外。其中，上述鈍化層8於本實施例中是以氧化層(如：二氧化矽)為例，但不排除其他類似性質的構造(如：氮化層)。再者，於本實施例的晶胞區A內，閘極導電層3與源極導電層5正投影於金屬層7表面的部位，其能顯露於所述鈍化層8之外。
實施以上所述之步驟S100至步驟S190後，即能完成如圖10所示之溝渠式功率元件，但於實際應用時，各步驟不排除以合理之變化態樣替代。舉例來說，如圖11所示，其為步驟S180之變化步驟S180’。具體來說，步驟S180’：分別沉積成形兩接觸塞71’於上述兩接觸槽6內，且使接觸塞71’與第二披覆層42頂面大致齊平，而後再沉積成形一導電層72’於接觸塞71與第二披覆層42上。
其中，所述接觸塞71’的材質較佳為鎢(W)，而導電層72’的材質較佳為鋁-矽-銅合金，並且上述接觸塞71’與導電層72’合稱為所述金屬層7’。
另，如圖12和圖13所示，圖12為步驟S170之變化步驟S170”，圖13為步驟S180’之變化步驟S180”。具體來說，步驟S170”：於上述晶胞區A與終端區B實施蝕刻製程，以移除晶胞區A內的部分第二絕緣層4、部分第一披覆層22、部分基體摻雜區124、及部分源極導電層5，進而成形一接觸槽6；並移除終端區B內的部分第二絕緣層4、部分第一披覆層22、及部分源極導電層5，進而成形另一接觸槽6’。
其中，上述兩接觸槽6、6’大致位於源極導電層5的相反兩側(如圖12中的源極導電層5的左側與右側)。位於晶胞區A內的接觸槽6使其所對應的基體摻雜區124、源極/汲極區125、源極導電層5能經其顯露於外。而位於終端區B內的接觸槽6’使位於終端 區B內的源極導電層5能顯露於外。
隨後，於所述晶胞區A內的接觸槽6底壁實施一離子佈植製程，以成形一接觸摻雜區126。其中，本步驟S170”之接觸摻雜區126所使用的佈植離子種類為硼離子(B+ )。
步驟S180”：沉積成形一接觸塞71’於上述位於晶胞區A之接觸槽6內，且使接觸塞71’與第二披覆層42頂面大致齊平，而後再沉積成形一導電層72於接觸塞71’、第二披覆層42、及位於終端區B之接觸槽6上。藉此，使溝渠式功率元件的終端區B具有溝渠式MOS蕭特基(trench MOS barrier Schottky，TMBS)構造，藉以達到提升切換速率的效果。
以上為溝渠式功率元件的製造方法之相關步驟說明，須強調的是，上述各步驟是以剖面圖角度來進行描述，在符合上述各步驟的前提下，不排除以各種設計布局實施本發明之可能。換言之，若以俯視觀之，本實施例的溝渠式功率元件可以有不同的設計布局型態。
接著，下述將針對圖10所示之溝渠式功率元件作一結構技術特徵之說明。其中，由於許多構造已在上述製造方法中提及，因此，以下說明的重心將擺在溝渠式功率元件對應於晶胞區A之部位。
所述溝渠式功率元件包含一基材1、一溝渠式閘極結構G、至少一溝渠式源極結構S、及至少一接觸塞71。其中，上述溝渠式閘極結構G與溝渠式源極結構S埋置於所述基材1中，而所述接觸塞71部分(如：底部)埋置於基材1且抵接於上述溝渠式源極結構S。
所述基材1界定有一晶胞區A、一終端區B、及一通道終止區C。終端區B位於晶胞區A與通道終止區C之間。基材1包括一基底11及形成於基底11上的一半導體層12。其中，所述基底11下方用以連接一汲極導線(圖略)，而位於晶胞區A內的半導體 層12包含一磊晶層127、一基體摻雜區124、一源極/汲極區125、及兩接觸摻雜區126。
更詳細地說，所述磊晶層127位於基底11上，且磊晶層127的導電型態與基底11的導電型態相同(如：N型摻雜)，而所述磊晶層127用以作為電晶體之汲極使用。所述基體摻雜區124抵接於磊晶層127，且基體摻雜區124位於晶胞區A內的半導體層12並位於遠離基底11的部位，基體摻雜區124的導電型態(如：P型摻雜)相異於磊晶層127的導電型態(如：N型摻雜)。所述源極/汲極區125抵接於基體摻雜區124，並且源極/汲極區125位於晶胞區A內的半導體層12並位於遠離基底11的部位。亦即，源極/汲極區125與磊晶層127被基體摻雜區124所隔開。所述每一接觸摻雜區126抵接於基體摻雜區124且部分位於基體摻雜區124外，並且接觸摻雜區126大致位於源極/汲極區125正投影於基體摻雜區124之部位外側。
所述溝渠式閘極結構G埋置於晶胞區A內的半導體層12，進一步地說，溝渠式閘極結構G穿過源極/汲極區125與基體摻雜區124並延伸埋設於磊晶層127。更詳細地說，所述溝渠式閘極結構G具有一閘極介電層21與一閘極導電層3，上述閘極介電層21呈槽狀且其外緣抵接於磊晶層127、基體摻雜區124、及源極/汲極區125，而閘極導電層3容置於閘極介電層21所包圍的空間，且閘極導電層3的頂面低於半導體層12遠離基底11的表面(即第二表面121)。
再者，以圖10最左側的溝渠式源極結構S來看，該溝渠式源極結構S埋置於晶胞區A內的半導體層12且與溝渠式閘極結構G呈彼此間隔設置，進一步地說，溝渠式源極結構S穿過基體摻雜區124並延伸埋設於磊晶層127，且溝渠式源極結構S遠離基底11的部位(即溝渠式源極結構S頂面)抵接於接觸摻雜區126。而溝渠式源極結構S埋設於磊晶層127的深度大於溝渠式閘極結構G 埋設於磊晶層127的深度。
更詳細地說，溝渠式源極結構S具有一源極介電層41與一源極導電層5，源極介電層41呈槽狀且其外緣抵接於磊晶層127、基體摻雜區124、及位於基體摻雜區124外的接觸摻雜區126部位。其中，源極介電層41的厚度大於閘極介電層21的厚度，且源極介電層41的介電係數大致等於閘極介電層21的介電係數。而源極導電層5容置於源極介電層41所包圍的空間，且源極導電層5的頂面抵接於位在基體摻雜區124外的接觸摻雜區126部位，並且源極導電層5的頂面低於閘極導電層3的頂面。
所述接觸塞71的至少部分(如圖10中的接觸塞71底部)容置於源極/汲極區125與接觸摻雜區126所包圍的空間，且接觸塞71抵接於源極/汲極區125以及接觸摻雜區126。藉此，使所述源極/汲極區125相對於接觸塞71之電位等同於所述基體摻雜區124與溝渠式源極結構S各透過接觸摻雜區126而相對於接觸塞71之電位。
請參閱圖14A和圖14B所示，其為本實施例之溝渠式功率元件的模擬測試示意圖。其中，折線A、B、C、D為不同磊晶電阻率(EPI resistivity)之態樣，進一步地說，折線A、B、C、D的磊晶電阻率依序遞減。請參閱圖14A，在溝渠式源極結構S深度(即相當於深溝渠123、123’的深度)為1.8μm時，折線A、B、C、D的崩潰電壓大致為49~40伏特，若再對應於圖14B，則可得知折線A、B、C、D的輸入電容與反饋電容之比值(Ciss /Crss )大約為20~25。藉此，透過客觀的模擬測試，即可得知本實施例的溝渠式功率元件具有極佳的輸入電容與反饋電容之比值。因此，當溝渠式功率元件的汲極有雜訊時，本實施例透過提升溝渠式功率元件的輸入電容與反饋電容之比值，藉以有效地降低雜訊對閘極的影響。
此外，若以理論角度來看，由於溝渠式源極結構S深度大於溝渠式閘極結構G深度，且因溝渠式源極結構S較靠近汲極導線， 藉以具有遮蔽之功能，進而利於降低反饋電容(Crss )。再者，透過溝渠式源極結構S深度大於溝渠式閘極結構G深度，以利於產生較大的電場，進而具有較大的崩潰電壓，藉以改善汲極與源極間之電阻值(RDS )。
[第二實施例]
請參閱圖15，其為本發明的第二實施例，本實施例與第一實施例大致相同，兩者相同處則不再複述，而兩實施例的差異處主要在於本實施例的步驟S230與第一實施例的步驟130，具體如下所述。
步驟S230：如圖15所示，其接續第一實施例的步驟S130。於所述深溝渠123、123’的底壁實施一離子佈植製程，以成形有數個底摻雜區128。其中，本步驟S230之底摻雜區128所使用的佈植離子種類為砷離子(As+ )。而後，接著實施第一實施例的步驟S140~190，即可得到如圖16所示之構造。
而就晶胞區A內之相關結構技術特徵來說，本實施例位於晶胞區A的底摻雜區128，其抵接於溝渠式源極結構S遠離接觸塞71的部位(即溝渠式源極結構S底面)，且底摻雜區128的導電型態與磊晶層127的導電型態相同，於本實施例中，所述底摻雜區128為N型摻雜。藉此，透過底摻雜區128來達到阻止接合場效電晶體(J-FET)效應的產生。
[第三實施例]
請參閱圖17，其為本發明的第三實施例，本實施例與第一實施例大致相同，兩者相同處則不再複述，而兩實施例的差異處主要在於本實施例的步驟S310與第一實施例的步驟110，具體如下所述。
步驟S310：如圖17所示，其接續第一實施例的步驟S110。 於淺溝渠122的底壁沉積形成有一高密度電漿絕緣層9，尤指高密度電漿氧化層(High-density plasma oxide layer，HDP oxide layer)，並且上述高密度電漿絕緣層9厚度大致為0.15μm至0.2μm。而後，接著實施第一實施例的步驟S120~190，即可得到如圖18所示之構造。其中，高密度電漿絕緣層9的厚度大於閘極介電層21的厚度。
而就晶胞區A內的相關結構技術特徵來說，本實施例的高密度電漿絕緣層9埋置於磊晶層127內，且高密度電漿絕緣層9位於晶胞區A並抵接於閘極介電層21的槽底部位。再者，上述溝渠式源極結構埋設於磊晶層127的深度同樣大於高密度電漿絕緣層9位於磊晶層127的深度。藉此，透過高密度電漿絕緣層9以有效地降低閘極與汲極間的寄生電容(Cgd )效應。
[本發明實施例的可能功效]
綜上所述，本發明實施例的溝渠式功率元件及其製造方法，能透過溝渠式閘極結構與溝渠式源極結構並列且溝渠式源極結構的深度大於溝渠式閘極結構的深度，以及源極/汲極區相對於接觸塞之電位等同於基體摻雜區與溝渠式源極結構各透過接觸摻雜區而相對於接觸塞之電位，進而使溝渠式功率元件具有較佳的使用效能(如：降低雜訊對閘極的影響)。並且，本發明實施例所提出的溝渠式功率元件之構造相較於習知而言，更是利於生產者進行製造。
再者，本發明實施例藉由所述兩接觸槽的成形位置不同(即分別位於上述晶胞區與終端區)，以使溝渠式功率元件的終端區能具有TMBS構造，進而達到提升切換速率的效果。
另，本發明實施例亦能透過溝渠式功率元件的深溝渠底壁摻雜成形有相同於磊晶層導電型態的底摻雜區，藉以阻止接合場效電晶體(J-FET)效應的產生。
又，本發明實施例亦能透過於溝渠式功率元件的淺溝渠底壁 沉積成形有高密度電漿絕緣層，藉以有效地降低閘極與汲極間的寄生電容(Cgd )效應。
以上所述僅為本發明之較佳可行實施例，其並非用以侷限本發明之專利範圍，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧基材
11‧‧‧基底
111‧‧‧第一表面
12‧‧‧半導體層
121‧‧‧第二表面
124‧‧‧基體摻雜區
125、125’‧‧‧源極/汲極區
126‧‧‧接觸摻雜區
127‧‧‧磊晶層
2‧‧‧第一絕緣層
21‧‧‧閘極介電層
22‧‧‧第一披覆層
3‧‧‧閘極導電層
4‧‧‧第二絕緣層
41‧‧‧源極介電層
42‧‧‧第二披覆層
5‧‧‧源極導電層
7‧‧‧金屬層
71‧‧‧接觸塞
72‧‧‧導電層
8‧‧‧鈍化層
A‧‧‧晶胞區
B‧‧‧終端區
C‧‧‧通道終止區
G‧‧‧溝渠式閘極結構
S‧‧‧溝渠式源極結構

Claims (10)

  1. 一種溝渠式功率元件，包括：一基材，其界定有一晶胞區、一終端區、及一通道終止區，且該終端區位於該晶胞區與該通道終止區之間，該基材包括一基底及形成於該基底上的一半導體層，其中，該半導體層包含：一磊晶層，位於該基底上，且該磊晶層的導電型態與該基底的導電型態相同；一基體摻雜區，其抵接於該磊晶層，且該基體摻雜區位於該晶胞區內的半導體層並遠離該基底，該基體摻雜區的導電型態相異於該磊晶層的導電型態；一源極/汲極區，其抵接於該基體摻雜區，並且該源極/汲極區位於該晶胞區內的半導體層並遠離該基底；及一接觸摻雜區，其抵接於該基體摻雜區且部分位於該基體摻雜區外，該接觸摻雜區大致位於該源極/汲極區正投影於該基體摻雜區之部位外側；一溝渠式閘極結構，其埋置於該晶胞區內的半導體層，且該溝渠式閘極結構穿過該源極/汲極區與該基體摻雜區並延伸埋設於該磊晶層；一溝渠式源極結構，其埋置於該晶胞區內的半導體層且與該溝渠式閘極結構呈彼此間隔設置，該溝渠式源極結構穿過該基體摻雜區並延伸埋設於該磊晶層，且該溝渠式源極結構遠離該基底的部位抵接於該接觸摻雜區，而該溝渠式源極結構埋設於該磊晶層的深度大於該溝渠式閘極結構埋設於該磊晶層的深度；以及一接觸塞，其至少部分容置於該源極/汲極區與該接觸摻雜區所包圍的空間，且該接觸塞抵接於該源極/汲極區以及該接觸摻雜區； 其中，該源極/汲極區相對於該接觸塞之電位等同於該基體摻雜區與該溝渠式源極結構各透過該接觸摻雜區而相對於該接觸塞之電位。
  2. 如申請專利範圍第1項所述之溝渠式功率元件，其中，該溝渠式閘極結構具有一閘極介電層與一閘極導電層，該閘極介電層呈槽狀且其外緣抵接於該磊晶層、該基體摻雜區、及該源極/汲極區，而該閘極導電層容置於該閘極介電層所包圍的空間，且該閘極導電層的頂面低於該半導體層遠離該基底的表面。
  3. 如申請專利範圍第2項所述之溝渠式功率元件，其中，該溝渠式源極結構具有一源極介電層與一源極導電層，該源極介電層呈槽狀且其外緣抵接於該磊晶層、該基體摻雜區、及位於該基體摻雜區外的該接觸摻雜區部位，而該源極導電層容置於該源極介電層所包圍的空間，且該源極導電層的頂面抵接於位於該基體摻雜區外的該接觸摻雜區部位並低於該閘極導電層的頂面。
  4. 如申請專利範圍第3項所述之溝渠式功率元件，其中，該源極介電層的厚度大於該閘極介電層的厚度，且該源極介電層的介電係數大致等於該閘極介電層的介電係數。
  5. 如申請專利範圍第1至4項中任一項所述之溝渠式功率元件，其中，該半導體層進一步包含有一底摻雜區，該底摻雜區位於該晶胞區且抵接於該溝渠式源極結構遠離該接觸塞的部位，且該底摻雜區的導電型態與該磊晶層的導電型態相同。
  6. 如申請專利範圍第2至4項中任一項所述之溝渠式功率元件，其進一步包含一高密度電漿絕緣層，該高密度電漿絕緣層埋置於該磊晶層內，且該高密度電漿絕緣層位於該晶胞區並抵接於該閘極介電層的槽底部位，該高密度電漿絕緣層的厚度大於該閘極介電層的厚度。
  7. 如申請專利範圍第6項所述之溝渠式功率元件，其中，該溝渠 式源極結構埋設於該磊晶層的深度大於該高密度電漿絕緣層位於該磊晶層的深度。
  8. 一種溝渠式功率元件的製造方法，其步驟包括：提供一基材，其包括一基底及形成於該基底上的一半導體層，且該半導體層的導電型態與該基底的導電型態相同；成形一淺溝渠於該半導體層；成形一第一絕緣層於該基材表面及該淺溝渠的內壁，且該第一絕緣層抵接於該淺溝渠內壁的部位定義為一閘極介電層，並沉積成形一閘極導電層於該閘極介電層內；蝕刻成形一深溝渠於該半導體層；成形一第二絕緣層於該第一絕緣層表面與該深溝渠的內壁，且該第二絕緣層抵接於該深溝渠內壁的部位定義為一源極介電層，並沉積成形一源極導電層於該源極介電層內且使其埋置於該第二絕緣層中；於該半導體層實施一離子佈植製程，以沿該半導體層表面朝向內擴散形成一基體摻雜區，且該基體摻雜區的導電型態相異於該基底的導電型態，並且該基體摻雜區抵接於部分該閘極介電層與部分該源極介電層；於該基體摻雜區表面實施一離子佈植製程，以沿該基體摻雜區的表面朝向內擴散形成一源極/汲極區，且該源極/汲極區抵接於部分該閘極介電層；蝕刻成形一接觸槽於該半導體層，使對應於該接觸槽的該基體摻雜區、該源極/汲極區、該源極導電層、及該源極介電層分別透過該接觸槽而顯露於外；於該接觸槽底壁實施一離子佈植製程，以成形一接觸摻雜區，且該接觸摻雜區抵接於該基體摻雜區、該源極導電層、及該源極介電層；以及沉積成形一接觸塞於該接觸槽內，且該接觸塞抵接於該接觸摻 雜區與該源極/汲極區。
  9. 如申請專利範圍第8項所述之溝渠式功率元件的製造方法，其中，在成形該深溝渠的步驟後，接著於該深溝渠的底壁實施一離子佈植製程，以成形有一底摻雜區。
  10. 如申請專利範圍第8項所述之溝渠式功率元件的製造方法，其中，在成形該淺溝渠的步驟後，接著於該淺溝渠的底壁沉積形成有一高密度電漿絕緣層。
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