CN112530867A - 沟槽型场效应晶体管结构及其制备方法 - Google Patents

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Abstract

本发明提供一种沟槽型场效应晶体管结构及其制备方法，制备包括：提供第一掺杂类型的衬底，形成第一掺杂类型的外延层，形成沟槽掩膜，形成器件沟槽，形成栅氧化层，形成第一导电层，形成第二掺杂类型的体区，形成源极注入区，基于沟槽掩膜形成第一掺杂类型的源极，形成绝缘介质层，使得绝缘介质层的上表面、栅氧化层的上表面、源极的上表面及体区的上表面相平齐，形成源极电极。本发明保留自对准工艺的优点，有效增加元胞密度，对晶体管结构及工艺进行改进，实现了源极和体区有效电性引出，还减小了元胞的关键尺寸，在提高元胞密度的同时改变了源极和体区的电性引出方式，提高了器件的EAS能力，提高了体区掺杂均匀性，无需额外制备体区引出区。

Description

沟槽型场效应晶体管结构及其制备方法
技术领域
本发明涉及集成电路设计及制造技术领域，特别是涉及一种沟槽型场效应晶体管结构及其制备方法。
背景技术
深沟槽功率器件相较于平面功率器件，具有集成度高、导通电阻低、开关速度快、开关损耗小等特点，已广泛应用于电能变换及控制方面。
对于低压的深沟槽功率器件来讲，沟道电阻Rchannel占比约30％～40％，衬底电阻Rsub占比约40％～50％，沟道电阻Rchannel由沟道密度决定，为了降低导通损耗，实现金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor,MOSFET)极低的通态电阻，要求金属-氧化物半导体场效应晶体管并联更多更小的原胞，这就要求元胞尺寸不断减小，为了进一步提高沟道密度，自对准工艺是现有技术中一种有效的方法。然而，在现有的工艺结构中，体区不能很好的电性接出，从而容易造成体区(body区)累积电荷，从而造成ID(IDSS，饱和漏极电流)漏电，另外，改变体区接出区的面积，容易发生Snap back(钳回)现象，EAS(energy avalanche stress，EAS)能力降低，并且，现有的深沟槽功率器件常利用元胞的栅极侧墙形成接触孔的自对准工艺，可以减小接触孔的关键尺寸(Cr itical Dimension，CD)，减小光刻工艺中套刻误差对器件电学性能的影响，但是这种工艺相对复杂，元胞密度的增加仍然受到接触孔的尺寸影响，元胞密度的增加有限。
因此，如何提供一种沟槽型场效应晶体管结构及其制备方法，以解决现有技术中的上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽型场效应晶体管结构及其制备方法，用于解决现有技术中体区不能很好的电性接出以及EAS能力低的问题。
为实现上述目的及其他相关目的，本发明提供一种沟槽型场效应晶体管结构的制备方法所述沟槽型场效应结构的制备方法至少包括如下步骤：
1)提供第一掺杂类型的衬底，并于所述衬底上形成所述第一掺杂类型的外延层；
2)于所述外延层上形成沟槽掩膜，并基于所述沟槽掩膜于所述外延层中形成若干个平行间隔排布的器件沟槽，且保留剩余的所述沟槽掩膜；
3)于所述器件沟槽的侧壁及底部形成栅氧化层，并于所述栅氧化层表面形成第一导电层，所述第一导电层填充满所述器件沟槽并延伸至所述沟槽掩膜中；
4)对步骤3)得到的结构进行离子注入，以于所述外延层中形成第二掺杂类型的体区，所述体区至少形成于相邻所述器件沟槽之间，且所述体区的深度不超过所述器件沟槽的深度；
5)刻蚀所述第一导电层，使得所述第一导电层的上表面低于所述栅氧化层的上表面，以得到栅极结构层；
6)横向推进所述沟槽掩膜以形成源极注入区，所述源极注入区显露所述栅氧化层周围的所述外延层；
7)基于所述沟槽掩膜于所述源极注入区对应的位置进行离子注入，以于所述外延层中形成所述第一掺杂类型的源极，且相邻所述器件沟槽间的所述源极之间具有间距；
8)于所述器件沟槽中的所述栅极结构层上形成绝缘介质层，并去除剩余的所述沟槽掩膜，使得所述绝缘介质层的上表面、所述栅氧化层的上表面、所述源极的上表面以及所述体区的上表面相平齐；以及
9)于步骤8)得到的结构的表面沉积形成源极电极。
可选地，所述沟槽型场效应晶体管结构的制备方法还包括制备引出栅结构的步骤，且所述外延层中还定义有终端区，其中，形成所述器件沟槽的同时基于所述沟槽掩膜于所述终端区形成引出沟槽，形成所述栅氧化层的同时于所述引出沟槽的底部及侧壁形成引出栅氧化层形成所述第一导电层的同时于所述引出栅氧化层表面形成第二导电层，所述第二导电层填充满所述引出沟槽并延伸至所述沟槽掩膜中，以制备所述引出栅结构。
可选地，形成所述绝缘介质层的方法包括：于步骤7)得到的结构表面填充绝缘材料层，所述绝缘材料层填充于所述器件沟槽中，并填充于所述器件沟槽及所述引出沟槽对应的所述沟槽掩膜中，去除所述外延层上的所述绝缘材料层，以形成所述绝缘介质层，其中，去除所述绝缘材料层之前还包括步骤：刻蚀所述第二导电层，使得所述第二导电层的上表面与所述外延层的上表面相平齐，以形成引出栅结构层。
可选地，形成所述栅氧化层之前还包括步骤：至少于所述器件沟槽的侧壁及底部形成牺牲层，并去除所述牺牲层。
可选地，形成所述体区的方法包括：对所述外延层中待形成所述体区的位置进行至少两次离子注入，且每次所述离子注入的注入深度不同。
可选地，步骤7)中，形成所述源极的方法中包括进行离子注入后采用RTP(快速热处理的)退火方式进行退火的步骤。
可选地，横向推进所述沟槽掩膜形成所述源极注入区的方法包括：采用氟化氢浸润所述沟槽掩膜以横向推进所述沟槽掩膜形成所述源极注入区。
可选地，相邻所述器件沟槽之间，所述源极的横向尺寸介于相邻所述器件沟槽间距的四分之一到二分之一之间。
本发明还提供一种沟槽型场效应晶体管结构，所述沟槽型场效应晶体管结构至少包括：
第一掺杂类型的衬底；
所述第一掺杂类型的外延层，所述外延层形成于所述衬底上；
若干个平行间隔排布的器件沟槽，所述器件沟槽形成于所述外延层中；
栅氧化层，形成于所述器件沟槽的侧壁及底部；
栅极结构层，形成于所述栅氧化层的表面，且所述栅极结构层的上表面低于所述栅氧化层的上表面；
第二掺杂类型的体区，所述体区至少形成于相邻所述器件沟槽之间，且所述体区的深度不超过所述器件沟槽的深度；
所述第一掺杂类型的源极，所述源极形成于所述外延层中形成，且相邻所述器件沟槽之间的所述源极间具有间距；
绝缘介质层，形成于所述器件沟槽中的所述栅极结构层上，且所述绝缘介质层的上表面所述栅氧化层的上表面、所述源极的上表面以及所述体区的上表面相平齐；以及；
源极电极，形成于所述外延层上，并与所述体区、所述源极、所述栅氧化层以及所述绝缘介质层的上表面均相接触。
可选地，所述场效应晶体管结构还包括引出栅结构，且所述外延层中定义有终端区，其中，所述引出栅结构形成于所述终端区中，所述引出栅结构包括：形成于所述终端区中的引出栅沟槽、形成于所述引出沟槽的底部及侧壁的引出栅氧化层以及形成于所述引出栅氧化层表面的引出栅结构层，且所述引出栅结构的上表面、所述引出栅氧化层的上表面以及所述外延层的上表面相平齐。
如上所述，本发明的场效应晶体管结构及制备方法保留自对准工艺的优点，有效增加元胞密度，对晶体管结构及工艺进行改进，实现了源极和体区有效电性引出，还减小了元胞的关键尺寸(cell pitch)，在提高元胞密度的同时改变了源极和体区的电性引出方式，提高了器件的EAS能力，提高了体区掺杂均匀性，无需额外制备体区引出区，便可实现体区引出。
附图说明
图1显示为本发明沟槽型场效应晶体管结构的制备工艺流程图。
图2显示为本发明沟槽型场效应晶体管结构制备中在衬底上形成外延层的结构示意图。
图3显示为本发明沟槽型场效应晶体管结构制备中形成器件沟槽和引出栅沟槽示意图。
图4显示为本发明沟槽型场效应晶体管结构制备中形成栅氧化材料层的结构示意图。
图5显示为本发明沟槽型场效应晶体管结构制备中形成栅氧化层的结构示意图。
图6显示为本发明沟槽型场效应晶体管结构制备中形成第一导电层和第二导电层图示。
图7显示为本发明沟槽型场效应晶体管结构制备中形成体区的结构示意图。
图8显示为本发明沟槽型场效应晶体管结构制备中形成栅极结构层的结构示意图。
图9显示为本发明沟槽型场效应晶体管结构制备中形成源极注入区的结构示意图。
图10显示为本发明沟槽型场效应晶体管结构制备中形成源极的结构示意图。
图11显示为本发明沟槽型场效应晶体管结构制备中形成绝缘材料层的结构示意图。
图12显示为本发明沟槽型场效应晶体管结构制备中形成引出栅结构层的示意图。
图13显示为本发明沟槽型场效应晶体管结构制备中去除沟槽掩膜的结构示意图。
图14显示为本发明沟槽型场效应晶体管结构制备中形成源极电极的结构示意图。
图15显示为本发明对比例中提供的沟槽型场效应晶体管的结构示意图。
元件标号说明
100 衬底
101 外延层
101a 核心区
101b 终端区
102 沟槽掩膜
103 器件沟槽
104 引出栅沟槽
105 栅氧化材料层
106 栅氧化层
107 引出栅氧化层
108 第一导电层
109 第二导电层
110 体区
111 栅极结构层
113 源极
114 绝缘材料层
115 引出栅结构层
116 绝缘介质层
117 源极电极
118 引出电极
200 衬底
201 外延层
202 栅氧化层
203 栅极
204 体区
205 源极
206 引出区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1-15，需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一：
如图1-14所示，本发明提供一种沟槽型场效应晶体管结构的制备方法，所述沟槽型场效应结构的制备方法至少包括如下步骤：
1)提供第一掺杂类型的衬底，并于所述衬底上形成所述第一掺杂类型的外延层；
2)于所述外延层上形成沟槽掩膜，并基于所述沟槽掩膜于所述外延层中形成若干个平行间隔排布的器件沟槽，且保留剩余的所述沟槽掩膜；
3)于所述器件沟槽的侧壁及底部形成栅氧化层，并于所述栅氧化层表面形成第一导电层，所述第一导电层填充满所述器件沟槽并延伸至所述沟槽掩膜中；
4)对步骤3)得到的结构进行离子注入，以于所述外延层中形成第二掺杂类型的体区，所述体区至少形成于相邻所述器件沟槽之间，且所述体区的深度不超过所述器件沟槽的深度；
5)刻蚀所述第一导电层，使得所述第一导电层的上表面低于所述栅氧化层的上表面，以得到栅极结构层；
6)横向推进所述沟槽掩膜以形成源极注入区，所述源极注入区显露所述栅氧化层周围的所述外延层；
7)基于所述沟槽掩膜于所述源极注入区对应的位置进行离子注入，以于所述外延层中形成所述第一掺杂类型的源极，相邻所述器件沟槽间的所述源极之间具有间距；
8)于所述器件沟槽中形成绝缘介质层，并去除剩余的所述沟槽掩膜，使得所述绝缘介质层的上表面、所述栅氧化层的上表面、所述源极的上表面及所述体区的上表面相平齐；
9)于步骤8)得到的结构的表面沉积形成源极电极。
上述步骤仅是本发明场效应晶体管结构制备示例，序号不代表制备顺序，必要时可以将上述步骤的顺序进行改变，下面将结合附图详细说明本发明的场效应晶体管结构的制备工艺。
如图1中的S1及图2所示，进行步骤1)，提供第一掺杂类型的衬底100，并于所述衬底100上形成所述第一掺杂类型的外延层102；
具体的，所述第一掺杂类型可以是P型掺杂，也可以是N型掺杂，可以为采用离子注入工艺在衬底100中注入第一掺杂类型(P型或N型)的离子而形成的衬底100，以实际器件需求设定，在本示例中，选择为N型掺杂衬底100，另外，在一示例中，可以为重掺杂衬底100，如可以是在所述衬底100中掺杂的第一掺杂类型离子的浓度大于等于1×1016/cm3。需要说明的，所述衬底100可以为硅衬底、锗硅衬底、碳化硅衬底等，在本示例中，所述衬底100选用为N+型掺杂的硅衬底100。在一示例中，在所述衬底100远离所述外延层102一侧的表面制备金属电极。
具体的，所述外延层102的掺杂类型与所述衬底100的掺杂类型一致，在一示例中，所述外延层102的掺杂浓度低于所述衬底100的掺杂浓度，其中，可以先采用外延工艺在所述第一掺杂类型的所述衬底100的上表面形成本征外延层102，然后再通过离子注入工艺在所述本征外延层102内注入第一掺杂类型的离子以形成所述第一掺杂类型的外延层102；在另一示例中，还可以采用外延工艺直接在所述第一掺杂类型的衬底100的上表面外延形成所述第一掺杂类型的外延层102。本示例中，所述外延层102选用为N-型单晶硅外延层102。
如图1中的S2及图3所示，进行步骤2)，于所述外延层102上形成沟槽掩膜102，并基于所述沟槽掩膜102于所述外延层102中形成若干个平行间隔排布的器件沟槽103，且保留剩余的所述沟槽掩膜102；
具体的，在形成所述沟槽掩膜102的过程中，可以是现在所述外延层102的上表面形成一层硬掩膜材料层，再在所述硬掩膜材料层上涂覆光刻胶，并基于待形成的所述器件沟槽103的图形及位置对光刻胶进行显影，再基于光刻胶图形对所述硬掩膜材料层进行刻蚀，以形成所述沟槽掩膜102，具有需要刻蚀结构的图形，当然，在其他示例中，还可以在所述硬掩膜材料层的上表面形成抗反射层。基于所述沟槽掩膜102于所述外延层102中刻蚀形成所述器件沟槽103，其中，间隔排布是指相邻的器件沟槽103之间不接触。在一示例中，所述器件沟槽103的底部与所述外延层102的底部之间具有间距。本发明的工艺中，在刻蚀形成所述器件沟槽103之后，保留刻蚀后剩余的所述沟槽掩膜102，这部分沟槽掩膜102可以继续用作后续工艺使用，节约工艺周期，节约成本，提高效率。另外，所述沟槽掩膜102的材料可以选择为氧化膜，如氧化硅膜，或者氧化膜和氮化膜构成的叠层结构，如氧化硅和氮化硅构成的叠层结构，作为沟槽刻蚀的保护层，作为器件沟槽刻蚀时候的保护不需要吃出所述器件沟槽的地方，以及作为后续source implant(离子注入)时候的阻挡层，保护不该注入的地方不要注入。
作为示例，相邻所述器件沟槽103之间的间距介于0.2-0.3微米之间。作为示例，所述器件沟槽的深度介于0.6-1.0um之间。作为示例，所述器件沟槽的宽度介于0.15um-0.2um之间。
具体的，本发明的工艺设计中可以制备得到0.2-0.3微米间隙的器件沟槽103，如可以是0.22微米、0.25微米，本发明的工艺无需采用连接通孔可以将后续形成的源极113和体区110有效引出，可以将器件元胞的特征尺寸(cell pitch)做小，节约器件空间，提高器件稳定性及效率。
如图1中的S3及图4-6所示，进行步骤3)，于所述器件沟槽103的侧壁及底部形成栅氧化层106，并于所述栅氧化层106表面形成第一导电层108，所述第一导电层108填充满所述器件沟槽103并延伸至所述沟槽掩膜102中；
具体的，在所述器件沟槽103的内壁形成栅氧化层106，可以是先在所述器件沟槽103的内壁形成一层栅氧化材料层105，如图4所示，在一示例中，可以采用热氧化工艺沉积所述栅极氧化材料层，所述栅极氧化材料层的材料可以选择为氧化硅，再对其进行回刻形成所述栅氧化层106，如图5所示，本示例中，所述栅氧化层106的材料选择为氧化硅。接着，在一示例中，形成所述栅氧化层106之后填充所述第一导电层108，其中，所述第一导电层108填充满所述器件沟槽103并延伸至所述沟槽掩膜102中，在一示例中，可以是在所述器件沟槽103中沉积所述第一导电层108，之后对其进行化学机械研磨至与所述沟槽掩膜102的上表面相平齐，如图6所示，所述第一导电层108的材料可以是多晶硅。
作为示例，形成所述栅氧化层106之前还包括步骤：至少于所述器件沟槽103的侧壁及底部形成牺牲层，并去除所述牺牲层。
具体的，在一示例中，在形成所述栅氧化层106之前，于器件表面形成牺牲层，所述牺牲层的材质包括氧化物，再去除所述牺牲层，以对所述器件沟槽103进行修复。
如图1中的S4及图7所示，进行步骤4)，对步骤3)得到的结构进行离子注入，以于所述外延层102中形成第二掺杂类型的体区110，所述体区110至少形成于相邻所述器件沟槽103之间，且所述体区110的深度不超过所述器件沟槽103的深度；
具体的，如图7所示，在所述外延层102中进行离子注入以形成体区110，其中，所述体区110的掺杂类型与所述外延层102及所述衬底100的掺杂类型相反，在一示例中，所述体区110的深度小于所述器件沟槽103的深度，也就是说，所述体区110的底部距所述外延层102底部的距离大于所述器件沟槽103的底部距所述外延层102底部的距离，在本示例中，所述体区110选择为P型轻掺杂。在一示例中，可以是在上一步骤得到的结构表面首先形成光刻胶层，再对其进行曝光显影以形成所述体区110的掩膜层，再基于所述掩膜层上的图案进行离子注入形成所述体区110，再去除所述光刻胶层，在一示例中，离子注入后进行退火以实现所述体区110推进(Body Drive in)。
作为示例，形成所述体区110的方法包括：对所述外延层102进行至少两次离子注入，且每次所述离子注入的注入深度不同。
作为示例，步骤4)中，进行所述离子注入后，进行体区110退火处理以形成体区110，其中，所述体区110退火处理的退火时间小于20分钟，所述体区110退火处理的退火温度小于1000摄氏度。
具体的，在一示例中，提供一种所述体区110的形成方式，在需要形成所述体区110的所述外延层102中进行至少两次离子注入，如三次或四次或六次，进一步，设置每次离子注入的注入深度不同，在一可选示例中，设置每次的注入深度呈等差递减数列，即注入深度逐渐减小，在一示例中，设置通过四次离子注入形成所述体区110，且每次注入深度逐渐减小，第一次注入到需要形成体区110的底部，第二次注入到3/4深度处，第三次注入到2/4深度处，第四次注入到1/4深度处，从而形成所述体区110。另外，在一示例中，所述体区110的形成采用短时间低温度的退火，注入激活，提高体区110掺杂的均匀性，例如，进行退火时，所述体区110退火处理的退火时间小于20分钟，所述体区110退火处理的退火温度小于1000摄氏度，在一可选示例中，退火时间选择10分钟，退火温度选择500摄氏度。在一可选示例中，所述体区110离子注入采用多次不同深度的注入搭配短时间低温度的退火和注入激活，使所述体区110区域均匀掺杂。本发明的方案设计，pitch小，沟道深度变浅，所述体区110可以采用多次不同深度的注入方式形成，提高体区110掺杂的均匀性，有利于外延层102厚度的减小。
如图1中的S5及图8所示，进行步骤5)，刻蚀所述第一导电层108，使得所述第一导电层108的上表面低于所述栅氧化层106的上表面，以得到栅极结构层111；
具体的，对所述第一导电层108进行回刻以形成栅极结构层111，其中，在一示例中，对所述第一导电层108进行第一次回刻，可以额外形成得到所述栅极结构层111的刻蚀掩膜，采用光罩把外围的gate bus(做栅的多晶硅等在芯片外围的走线)区域保护起来，再对所述器件沟槽103中的所述第一导电层108进行刻蚀，如在所述沟槽掩膜102上沉积光刻胶并光刻得到所述栅极结构层111的刻蚀掩膜，基于所述刻蚀掩膜进行刻蚀，再在形成所述栅极结构层111之后再去除所述刻蚀掩膜。在一示例中，所述器件沟槽103中所述第一导电层108回刻的深度介于2000-3000埃，例如2500埃，其中，这里的深度是指刻蚀后得到的栅极结构层111的上表面与所述外延层101的上表面之间的距离。
如图1中的S6及图9所示，进行步骤6)，横向推进所述沟槽掩膜102以形成源极注入区113，所述源极注入区113显露所述栅氧化层106周围的所述外延层102；
具体的，上一步结束后，对所述沟槽掩膜102进行横向推进，在一示例中，将所述沟槽掩膜102对应所述器件沟槽103的开口进行扩大，即使得形成器件沟槽103所基于的窗口变大，向周围延伸，形成一个源极注入区113，从而可以基于该区域进行离子注入形成器件的源极113，本示例中，形成的所述源极注入区113如图9所示，其对所述沟槽掩膜102进行横向推进的尺寸可以依据实际情况设定，即图中尺寸d可以依据实际情况进行设定。该步骤中，对所述沟槽掩膜102进行再次利用，不必再进行掩膜形成工艺，节约成本，简化工艺，提高器件制备效率。
作为示例，形成所述源极注入区113的方法包括：采用氟化氢浸润所述沟槽掩膜102以横向推进所述沟槽掩膜102形成所述源极注入区113。
具体的，在一示例中，可以采用氟化氢(HF)浸润的方式进行所述沟槽掩膜102的横向推进，如进一步可以是将器件结构过一道氟化氢以实现沟槽掩膜102的扩宽，扩宽的尺寸例如可以依据氟化氢的浓度或浸润的时间设定。
如图1中的S7及图10所示，进行步骤7)，基于所述沟槽掩膜102于所述源极注入区113对应的位置进行离子注入，以于所述外延层102中形成所述第一掺杂类型的源极113，相邻所述器件沟槽103间的所述源极113之间具有间距；
作为示例，步骤7)中，形成所述源极113的方法中包括进行离子注入后采用RTP退火方式进行退火的步骤。
具体的，该步骤中，基于推进所述沟槽掩膜102所形成的源极注入区113进行离子注入，以形成器件所需要的源极113，在一示例中，所述源极至少形成在所述外延层的所述体区中，且在相邻的所述器件沟槽103之间形成两个源极部分，并且两器件沟槽103之间的区域的源极113之间还具有间距，即这两部分之间为外延层102，在进一步示例中，两所述器件沟槽103之间的区域中的源极113之间为前述形成的所述体区110，从而使得相邻所述器件沟槽103之间的区域的上表面由源极113的上表面和体区110的上表面共同构成。另外，所述源极113的离子掺杂类型与所述外延层102及所述衬底100的掺杂类型相同，与所述体区110的掺杂类型相反，本示例中，选择为N+型掺杂的硅。另外，基于本发明的设计，pitch小，沟道深度浅，所述源极113离子注入可以用RTP(Rapid Thermal Processing，快速热处理)方式退火，在一示例中，RTP温度介于800-1000℃之间，如本示例选择为900℃，时间介于30s-90s之间，如本示例选择为60s，RTP工艺的实施有利于提高器件的制备效率，有利于外延层102厚度的减小。另外，在一示例中，所述外延层102的厚度小于4um，如可以是3um或2um。所述器件沟槽103的深度介于0.6-1.0um之间，可以是0.5um或0.8um，其中，本发明基于低热(低thermal)工艺可以减小所述外延层102的厚度，可以减小所述器件沟槽103的深度。
在一示例中，进行离子注入形成所述源极113的过程中，可以是还形成一源极113掩膜层，该源极113掩膜层用于遮挡住不需要进行离子注入的区域，如遮挡住器件的gatebus区域，即遮挡住做gate的poly在芯片外围的走线，在一示例中，如后文所述，器件包括终端区101b，所述源极113掩膜可以遮挡住这一部分区域，防止离子注入形成源极113对其产生的影响，参见图9所示，注入形成源极113后，器件的终端区101b未被离子注入。
如图1中的S8及图11-13所示，进行步骤8)，于所述器件沟槽103中形成绝缘介质层116，并去除剩余的所述沟槽掩膜102，使得所述绝缘介质层116的上表面、所述栅氧化层106的上表面、所述源极113的上表面及所述体区110的上表面相平齐；其中，所述体区110的上表面是指离子注入方向的表面，在一示例中，如图11所示，所述体区的上表面即为所述外延层101的上表面。
具体的，该步骤中，在所述器件沟槽103中形成所述绝缘介质层116，所述绝缘介质层116与所述栅极结构层111共同填满所述栅氧化层106形成的槽型结构，在一示例中，所述绝缘介质层116的形成方式可以是，先在形成完所述源极113的器件结构的表面填充绝缘材料层114，如图11所示，所述绝缘材料层114填充满所述器件沟槽103，可以采用HDP(高密度等离子体系统)方式形成所述绝缘材料层114，所述绝缘材料层114的材料可以是TEO S(正硅酸乙酯)，在一示例中，所述绝缘材料层114还进一步延伸覆盖到所述沟槽掩膜102的上表面，再去除所述外延层102上表面上的所述绝缘材料层114和所述沟槽掩膜102，以形成所述绝缘材料层114，例如，可以采用化学机械抛光的方式将二者去除，此时，所述外延层102的上表面、所述源极113的上表面、所述体区110的上表面以及所述绝缘介质层116的上表面均相平齐。所述绝缘介质层116的材料还可以选择为氧化硅。
如图1中的S9及图14所示，进行步骤，9)于步骤8)得到的结构的表面沉积形成源极电极117。
具体的，于步骤8)得到的结构的上表面沉积电极材料以形成源极电极117，所述源极电极117的材料可以是多晶硅，也可以是金属，例如可以是溅射形成的Ti金属层，本发明的方案中，所述源极113与所述体区110的上表面相平齐，且源极113之间区域显露体区110上表面，所述源极电极117同时沉积在所述源极113和所述体区110上，是的二者可以共同引出，从而实现所述体区110的有效引出，可以使得体区110和源极113形成等电势，另外，也无需再制备其他区域将体区110引出，也无需制备连接通孔(contact)，既减小了元胞间距，作为示例，相邻所述器件沟槽103之间的间距介于0.25-0.6微米之间，另外，本发明的上述改进工艺也不会出现Contact O.L.shift造成的电性异常。具体的，所述源极电极117可以是形成在步骤8)得到的器件结构表面的块状电极，也可以是制备形成的平行间隔分布的条状电极，其中，所述条状电极延伸的方向可以与所述器件沟槽103延伸的方向相垂直，在一示例中，所述源极电极117的形成工艺可以是Ti溅射，再进行退火(anneal)，再进行金属溅射(metal sputter)，在一示例中，先溅射沉积Ti和TiN形成Ti silicide，作为Al或者W与Si表面的阻挡层，防止金属往Si里面扩散影响产品，之后再沉积或者溅射Al层或者W层，从而形成所述源极电极117，在上述形成的金属上依据欲形成源极电极117的形状形成掩膜层(metal photo)，基于该掩膜层对金属层进行刻蚀(metal etch)，从而得到所述源极电极117。同时，在所述栅极引出结构层及栅引出氧化层表面还形成引出电极118，其可以与所述源极电极于同一工艺下制备得到，形状可以参考所述源极电极，依据实际设定。
作为示例，相邻所述器件沟槽103之间，所述源极113的横向尺寸介于相邻所述器件沟槽103间距的四分之一到二分之一之间。
具体的，在一示例中，将所述源极113的横向尺寸设置在相邻所述器件沟槽103间距的1/4-1/2之间，也就是说，如图10所示，在对应源极113位置处器件结构的横截面上，源极电极117的尺寸w与相邻所述器件沟槽103间距s的比例介于1/4-1/2之间，在一示例中，该比例选择为1/3，从而可以使得所述源极113及所述体区110有效的电引出，有利于源极113和体区110等电势的实现。
作为示例，所述沟槽型场效应结构的制备方法还包括制备引出栅结构的步骤，且所述外延层102中还定义有终端区101b，其中，形成所述器件沟槽103的同时基于所述沟槽掩膜102于所述终端区101b形成引出沟槽，形成所述栅氧化层106的同时于所述引出沟槽的底部及侧壁形成引出栅氧化层106，形成所述第一导电层108的同时于所述引出栅氧化层106表面形成第二导电层109，所述第二导电层109填充满所述引出沟槽并延伸至所述沟槽掩膜102中，以制备所述引出栅结构。
作为示例，形成所述绝缘介质层116的方法包括：于步骤7)得到的结构表面填充绝缘材料层114，所述绝缘材料层114填充于所述器件沟槽103中，并填充于所述器件沟槽103及所述引出沟槽对应的所述沟槽掩膜102中，去除所述外延层102表面的所述绝缘材料层114以形成所述绝缘介质层116，其中，去除所述绝缘材料层114之前还包括步骤：刻蚀所述第二导电层109，使得所述第二导电层109的上表面与所述外延层102的上表面相平齐，以形成引出栅结构层115。
具体的，参见图3所示，在一示例中，还在所述外延层102中制备所述引出栅沟槽104，在一可选示例中，所述外延层102对应的区域预先划分为核心区101a和终端区101b，其中，在所述核心区101a制备所述器件沟槽103，在所述终端区101b制备所述引出沟槽，二者可以基于同一掩膜制备，即在所述沟槽掩膜102上形成这两种沟槽的图案，再基于该图案进行刻蚀。进一步，参见图4及图5所示，形成所述栅氧化层106的同时于所述引出沟槽的底部及侧壁形成引出栅氧化层106，参见图6所示，形成所述第一导电层108的同时于所述引出栅氧化层106表面形成第二导电层109，在一示例中，所示第一导电层108与所述第二导电层109基于同一材料沉积工艺得到，一体形成于器件结构表面。所述第二导电层109可以是多晶硅(gate bus poly)，以制备后续的引出栅结构，从而可以基于该结构将所述核心区101a的栅极结构引出。另外，在回刻所述第一导电层108时，所述第二导电层109不被刻蚀掉，依然保留于所述引出栅沟槽104和所述沟槽图案中。
具体的，在一示例中，参见图11-12所示，在形成所述绝缘介质层116填充所述绝缘材料层114时，还将所述绝缘材料层114填充于所述器件沟槽103及所述引出沟槽对应的所述沟槽掩膜102中，这里对应的位置可以是对应形成沟槽的窗口，如图11所示，进一步，在去除所述外延层102上的所述绝缘材料层114和所述沟槽掩膜102之前还包括先刻蚀去除所述外延层102的上表面所在的平面上方的第二导电层109的步骤，即先将所述沟槽掩膜102中的所述第二导电层109去除，在一示例中，所述第二导电层109与所述第一导电层108基于同一工艺沉积，即为同一材料层，此时，在沉积完所述绝缘材料层后相当于对所述第一导电层108进行第二次回刻，回刻过程中，以所述沟槽掩膜102及所述绝缘材料层114作为阻挡层，将所述引出沟槽中的所述第一导电层108刻蚀至与所述外延层的表面相平齐的位置，如图12所示，从而可以有利于后续绝缘材料层114和所述沟槽掩膜102进行去除的工艺，在一示例中，同时去除所述外延层102的上表面所在的平面上的所述绝缘材料层114和所述沟槽掩膜102，如采用化学机械研磨的工艺，从而有利于形成平面进行电引出。
实施例二：
如图14所示，参见图1-13，本发明还提供一种沟槽型场效应晶体管结构，所述沟槽型场效应结构至少包括：
第一掺杂类型的衬底100；
所述第一掺杂类型的外延层102，所述外延层102形成于所述衬底100上；
若干个平行间隔排布的器件沟槽103，所述器件沟槽103形成于所述外延层102中；
栅氧化层106，形成于所述器件沟槽103的侧壁及底部；
栅极结构层111，形成于所述栅氧化层106的表面，且所述栅极结构层111的上表面低于所述栅氧化层106的上表面；
第二掺杂类型的体区110，所述体区110形成于相邻所述器件沟槽103之间且所述体区110的深度不超过所述器件沟槽103的深度；
所述第一掺杂类型的源极113，所述源极113形成于所述外延层102中形成，且相邻所述器件沟槽103之间的所述源极113间具有间距；
绝缘介质层116，形成于所述器件沟槽103中，且所述绝缘介质层116的上表面、所述栅氧化层106的上表面以及所述源极113的上表面相平齐；以及；
源极电极117，形成于所述体区110、所述源极113、所述栅氧化层106以及所述绝缘介质层116的上表面。
具体的，所述第一掺杂类型可以是P型掺杂，也可以是N型掺杂，以实际器件需求设定，在本示例中，选择为N型掺杂衬底100，另外，在一示例中，可以为重掺杂衬底100，如可以是在所述衬底100中掺杂的第一掺杂类型离子的浓度大于等于1×1016/cm3。需要说明的，所述衬底100可以为硅衬底100、锗硅衬底100、碳化硅衬底100等，在本示例中，所述衬底100选用为N+型掺杂的硅衬底100。在一示例中，在所述衬底100远离所述外延层102一侧的表面制备金属电极。
具体的，所述外延层102的掺杂类型与所述衬底100的掺杂类型一致，在一示例中，所述外延层102的掺杂浓度低于所述衬底100的掺杂浓度。本示例中，所述外延层102选用为N-型单晶硅外延层102。
作为示例，相邻所述器件沟槽103之间的间距介于0.2-0.3微米之间。作为示例，所述器件沟槽的深度介于0.6-1.0um之间。作为示例，所述器件沟槽的宽度介于0.15um-0.2um之间。
具体的，本发明的工艺设计中可以制备得到0.2-0.3微米间隙的器件沟槽103，如可以是0.22微米、0.25微米，本发明的工艺无需采用连接通孔可以将后续形成的源极113和体区110有效引出，可以将器件元胞的特征尺寸(cell pitch)做小，节约器件空间，提高器件稳定性及效率。
具体的，在所述器件沟槽103的内壁形成栅氧化层106，所述栅极氧化材料层的材料可以选择为氧化硅，所述栅极结构层111的材料可以是多晶硅。所述体区110的掺杂类型与所述外延层102及所述衬底100的掺杂类型相反，在一示例中，所述体区110的深度小于所述器件沟槽103的深度，也就是说，所述体区110的底部距所述外延层102底部的距离大于所述器件沟槽103的底部距所述外延层102底部的距离，在本示例中，所述体区110选择为P型轻掺杂。需要说明的，在相邻的所述器件沟槽103之间形成两个源极113部分，并且两器件沟槽103之间的区域的源极113之间还具有间距，即这两部分之间为外延层102，在进一步示例中，两所述器件沟槽103之间的区域中的源极113之间为前述形成的所述体区110，从而使得相邻所述器件沟槽103之间的区域的上表面由源极113的上表面和体区110的上表面共同构成。另外，所述源极113的离子掺杂类型与所述外延层102及所述衬底100的掺杂类型相同，与所述体区110的掺杂类型相反，本示例中，选择为N+型掺杂的硅。另外，基于本发明的设计，pitch小，沟道深度浅，所述源极113离子注入可以用RTP(Rapid Thermal P rocessing，快速热处理)方式退火，有利于提高器件的制备效率，有利于外延层102厚度的减小。另外，在一示例中，所述外延层102的厚度小于4um，如可以是3um或2um。所述器件沟槽103的深度介于0.6-1.0um之间，可以是0.5um或0.8um，其中，本发明基于低热(低th ermal)工艺可以减小所述外延层102的厚度，可以减小所述器件沟槽103的深度。
具体的，所述绝缘介质层116的上表面、所述栅氧化层106的上表面、所述源极113的上表面及所述体区110的上表面相平齐，其中，所述体区110的上表面是指离子注入方向的表面，在一示例中，如图11所示，所述体区的上表面即为所述外延层101的上表面，所述绝缘材料层114的材料可以是TEOS(正硅酸乙酯)，所述源极电极117的材料可以是多晶硅，也可以是金属，例如可以是溅射形成的Ti金属层，在一示例中，所述源极电极包括形成于所述外延层表面的钛的硅化物(Ti silicide)层，作为Al或者W与Si表面的阻挡层，防止金属往Si里面扩散影响产品，以及形成于所述钛的硅化物层上表面的钨层。此外，所述器件沟槽103中所述第一导电层108回刻的深度介于2000-3000埃，例如2500埃，其中，这里的深度是指刻蚀后得到的栅极结构层111的上表面与所述外延层101的上表面之间的距离。
本发明的方案中，所述源极113与所述体区110的上表面相平齐，且源极113之间区域显露体区110上表面，所述源极电极117同时沉积在所述源极113和所述体区110上，是的二者可以共同引出，从而实现所述体区110的有效引出，可以使得体区110和源极113形成等电势，另外，也无需再制备其他区域将体区110引出，也无需制备连接通孔(contact)，既减小了元胞间距，作为示例，相邻所述器件沟槽103之间的间距介于0.25-0.6微米之间，另外，本发明的上述改进工艺也不会出现Contact O.L.shift造成的电性异常。具体的，所述源极电极117可以是形成在步骤8)得到的器件结构表面的块状电极，也可以是制备形成的平行间隔分布的条状电极，其中，所述条状电极延伸的方向可以与所述器件沟槽103延伸的方向相垂直。另外，在所述栅极引出结构层及栅引出氧化层表面还形成有引出电极118，形状可以参考所述源极电极，依据实际设定。
作为示例，所述场效应晶体管结构还包括引出栅结构，且所述外延层102中定义有终端区101b，其中，所述引出栅结构形成于所述终端区101b中，所述引出栅结构包括：形成于所述终端区101b中的引出栅沟槽104、形成于所述引出沟槽的底部及侧壁的引出栅氧化层106以及形成于所述引出栅氧化层106表面的引出栅结构层115，且所述引出栅结构的上表面、所述引出栅氧化层106的上表面以及所述外延层102的上表面相平齐。
具体的，参见图3所示，在一示例中，还在所述外延层102中制备所述引出栅沟槽104，在一可选示例中，所述外延层102对应的区域预先划分为核心区101a和终端区101b，其中，在所述核心区101a制备所述器件沟槽103，在所述终端区101b制备所述引出沟槽。所述第二导电层109可以是多晶硅(gate bus poly)，以制备后续的引出栅结构，从而可以基于该结构将所述核心区101a的栅极结构引出。
作为示例，相邻所述器件沟槽103之间，所述源极113的横向尺寸介于相邻所述器件沟槽103间距的四分之一到二分之一之间。
具体的，在一示例中，将所述源极113的横向尺寸设置在相邻所述器件沟槽103间距的1/4-1/2之间，也就是说，在对应源极113位置处器件结构的横截面上，源极电极117的尺寸w与相邻所述器件沟槽103间距s的比例介于1/4-1/2之间，在一示例中，该比例选择为1/3，从而可以使得所述源极113及所述体区110有效的电引出，有利于源极113和体区110等电势的实现。
对比例：
如图15所示，本发明还提供一种对比例，该对比例提供一种深沟槽功率器件，包括N+型掺杂的衬底200，N型掺杂的外延层201，栅氧化层202，栅极203，P-型掺杂的体区204，N+型掺杂的源极205，P+型掺杂的引出区206，该对比例器件制备中，将trench MOS中的g ate下沉到沟槽中，如图15所示，先注入body IMP，形成P-(所述体区204)，然后在垂直于沟槽方向，通过光罩间隔注入source IMP，形成N+型掺杂的源极205，这样整个芯片表面形成P-/N+的间隔层，接上金属层就形成source端(源端)，其中，所述体区204通过所述引出区206实现电性引出，所述源极205直接通过沉积在上表面的电极实现电性引出，该示例的结构中，难以实现所述体区204和所述源极205的有效引出，另外，P+区域(所述引出区206)和N+区域(所述源极205)相对的面积大小决定产品的EAS能力和产品的稳定性，P+区域减少，有利于增加沟槽密度，但是相对P body区域(所述体区204)不能全部很好的通过P+区域接出，容易造成Body区域累计电荷从而造成ID漏电，N+区域面积不变，P+区域面积越大，越容易发生Snap back现象，EAS能力降低。
综上所述，本发明提供一种沟槽型场效应晶体管结构及其制备方法，所述沟槽型场效应结构的制备方法至少包括如下步骤：提供第一掺杂类型的衬底，并于所述衬底上形成所述第一掺杂类型的外延层；于所述外延层上形成沟槽掩膜，并基于所述沟槽掩膜于所述外延层中形成若干个平行间隔排布的器件沟槽，且保留剩余的所述沟槽掩膜；于所述器件沟槽的侧壁及底部形成栅氧化层，并于所述栅氧化层表面形成第一导电层，所述第一导电层填充满所述器件沟槽并延伸至所述沟槽掩膜中；对上一步得到的结构进行离子注入，以于所述外延层中形成第二掺杂类型的体区，所述体区至少形成于相邻所述器件沟槽之间，且所述体区的深度不超过所述器件沟槽的深度；刻蚀所述第一导电层，使得所述第一导电层的上表面低于所述栅氧化层的上表面，以得到栅极结构层；横向推进所述沟槽掩膜以形成源极注入区，所述源极注入区显露所述栅氧化层周围的所述外延层；基于所述沟槽掩膜于所述源极注入区对应的位置进行离子注入，以于所述外延层中形成所述第一掺杂类型的源极，相邻所述器件沟槽间的所述源极之间具有间距；于所述器件沟槽中的所述栅极结构层上形成绝缘介质层，并去除剩余的所述沟槽掩膜，使得所述绝缘介质层的上表面、所述栅氧化层的上表面、所述源极的上表面以及所述体区的上表面相平齐；于上一步得到的结构的表面沉积形成源极电极。本发明的场效应晶体管结构及其制备方法保留自对准工艺的优点，有效增加元胞密度，对晶体管结构及工艺进行改进，实现了源极和体区有效电性引出，还减小了元胞的关键尺寸(cell pitch)，在提高元胞密度的同时改变了源极和体区的电性引出方式，提高了器件的EAS能力，提高了体区掺杂均匀性，无需额外制备体区引出区，便可实现体区引出。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种沟槽型场效应晶体管结构的制备方法，其特征在于，所述沟槽型场效应结构的制备方法至少包括如下步骤：
1)提供第一掺杂类型的衬底，并于所述衬底上形成所述第一掺杂类型的外延层；
2)于所述外延层上形成沟槽掩膜，并基于所述沟槽掩膜于所述外延层中形成若干个平行间隔排布的器件沟槽，且保留剩余的所述沟槽掩膜；
3)于所述器件沟槽的侧壁及底部形成栅氧化层，并于所述栅氧化层表面形成第一导电层，所述第一导电层填充满所述器件沟槽并延伸至所述沟槽掩膜中；
4)对步骤3)得到的结构进行离子注入，以于所述外延层中形成第二掺杂类型的体区，所述体区至少形成于相邻所述器件沟槽之间，且所述体区的深度不超过所述器件沟槽的深度；
5)刻蚀所述第一导电层，使得所述第一导电层的上表面低于所述栅氧化层的上表面，以得到栅极结构层；
6)横向推进所述沟槽掩膜以形成源极注入区，所述源极注入区显露所述栅氧化层周围的所述外延层；
7)基于所述沟槽掩膜于所述源极注入区对应的位置进行离子注入，以于所述外延层中形成所述第一掺杂类型的源极，且相邻所述器件沟槽间的所述源极之间具有间距；
8)于所述器件沟槽中的所述栅极结构层上形成绝缘介质层，并去除剩余的所述沟槽掩膜，使得所述绝缘介质层的上表面、所述栅氧化层的上表面、所述源极的上表面以及所述体区的上表面相平齐；以及
9)于步骤8)得到的结构的表面沉积形成源极电极。
2.根据权利要求1所述的沟槽型场效应晶体管结构的制备方法，其特征在于，所述沟槽型场效应晶体管结构的制备方法还包括制备引出栅结构的步骤，且所述外延层中还定义有终端区，其中，形成所述器件沟槽的同时基于所述沟槽掩膜于所述终端区形成引出沟槽，形成所述栅氧化层的同时于所述引出沟槽的底部及侧壁形成引出栅氧化层，形成所述第一导电层的同时于所述引出栅氧化层表面形成第二导电层，所述第二导电层填充满所述引出沟槽并延伸至所述沟槽掩膜中，以制备所述引出栅结构。
3.根据权利要求2所述的沟槽型场效应晶体管结构的制备方法，其特征在于，形成所述绝缘介质层的方法包括：于步骤7)得到的结构表面填充绝缘材料层，所述绝缘材料层填充于所述器件沟槽中，并填充于所述器件沟槽及所述引出沟槽对应的所述沟槽掩膜中，去除所述外延层上的所述绝缘材料层，以形成所述绝缘介质层，其中，去除所述绝缘材料层之前还包括步骤：刻蚀所述第二导电层，使得所述第二导电层的上表面与所述外延层的上表面相平齐，以形成引出栅结构层。
4.根据权利要求1所述的沟槽型场效应晶体管结构的制备方法，其特征在于，形成所述栅氧化层之前还包括步骤：至少于所述器件沟槽的侧壁及底部形成牺牲层，并去除所述牺牲层。
5.根据权利要求1所述的沟槽型场效应晶体管结构的制备方法，其特征在于，形成所述体区的方法包括：对所述外延层中待形成所述体区的位置进行至少两次离子注入，且每次所述离子注入的注入深度不同。
6.根据权利要求1所述的沟槽型场效应晶体管结构的制备方法，其特征在于，步骤7)中，形成所述源极的方法中包括进行离子注入后采用快速热处理的退火方式进行退火的步骤。
7.根据权利要求1所述的沟槽型场效应晶体管结构的制备方法，其特征在于，横向推进所述沟槽掩膜形成所述源极注入区的方法包括：采用氟化氢浸润所述沟槽掩膜以横向推进所述沟槽掩膜形成所述源极注入区。
8.根据权利要求1-7中任意一项所述的沟槽型场效应晶体管结构的制备方法，其特征在于，相邻所述器件沟槽之间，所述源极的横向尺寸介于相邻所述器件沟槽间距的四分之一到二分之一之间。
9.一种沟槽型场效应晶体管结构，其特征在于，所述沟槽型场效应晶体管结构至少包括：
第一掺杂类型的衬底；
所述第一掺杂类型的外延层，所述外延层形成于所述衬底上；
若干个平行间隔排布的器件沟槽，所述器件沟槽形成于所述外延层中；
栅氧化层，形成于所述器件沟槽的侧壁及底部；
栅极结构层，形成于所述栅氧化层的表面，且所述栅极结构层的上表面低于所述栅氧化层的上表面；
第二掺杂类型的体区，所述体区至少形成于相邻所述器件沟槽之间，且所述体区的深度不超过所述器件沟槽的深度；
所述第一掺杂类型的源极，所述源极形成于所述外延层中形成，且相邻所述器件沟槽之间的所述源极间具有间距；
绝缘介质层，形成于所述器件沟槽中的所述栅极结构层上，且所述绝缘介质层的上表面、所述栅氧化层的上表面、所述源极的上表面以及所述体区的上表面相平齐；以及；
源极电极，形成于所述外延层上，并与所述体区、所述源极、所述栅氧化层以及所述绝缘介质层的上表面均相接触。
10.根据权利要求9所述的沟槽型场效应晶体管结构，其特征在于，所述场效应晶体管结构还包括引出栅结构，且所述外延层中定义有终端区，其中，所述引出栅结构形成于所述终端区中，所述引出栅结构包括：形成于所述终端区中的引出栅沟槽、形成于所述引出沟槽的底部及侧壁的引出栅氧化层以及形成于所述引出栅氧化层表面的引出栅结构层，且所述引出栅结构的上表面、所述引出栅氧化层的上表面以及所述外延层的上表面相平齐。
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