CN105826205A - 沟槽栅功率器件的制造方法及结构 - Google Patents
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Abstract
本发明公开了一种沟槽栅功率器件的制造方法，导通区的各元胞的形成步骤包括：形成硬质掩模层并光刻刻蚀形成沟槽；在沟槽中形成栅介质层和多晶硅栅；进行各向同性刻蚀使硬质掩模层的开口增加并形成自对准柱；形成体区；形成源区；进行层间膜沉积；对层间膜进行化学机械研磨平坦化至自对准柱的顶部表面；去除自对准柱形成源区顶部的接触孔的打开口；在接触孔中填充金属。本发明还公开了一种沟槽栅功率器件。本发明能实现接触孔的自对准定义，不需要考虑套准冗余，且接触孔不需要曝光工艺，能节约制作成本，从而能改善器件的阈值电压稳定性以及能缩小器件单元尺寸、降低导通电阻。
Description
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种沟槽栅功率器件的制造方法。本发明还涉及一种沟槽栅功率器件。
背景技术
现有沟槽栅功率器件的制造方法中，器件的导通区由多个原胞即单元结构(cell)排列组成如组成并联结构，原胞内的源区采用普注即全面注入形成，制作接触孔时需要刻穿源区从而连接位于源区底部的体区。实际工艺中要考虑接触孔和沟槽的套准冗余，接触孔和沟槽间的间隙要足够大以防止因接触孔曝光套偏导致的阈值电压漂移等问题。这就限制了通过缩小沟槽间平台尺寸降低导通电阻的可能。此外小尺寸接触孔曝光对机台能力也有一定的要求。
如图1所示，是现有方法形成的沟槽栅功率器件结构示意图；器件结构包括：半导体衬底如硅衬底101，形成于半导体衬底101表面的外延层102，沟槽栅的沟槽形成于外延层102中，在沟槽的内侧表面形成有栅介质层如栅氧化层103以及在内部填充有多晶硅并形成多晶硅栅104。器件包括导通区和位于导通区外侧的栅极引出区，导通区和栅极引出区的沟槽相连通，各沟槽中的多晶硅栅104也互相连接在一起，其中在图1中特意将栅极引出区中的多晶硅栅用标记104a标出。
体区105形成于外延层102的表面，体区105一般由阱区组成，被多晶硅栅104侧面覆盖的体区105表面用于形成沟道。
源区106形成于导通区中的体区105表面，且在导通区中源区106是采用普注形成的。
层间膜107覆盖在外延层102的表面。接触孔108穿过层间膜107和底部掺杂区连接。在层间膜107的顶部形成有正面金属层110，正面金属层110图形化后形成栅极和源极。可以看出，栅极通过接触孔108和底部的多晶硅栅104a连接，并能通过多晶硅栅104a连接位于导通区中的各多晶硅栅104。
源极通过接触孔108和底部的源区106连接。而且为了实现源极和体区105的连接，源区106对应的接触孔108的底部需要穿过所述源区106和体区105实现连接，且在该接触孔108的底部形成有体区接触区109，体区接触区109用于和接触孔108形成良好的欧姆接触。
由图1可知，由于现有方法形成的接触孔108需要穿过源区106实现和体区105的接触，故实际工艺中要考虑接触孔108和沟槽的套准冗余，接触孔108和沟槽间的间隙要足够大以防止因接触孔108曝光套偏导致的阈值电压漂移等问题。这就限制了通过缩小沟槽间平台尺寸降低导通电阻的可能，沟槽间平台尺寸也即为沟槽之间的间距，也即沟槽之间的外延层的宽度。此外小尺寸接触孔曝光对机台能力也有一定的要求。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅功率器件的制造方法，能实现接触孔的自对准定义，不需要考虑套准冗余，且接触孔不需要曝光工艺，能节约制作成本，从而能改善器件的阈值电压稳定性以及能缩小器件单元尺寸、降低导通电阻。为此，本发明还提供一种沟槽栅功率器件。
为解决上述技术问题，本发明提供的沟槽栅功率器件的制造方法的沟槽栅功率器件的导通区由多个原胞周期性排列组成，沟槽栅功率器件的导通区的各元胞的形成步骤包括：
步骤一、在第一导电类型的半导体衬底表面形成硬质掩模层；采用光刻工艺定义出栅极形成区域；依次对所述栅极形成区域的所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽。
步骤二、在所述沟槽的底部表面和侧面形成栅介质层，采用多晶硅淀积和回刻工艺形成完全填充所述沟槽的多晶硅栅。
步骤三、采用各向同性刻蚀工艺对所述硬质掩模层进行继续刻蚀并使所述硬质掩模层的开口增加且在各所述沟槽之间的所述半导体衬底表面形成由保留的所述硬质掩模层组成的自对准柱。
步骤四、进行第二导电类型的体区注入并激活在所述沟槽之间的所述半导体衬底表面形成体区，激活工艺使所述自对准柱两侧的所述体区注入杂质横向扩散到所述自对准柱底部并相接触形成一个整体结构。
由所述体区组成沟道区，所述多晶硅栅从侧面覆盖所述沟道区且被所述多晶硅栅侧面覆盖的所述沟道区表面用于形成沟道。
步骤五、进行第一导电类型的重掺杂的源注入并激活在所述沟槽之间的所述沟道区的表面形成源区，激活工艺使所述自对准柱两侧的所述源注入杂质横向扩散到所述自对准柱底部并相接触形成一个整体结构。
步骤六、进行层间膜沉积，所述层间膜覆盖所述自对准柱以及所述自对准柱之外的所述半导体衬底表面；所述层间膜和所述自对准柱的材料不同，且要求保证后续步骤八对所述自对准柱进行湿法刻蚀时的刻蚀速率大于所述层间膜的刻蚀速率。
步骤七、进行化学机械研磨(CMP)，所述化学机械研磨工艺对所述层间膜进行平坦化直至所述自对准柱的顶部表面露出。
步骤八、采用湿法刻蚀工艺去除所述自对准柱并在所述自对准柱的去除区域形成所述源区顶部的接触孔的打开口，实现对所述接触孔的自对准定义。
步骤九、在所述接触孔中填充金属。
进一步的改进是，步骤一中的所述半导体衬底为硅衬底。
进一步的改进是，步骤一中的所述硬质掩模层由氮化膜组成或者为氮化膜上叠加氧化膜形成的双层结构。
所述自对准柱由氮化膜组成。
所述层间膜由氧化膜组成。
进一步的改进是，步骤三形成所述自对准柱之后还包括淀积一层包裹所述自对准柱的氧化膜的步骤，用以对所述自对准柱进行加固。
进一步的改进是，步骤九中在所述接触孔中填充的金属为钨。
进一步的改进是，在步骤八的所述接触孔的打开口形成之后以及在步骤九的在所述接触孔中填充金属之前，还包括在所述接触孔的底部进行第二导电类型的重掺杂注入形成接触注入层的步骤，所述接触注入层和底部所述体区相接触并用于在引出所述体区时和顶部的所述接触孔的金属形成欧姆接触。
进一步的改进是，在步骤八的所述接触孔的打开口形成之后以及在步骤九的在所述接触孔中填充金属之前，还包括对所述接触孔底部的硅进行刻蚀的步骤，该刻蚀使所述接触孔的底部穿过所述源区并和所述源区底部的所述体区接触。
进一步的改进是，在所述沟槽栅功率器件的导通区的外侧还包括栅电极连接区。
所述栅电极连接区中形成有和所述导通区的沟槽相连通的沟槽，所述栅电极连接区中的沟槽在步骤一中同时形成。
所述栅电极连接区的沟槽中也形成有栅介质层和多晶硅栅并在步骤二中同时形成。
步骤三中进行各向同性刻蚀工艺形成所述自对准柱之前还包括将所述栅电极连接区的所述硬质掩模层去除的步骤。
步骤八中所述源区顶部的接触孔的打开口之后还包括采用光刻刻蚀工艺在所述栅电极连接区的所述沟槽顶部形成用于连接所述多晶硅栅的接触孔的开口。
进一步的改进是，还包括：
步骤十、形成正面金属层，对所述正面金属层进行光刻刻蚀形成栅极和源极；所述源区和所述体区通过顶部的所述接触孔连接到所述源极；所述导通区中各所述原胞的所述多晶硅栅连接到所述栅电极连接区中的所述多晶硅栅并通过所述栅电极连接区中的所述多晶硅栅顶部的所述接触孔连接到所述栅极。
步骤十一、在所述半导体衬底背面形成第一导电类型重掺杂的漏区，形成背面金属层，所述背面金属层和所述漏区接触并作为漏极。
进一步的改进是，步骤三中的各向同性刻蚀工艺为湿法刻蚀。
进一步的改进是，所述沟槽栅功率器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的沟槽栅功率器件的导通区由多个原胞周期性排列组成，沟槽栅功率器件的导通区的各元胞包括：
第一导电类型的半导体衬底，在所述半导体衬底中形成有由硬质掩模层定义的沟槽。
在所述沟槽的底部表面和侧面形成栅介质层，多晶硅栅由填充于所述沟槽中的多晶硅组成。
在所述沟槽之间的所述半导体衬底表面形成有第二导电类型的体区；由所述体区组成沟道区，所述多晶硅栅从侧面覆盖所述沟道区且被所述多晶硅栅侧面覆盖的所述沟道区表面用于形成沟道。
在所述半导体衬底表面形成有层间膜以及穿过所述层间膜的接触孔，所述接触孔中填充有金属。
所述接触孔由通过对定义所述沟槽的所述硬质掩模层进行各向同性刻蚀后形成的自对准柱自对准定义；所述层间膜和所述自对准柱的材料不同，且要求保证对所述自对准柱进行湿法刻蚀时的刻蚀速率大于所述层间膜的刻蚀速率；所述接触孔的打开口在所述层间膜形成后并采用化学机械研磨工艺回刻到露出所述自对准柱的顶部表面之后采用湿法刻蚀工艺去除所述自对准柱形成。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，步骤一中的所述硬质掩模层由氮化膜组成或者为氮化膜上叠加氧化膜形成的双层结构。
所述自对准柱由氮化膜组成。
所述层间膜由氧化膜组成。
进一步的改进是，所述接触孔中填充的金属为钨。
进一步的改进是，在所述接触孔的底部形成有第二导电类型的重掺杂的接触注入层，所述接触注入层和底部所述体区相接触并用于在引出所述体区时和顶部的所述接触孔的金属形成欧姆接触。
进一步的改进是，所述接触孔的底部还包括一硅刻蚀区域，该硅刻蚀区域使所述接触孔的底部穿过所述源区并和所述源区底部的所述体区接触。
进一步的改进是，在所述沟槽栅功率器件的导通区的外侧还包括栅电极连接区；
所述栅电极连接区中形成有和所述导通区的沟槽相连通且同时形成的沟槽。
所述栅电极连接区的沟槽中也形成有栅介质层和多晶硅栅。
所述栅电极连接区中的所述多晶硅栅顶部形成有引出所述多晶硅栅的接触孔。
进一步的改进是，还包括：
由正面金属层图形化形成的栅极和源极；所述源区和所述体区通过顶部的所述接触孔连接到所述源极；所述导通区中各所述原胞的所述多晶硅栅连接到所述栅电极连接区中的所述多晶硅栅并通过所述栅电极连接区中的所述多晶硅栅顶部的所述接触孔连接到所述栅极。
在所述半导体衬底背面形成有第一导电类型重掺杂的漏区，背面金属层和所述漏区接触并作为漏极。
进一步的改进是，所述栅介质层为栅氧化层，采用热氧化层工艺形成。
进一步的改进是，所述沟槽栅功率器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明器件的导通区的各元胞的沟槽和接触孔都是通过硬质掩模层定义，首先利用光刻定义的硬质掩模层开口定义沟槽的宽度，而接触孔的定义则不再需要采用光刻定义，而是对硬质掩模层进行各向同性刻蚀使硬质掩模层的开口变大并在各沟槽之间的半导体衬底表面形成由保留的硬质掩模层组成的自对准柱，在层间膜形成后去除这些自对准柱就能形成接触孔的打开口，由此可知，本发明实现了接触孔的自对准定义，由于自对准柱的位置是位于各沟槽之间，不会出现接触孔偏移到沟槽上方的情形，所以本发明不需要考虑套准冗余，由于本发明的接触孔采用自对准定义实现故不需要曝光工艺，在半导体集成电路中，少一道光刻工艺能够节约不少成本，故本发明还能节约制作成本。
另外，由于本发明的接触孔采用自对准定义，对器件来说能够防止接触孔和沟槽之间套偏时对器件的阈值电压产生影响，故本发明还能改善器件的阈值电压稳定性；由于不需要考虑套准冗余以及自对准工艺不会受到机台曝光能力的限制，故本发明能缩小器件的单元尺寸，单元尺寸为器件的步进(pitch)也即沟槽的宽度和间距和，从而能制作小pitch的沟槽栅功率器件，并能通过降低器件的单元尺寸来降低导通电阻(Rdson)。如：本发明方法能制作宽度小于0.1微米的接触孔，能使沟槽栅功率器件的pitch可以从现在的1.0微米缩小到0.5微米，器件Rdson可以降低10％；
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有方法形成的沟槽栅功率器件结构示意图；
图2是本发明实施例沟槽栅功率器件的制造方法的流程图；
图3A-图3O是本发明实施例沟槽栅功率器件的制造方法各步骤的器件结构意图。
具体实施方式
如图2所示，是本发明实施例沟槽栅功率器件的制造方法的流程图；如图3A至图3O所示，是本发明实施例沟槽栅功率器件的制造方法各步骤的器件结构意图。本发明实施例沟槽栅功率器件的制造方法的沟槽栅功率器件的导通区由多个原胞周期性排列组成，沟槽栅功率器件的导通区的各元胞的形成步骤包括：
步骤一、如图3A所示，在第一导电类型的半导体衬底1表面形成硬质掩模层201；较佳为，所述半导体衬底1为硅衬底且在表面形成有第一导电类型的半导体外延层2。的所述硬质掩模层201由氮化膜组成或者为氮化膜上叠加氧化膜形成的双层结构。
采用光刻工艺形成光刻胶图形202定义出栅极形成区域；
对所述栅极形成区域的所述硬质掩模层201进行刻蚀然后去除光刻胶图形202。
如图3B所示，以所述硬质掩模层201图形为掩模对所述半导体衬底1进行刻蚀形成沟槽203。
本发明实施例方法中，在所述沟槽栅功率器件的导通区的外侧还包括栅电极连接区。其中，位于栅极引出区中的沟槽单独用标记203a标出。所述栅电极连接区中的沟槽203a和所述导通区的沟槽203相连通。
步骤二、如图3C所示，在所述沟槽203的底部表面和侧面形成栅介质层3。较佳为，所述栅介质层3为栅氧化层，采用热氧化层工艺形成。
如图3D所示，采用多晶硅淀积和回刻工艺形成完全填充所述沟槽203的多晶硅栅4。
所述栅电极连接区的沟槽203a中也形成有栅介质层和多晶硅栅，所述栅电极连接区的多晶硅栅单独用标记4a标出。
如图3E所示，进行多晶硅回刻，回刻后的多晶硅栅4的表面和半导体外延层2的表面相平。
步骤三、如图3H所示，采用各向同性刻蚀工艺对所述硬质掩模层201进行继续刻蚀并使所述硬质掩模层201的开口增加且在各所述沟槽203之间的所述半导体衬底1表面形成由保留的所述硬质掩模层201组成的自对准柱201a。
本发明实施例方法中由于所述导通区和所述栅电极连接区集成在一起形成，故在进行各向同性刻蚀工艺形成所述自对准柱201a之前还包括将所述栅电极连接区的所述硬质掩模层201去除的步骤：
首先、如图3F所示，采用光刻工艺形成光刻胶图204，光刻胶图形204将所述导通区保护，将所述栅极连接区暴露。
其次、如图3F所示，将所述栅极连接区中的所述硬质掩模层201去除。
最后、如图3G所示，去除所述光刻胶图形204。
本发明实施例方法中，所述自对准柱201a由氮化膜组成。步骤三中的各向同性刻蚀工艺为湿法刻蚀。
之后、如图3I所示，在形成所述自对准柱201a之后还包括淀积一层包裹所述自对准柱201a的氧化膜的步骤，用以对所述自对准柱201a进行加固。
步骤四、如图3J所示，进行第二导电类型的体区注入并激活在所述沟槽203之间的所述半导体衬底1表面形成体区5，激活工艺使所述自对准柱201a两侧的所述体区注入杂质横向扩散到所述自对准柱201a底部并相接触形成一个整体结构。
由所述体区5组成沟道区5，所述多晶硅栅4从侧面覆盖所述沟道区5且被所述多晶硅栅4侧面覆盖的所述沟道区5表面用于形成沟道。
步骤五、如图3J所示，进行第一导电类型的重掺杂的源注入并激活在所述沟槽203之间的所述沟道区5的表面形成源区6，激活工艺使所述自对准柱201a两侧的所述源注入杂质横向扩散到所述自对准柱201a底部并相接触形成一个整体结构。
步骤六、如图3K所示，进行层间膜7沉积，所述层间膜7覆盖所述自对准柱201a以及所述自对准柱201a之外的所述半导体衬底1表面；所述层间膜7和所述自对准柱201a的材料不同，且要求保证后续步骤八对所述自对准柱201a进行湿法刻蚀时的刻蚀速率大于所述层间膜7的刻蚀速率。
较佳为，所述层间膜7由氧化膜组成。
步骤七、如图3L所示，进行化学机械研磨，所述化学机械研磨工艺对所述层间膜7进行平坦化直至所述自对准柱201a的顶部表面露出。
步骤八、如图3M所示，采用湿法刻蚀工艺去除所述自对准柱201a并在所述自对准柱201a的去除区域形成所述源区6顶部的接触孔8的打开口，实现对所述接触孔8的自对准定义。
如图3N所示，为了实现所述导通区和所述栅极电极连接区的集成，在所述源区6顶部的接触孔8的打开口之后还包括采用光刻刻蚀工艺在所述栅电极连接区的所述沟槽203顶部形成用于连接所述多晶硅栅4a的接触孔8a的开口。
步骤九、如图3O所示，在所述接触孔8中填充金属。
较佳为，在所述接触孔8中填充的金属为钨。
在步骤九的在所述接触孔8中填充金属之前，还包括如下步骤：
对所述接触孔8底部的硅进行刻蚀的步骤，该刻蚀使所述接触孔8的底部穿过所述源区6并和所述源区6底部的所述体区5接触。
在所述接触孔8的底部进行第二导电类型的重掺杂注入形成接触注入层9的步骤，所述接触注入层9和底部所述体区5相接触并用于在引出所述体区5时和顶部的所述接触孔8的金属形成欧姆接触。
步骤九的上述工艺在所述接触孔8a中也同时进行。
还包括步骤：
步骤十、形成正面金属层10，对所述正面金属层10进行光刻刻蚀形成栅极和源极；所述源区6和所述体区5通过顶部的所述接触孔8连接到所述源极；所述导通区中各所述原胞的所述多晶硅栅4连接到所述栅电极连接区中的所述多晶硅栅4a并通过所述栅电极连接区中的所述多晶硅栅4a顶部的所述接触孔8a连接到所述栅极。
步骤十一、在所述半导体衬底1背面形成第一导电类型重掺杂的漏区，形成背面金属层，所述背面金属层和所述漏区接触并作为漏极。
本发明实施例方法中，所述沟槽栅功率器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例方法中也能为：所述沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
如图3O所示，本发明实施例沟槽栅功率器件的导通区由多个原胞周期性排列组成，沟槽栅功率器件的导通区的各元胞包括：
第一导电类型的半导体衬底1，在所述半导体衬底1中形成有由硬质掩模层201定义的沟槽203。较佳为，所述半导体衬底1为硅衬底且在表面形成有第一导电类型的半导体外延层2。的所述硬质掩模层201由氮化膜组成或者为氮化膜上叠加氧化膜形成的双层结构。
在所述沟槽203的底部表面和侧面形成栅介质层3，多晶硅栅4由填充于所述沟槽203中的多晶硅组成。较佳为，所述栅介质层3为栅氧化层，采用热氧化层工艺形成。
在所述沟槽203之间的所述半导体衬底1表面形成有第二导电类型的体区5；由所述体区5组成沟道区5，所述多晶硅栅4从侧面覆盖所述沟道区5且被所述多晶硅栅4侧面覆盖的所述沟道区5表面用于形成沟道。
在所述半导体衬底1表面形成有层间膜7以及穿过所述层间膜7的接触孔8，所述接触孔8中填充有金属。
所述接触孔8由通过对定义所述沟槽203的所述硬质掩模层201进行各向同性刻蚀后形成的自对准柱201a自对准定义；所述层间膜7和所述自对准柱201a的材料不同，且要求保证对所述自对准柱201a进行湿法刻蚀时的刻蚀速率大于所述层间膜7的刻蚀速率。较佳为，所述自对准柱201a由氮化膜组成。所述层间膜7由氧化膜组成。
所述接触孔8的打开口在所述层间膜7形成后并采用化学机械研磨工艺回刻到露出所述自对准柱201a的顶部表面之后采用湿法刻蚀工艺去除所述自对准柱201a形成。
较佳为，所述接触孔8中填充的金属为钨。所述接触孔8的底部还包括一硅刻蚀区域，该硅刻蚀区域使所述接触孔8的底部穿过所述源区6并和所述源区6底部的所述体区5接触。
在所述接触孔8的底部形成有第二导电类型的重掺杂的接触注入层9，所述接触注入层9和底部所述体区5相接触并用于在引出所述体区5时和顶部的所述接触孔8的金属形成欧姆接触。
在所述沟槽栅功率器件的导通区的外侧还包括栅电极连接区。
所述栅电极连接区中形成有和所述导通区的沟槽203相连通且同时形成的沟槽203a。
所述栅电极连接区的沟槽203a中也形成有栅介质层3和多晶硅栅4a。
所述栅电极连接区中的所述多晶硅栅4a顶部形成有引出所述多晶硅栅4的接触孔8a。
由正面金属层10图形化形成的栅极和源极；所述源区6和所述体区5通过顶部的所述接触孔8连接到所述源极；所述导通区中各所述原胞的所述多晶硅栅4连接到所述栅电极连接区中的所述多晶硅栅4a并通过所述栅电极连接区中的所述多晶硅栅4a顶部的所述接触孔8a连接到所述栅极。
在所述半导体衬底1背面形成有第一导电类型重掺杂的漏区，背面金属层和所述漏区接触并作为漏极。
本发明实施例中，所述沟槽栅功率器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：所述沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (21)
1.一种沟槽栅功率器件的制造方法，其特征在于，沟槽栅功率器件的导通区由多个原胞周期性排列组成，沟槽栅功率器件的导通区的各元胞的形成步骤包括：
步骤一、在第一导电类型的半导体衬底表面形成硬质掩模层；采用光刻工艺定义出栅极形成区域；依次对所述栅极形成区域的所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽；
步骤二、在所述沟槽的底部表面和侧面形成栅介质层，采用多晶硅淀积和回刻工艺形成完全填充所述沟槽的多晶硅栅；
步骤三、采用各向同性刻蚀工艺对所述硬质掩模层进行继续刻蚀并使所述硬质掩模层的开口增加且在各所述沟槽之间的所述半导体衬底表面形成由保留的所述硬质掩模层组成的自对准柱；
步骤四、进行第二导电类型的体区注入并激活在所述沟槽之间的所述半导体衬底表面形成体区，激活工艺使所述自对准柱两侧的所述体区注入杂质横向扩散到所述自对准柱底部并相接触形成一个整体结构；
由所述体区组成沟道区，所述多晶硅栅从侧面覆盖所述沟道区且被所述多晶硅栅侧面覆盖的所述沟道区表面用于形成沟道；
步骤五、进行第一导电类型的重掺杂的源注入并激活在所述沟槽之间的所述沟道区的表面形成源区，激活工艺使所述自对准柱两侧的所述源注入杂质横向扩散到所述自对准柱底部并相接触形成一个整体结构；
步骤六、进行层间膜沉积，所述层间膜覆盖所述自对准柱以及所述自对准柱之外的所述半导体衬底表面；所述层间膜和所述自对准柱的材料不同，且要求保证后续步骤八对所述自对准柱进行湿法刻蚀时的刻蚀速率大于所述层间膜的刻蚀速率；
步骤七、进行化学机械研磨，所述化学机械研磨工艺对所述层间膜进行平坦化直至所述自对准柱的顶部表面露出；
步骤八、采用湿法刻蚀工艺去除所述自对准柱并在所述自对准柱的去除区域形成所述源区顶部的接触孔的打开口，实现对所述接触孔的自对准定义；
步骤九、在所述接触孔中填充金属。
2.如权利要求1所述的沟槽栅功率器件的制造方法，其特征在于：步骤一中的所述半导体衬底为硅衬底。
3.如权利要求1或2所述的沟槽栅功率器件的制造方法，其特征在于：步骤一中的所述硬质掩模层由氮化膜组成或者为氮化膜上叠加氧化膜形成的双层结构；
所述自对准柱由氮化膜组成；
所述层间膜由氧化膜组成。
4.如权利要求3所述的沟槽栅功率器件的制造方法，其特征在于：步骤三形成所述自对准柱之后还包括淀积一层包裹所述自对准柱的氧化膜的步骤，用以对所述自对准柱进行加固。
5.如权利要求1或2所述的沟槽栅功率器件的制造方法，其特征在于：步骤九中在所述接触孔中填充的金属为钨。
6.如权利要求1或2所述的沟槽栅功率器件的制造方法，其特征在于：在步骤八的所述接触孔的打开口形成之后以及在步骤九的在所述接触孔中填充金属之前，还包括在所述接触孔的底部进行第二导电类型的重掺杂注入形成接触注入层的步骤，所述接触注入层和底部所述体区相接触并用于在引出所述体区时和顶部的所述接触孔的金属形成欧姆接触。
7.如权利要求1或2所述的沟槽栅功率器件的制造方法，其特征在于：在步骤八的所述接触孔的打开口形成之后以及在步骤九的在所述接触孔中填充金属之前，还包括对所述接触孔底部的硅进行刻蚀的步骤，该刻蚀使所述接触孔的底部穿过所述源区并和所述源区底部的所述体区接触。
8.如权利要求1或2所述的沟槽栅功率器件的制造方法，其特征在于：在所述沟槽栅功率器件的导通区的外侧还包括栅电极连接区；
所述栅电极连接区中形成有和所述导通区的沟槽相连通的沟槽，所述栅电极连接区中的沟槽在步骤一中同时形成；
所述栅电极连接区的沟槽中也形成有栅介质层和多晶硅栅并在步骤二中同时形成；
步骤三中进行各向同性刻蚀工艺形成所述自对准柱之前还包括将所述栅电极连接区的所述硬质掩模层去除的步骤；
步骤八中所述源区顶部的接触孔的打开口之后还包括采用光刻刻蚀工艺在所述栅电极连接区的所述沟槽顶部形成用于连接所述多晶硅栅的接触孔的开口。
9.如权利要求8所述的沟槽栅功率器件的制造方法，其特征在于，还包括：
步骤十、形成正面金属层，对所述正面金属层进行光刻刻蚀形成栅极和源极；所述源区和所述体区通过顶部的所述接触孔连接到所述源极；所述导通区中各所述原胞的所述多晶硅栅连接到所述栅电极连接区中的所述多晶硅栅并通过所述栅电极连接区中的所述多晶硅栅顶部的所述接触孔连接到所述栅极；
步骤十一、在所述半导体衬底背面形成第一导电类型重掺杂的漏区，形成背面金属层，所述背面金属层和所述漏区接触并作为漏极。
10.如权利要求1或2所述的沟槽栅功率器件的制造方法，其特征在于：步骤三中的各向同性刻蚀工艺为湿法刻蚀。
11.如权利要求1或2所述的沟槽栅功率器件的制造方法，其特征在于：所述沟槽栅功率器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
12.一种沟槽栅功率器件，其特征在于，沟槽栅功率器件的导通区由多个原胞周期性排列组成，沟槽栅功率器件的导通区的各元胞包括：
第一导电类型的半导体衬底，在所述半导体衬底中形成有由硬质掩模层定义的沟槽；
在所述沟槽的底部表面和侧面形成栅介质层，多晶硅栅由填充于所述沟槽中的多晶硅组成；
在所述沟槽之间的所述半导体衬底表面形成有第二导电类型的体区；由所述体区组成沟道区，所述多晶硅栅从侧面覆盖所述沟道区且被所述多晶硅栅侧面覆盖的所述沟道区表面用于形成沟道；
在所述半导体衬底表面形成有层间膜以及穿过所述层间膜的接触孔，所述接触孔中填充有金属；
所述接触孔由通过对定义所述沟槽的所述硬质掩模层进行各向同性刻蚀后形成的自对准柱自对准定义；所述层间膜和所述自对准柱的材料不同，且要求保证对所述自对准柱进行湿法刻蚀时的刻蚀速率大于所述层间膜的刻蚀速率；所述接触孔的打开口在所述层间膜形成后并采用化学机械研磨工艺回刻到露出所述自对准柱的顶部表面之后采用湿法刻蚀工艺去除所述自对准柱形成。
13.如权利要求12所述的沟槽栅功率器件，其特征在于：所述半导体衬底为硅衬底。
14.如权利要求12或13所述的沟槽栅功率器件，其特征在于：步骤一中的所述硬质掩模层由氮化膜组成或者为氮化膜上叠加氧化膜形成的双层结构；
所述自对准柱由氮化膜组成；
所述层间膜由氧化膜组成。
15.如权利要求12或13所述的沟槽栅功率器件的制造方法，其特征在于：所述接触孔中填充的金属为钨。
16.如权利要求12或13所述的沟槽栅功率器件的制造方法，其特征在于：在所述接触孔的底部形成有第二导电类型的重掺杂的接触注入层，所述接触注入层和底部所述体区相接触并用于在引出所述体区时和顶部的所述接触孔的金属形成欧姆接触。
17.如权利要求12或13所述的沟槽栅功率器件的制造方法，其特征在于：所述接触孔的底部还包括一硅刻蚀区域，该硅刻蚀区域使所述接触孔的底部穿过所述源区并和所述源区底部的所述体区接触。
18.如权利要求1或2所述的沟槽栅功率器件的制造方法，其特征在于：在所述沟槽栅功率器件的导通区的外侧还包括栅电极连接区；
所述栅电极连接区中形成有和所述导通区的沟槽相连通且同时形成的沟槽；
所述栅电极连接区的沟槽中也形成有栅介质层和多晶硅栅；
所述栅电极连接区中的所述多晶硅栅顶部形成有引出所述多晶硅栅的接触孔。
19.如权利要求18所述的沟槽栅功率器件的制造方法，其特征在于，还包括：
由正面金属层图形化形成的栅极和源极；所述源区和所述体区通过顶部的所述接触孔连接到所述源极；所述导通区中各所述原胞的所述多晶硅栅连接到所述栅电极连接区中的所述多晶硅栅并通过所述栅电极连接区中的所述多晶硅栅顶部的所述接触孔连接到所述栅极；
在所述半导体衬底背面形成有第一导电类型重掺杂的漏区，背面金属层和所述漏区接触并作为漏极。
20.如权利要求12或13所述的沟槽栅功率器件的制造方法，其特征在于：所述栅介质层为栅氧化层，采用热氧化层工艺形成。
21.如权利要求12或13所述的沟槽栅功率器件的制造方法，其特征在于：所述沟槽栅功率器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
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|---|---|
| CN (1) | CN105826205B (zh) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106653831A (zh) * | 2016-10-11 | 2017-05-10 | 扬州扬杰电子科技股份有限公司 | 高密度低压沟槽功率mos器件及其制造方法 |
| CN107895737A (zh) * | 2017-11-30 | 2018-04-10 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率晶体管及其制造方法 |
| CN110047934A (zh) * | 2019-05-07 | 2019-07-23 | 张家港凯思半导体有限公司 | 一种削减光罩层数的半导体功率器件及其制备方法 |
| CN111900089A (zh) * | 2020-08-26 | 2020-11-06 | 上海华虹宏力半导体制造有限公司 | 超级结器件的制造方法 |
| CN111900090A (zh) * | 2020-08-26 | 2020-11-06 | 上海华虹宏力半导体制造有限公司 | 超级结器件的制造方法 |
| CN112530867A (zh) * | 2019-09-17 | 2021-03-19 | 华润微电子（重庆）有限公司 | 沟槽型场效应晶体管结构及其制备方法 |
| CN113013234A (zh) * | 2021-03-08 | 2021-06-22 | 电子科技大学 | 一种源区自对准垂直沟道mos集成电路单元及其实现方法 |
| CN113284954A (zh) * | 2021-07-22 | 2021-08-20 | 成都蓉矽半导体有限公司 | 一种高沟道密度的碳化硅mosfet及其制备方法 |
| CN116666223A (zh) * | 2023-07-28 | 2023-08-29 | 江西萨瑞半导体技术有限公司 | 一种改善sgt阈值电压稳定性的工艺方法及sgt器件 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010063775A1 (de) * | 2010-12-21 | 2012-06-21 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Halbleiterbauelement mit selbstjustierten Kontaktbalken und Metallleitungen mit vergrößerten Aufnahmegebieten für Kontaktdurchführungen |
| CN103137687A (zh) * | 2011-11-25 | 2013-06-05 | 上海华虹Nec电子有限公司 | 沟槽式功率mos晶体管的结构及其制造方法 |
| US20130200451A1 (en) * | 2012-02-02 | 2013-08-08 | Hamza Yilmaz | Nano mosfet with trench bottom oxide shielded and third dimensional p-body contact |
| US8946002B2 (en) * | 2012-07-24 | 2015-02-03 | Semiconductor Components Industries, Llc | Method of forming a semiconductor device having a patterned gate dielectric and structure therefor |
-
2016
- 2016-05-31 CN CN201610373499.XA patent/CN105826205B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010063775A1 (de) * | 2010-12-21 | 2012-06-21 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Halbleiterbauelement mit selbstjustierten Kontaktbalken und Metallleitungen mit vergrößerten Aufnahmegebieten für Kontaktdurchführungen |
| CN103137687A (zh) * | 2011-11-25 | 2013-06-05 | 上海华虹Nec电子有限公司 | 沟槽式功率mos晶体管的结构及其制造方法 |
| US20130200451A1 (en) * | 2012-02-02 | 2013-08-08 | Hamza Yilmaz | Nano mosfet with trench bottom oxide shielded and third dimensional p-body contact |
| US8946002B2 (en) * | 2012-07-24 | 2015-02-03 | Semiconductor Components Industries, Llc | Method of forming a semiconductor device having a patterned gate dielectric and structure therefor |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106653831A (zh) * | 2016-10-11 | 2017-05-10 | 扬州扬杰电子科技股份有限公司 | 高密度低压沟槽功率mos器件及其制造方法 |
| CN107895737A (zh) * | 2017-11-30 | 2018-04-10 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率晶体管及其制造方法 |
| CN110047934B (zh) * | 2019-05-07 | 2023-12-05 | 张家港凯思半导体有限公司 | 一种削减光罩层数的半导体功率器件及其制备方法 |
| CN110047934A (zh) * | 2019-05-07 | 2019-07-23 | 张家港凯思半导体有限公司 | 一种削减光罩层数的半导体功率器件及其制备方法 |
| CN112530867A (zh) * | 2019-09-17 | 2021-03-19 | 华润微电子（重庆）有限公司 | 沟槽型场效应晶体管结构及其制备方法 |
| CN111900089A (zh) * | 2020-08-26 | 2020-11-06 | 上海华虹宏力半导体制造有限公司 | 超级结器件的制造方法 |
| CN111900090A (zh) * | 2020-08-26 | 2020-11-06 | 上海华虹宏力半导体制造有限公司 | 超级结器件的制造方法 |
| CN111900090B (zh) * | 2020-08-26 | 2024-01-23 | 上海华虹宏力半导体制造有限公司 | 超级结器件的制造方法 |
| CN111900089B (zh) * | 2020-08-26 | 2024-01-19 | 上海华虹宏力半导体制造有限公司 | 超级结器件的制造方法 |
| CN113013234A (zh) * | 2021-03-08 | 2021-06-22 | 电子科技大学 | 一种源区自对准垂直沟道mos集成电路单元及其实现方法 |
| CN113284954B (zh) * | 2021-07-22 | 2021-09-24 | 成都蓉矽半导体有限公司 | 一种高沟道密度的碳化硅mosfet及其制备方法 |
| CN113284954A (zh) * | 2021-07-22 | 2021-08-20 | 成都蓉矽半导体有限公司 | 一种高沟道密度的碳化硅mosfet及其制备方法 |
| CN116666223B (zh) * | 2023-07-28 | 2023-11-03 | 江西萨瑞半导体技术有限公司 | 一种改善sgt阈值电压稳定性的工艺方法及sgt器件 |
| CN116666223A (zh) * | 2023-07-28 | 2023-08-29 | 江西萨瑞半导体技术有限公司 | 一种改善sgt阈值电压稳定性的工艺方法及sgt器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |