CN111900090B - 超级结器件的制造方法 - Google Patents
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Abstract
本发明公开了一种超级结器件的制造方法，采用全平工艺实现，包括：步骤一、形成超级结，先在第一外延层中形成超级结沟槽，之后在再超级结沟槽中填充第二外延层并平坦化；步骤二、形成栅极结构，先形成栅极沟槽，之后再填充多晶硅栅并平坦化，在栅极结构的引出位置处的栅极沟槽的宽度满足形成接触孔的要求；步骤三、形成具有无爬坡的平坦的场氧。本发明能减少光刻层次，降低工艺成本。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种超级结器件的制造方法。
背景技术
超级结为由形成于半导体衬底中的交替排列的P型薄层也称P型柱(Pillar)和N型薄层也称N型柱组成，采用了超级结的器件为超级结器件如超级结MOSFET。利用P型薄层和N型薄层电荷平衡的体内降低表面电场(Resurf)技术能提升器件的反向击穿电压的同时又保持较小的导通电阻。
超级结的PN间隔的Pillar结构是超级结的最大特点。现有制作PN间隔的pillar结构主要有两种方法，一种是通过多次外延以及离子注入的方法获得，另一种是通过深沟槽刻蚀以及外延(EPI)填充的方式来制作。后一种方法是通过沟槽工艺制作超级结器件，需要先在半导体衬底如硅衬底表面的N型掺杂外延层上刻蚀一定深度和宽度的沟槽，然后利用外延填充(EPI Filling)的方式在刻出的沟槽上填充P型掺杂的硅外延。
如图1所示，是现有超级结的结构示意图；超级结主要包括：
形成于N型半导体衬底如硅衬底101表面上的N型外延层102，在N型外延层102中形成有超级结沟槽103，本申请中将超级结对应的沟槽称为超级结沟槽，在超级结沟槽103中填充有P型外延层并由填充在超级结沟槽103中的P型外延层组成P型柱104，由P型柱104之间的N型外延层102组成N型柱，由P型柱104和N型柱交替排列形成超级结。
如图2所示，是现有超级结器件的制造方法的流程图；图2中采用光刻工艺步骤来说明超级结器件的制造方法流程，每一层光刻工艺中会采用到一层光罩(Mask)并进行光刻。现有超级结器件的制造方法包括步骤：
第一层光刻工艺，形成第零层对准标记。第零层对准标记形成划线道上，后续的形成体区对应的第二层光刻工艺中需要采用第零层对准标记进行对准。第零层对准标记通过第零层光罩(ZM)定义，本发明也采用Mask1表示第零层光罩。
第二层光刻工艺，体区注入和推进。体区注入的取样需要采用Mask2定义。
第三层光刻工艺，超级结沟槽刻蚀和填充。超级结构沟槽的形成区域需要采用Mask3定义。
第四层光刻工艺，场氧的沉积和刻蚀。场氧的刻蚀区域需要采用Mask4定义。场氧通常形成在终端区的表面上，终端区环绕在器件单元区即电流流动区也即有源区的周侧。故在形成器件单元区的结构之前需要将器件单元区的场氧去除。
第五层光刻工艺，栅极沟槽的刻蚀和形成栅氧化层和多晶硅栅。本发明中将沟槽栅对应的沟槽称为栅极沟槽，栅极沟槽需要采用Mask5定义。
第六层光刻工艺，多晶硅光刻和刻蚀，体区注入和推进。这里采用Mask6进行多晶硅的刻蚀区域的定义，多晶硅光刻和刻蚀之后，能形成沟槽栅的多晶硅栅的引出结构。多晶硅栅的引出结构通常位于终端区中，故引出结构的多晶硅需要爬过场氧和有源区之间的坡度。
这里的体区注入不需要再进行光刻定义。
第七层光刻工艺，源区的注入和推进。源区的注入区域采用Mask7定义。
第八层光刻工艺，层间膜沉积和接触孔(CT)刻蚀，体区引出区注入和推进。接触孔的刻蚀区域采用Mask8定义。
第九层光刻工艺，正面金属层的沉积和刻蚀。正面金属层的刻蚀区域采用Mask9定义。
第十层光刻工艺，接触衬垫(Contact PAD,CP)的沉积和刻蚀；接触衬垫的刻蚀区域采用Mask10定义。
由上可知，现有方法中，需要采用10次光刻工艺，工艺成本较高。
发明内容
本发明所要解决的技术问题是提供一种超级结器件的制造方法，能减少光刻层次，降低工艺成本。
为解决上述技术问题，本发明提供的超级结器件的制造方法采用全平(All Flat)工艺实现，包括如下步骤：
步骤一、进行超级结的形成工艺，包括：
提供具有第一导电类型的第一外延层，进行光刻工艺定义出超级结沟槽的形成区域。
对所述第一外延层进行刻蚀形成超级结沟槽。
在所述超级结沟槽中填充第二导电类型的第二外延层，由填充于所述超级结沟槽中的第二外延层组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层组成第一导电类型柱，所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
进行第一次平坦化使形成有所述超级结的所述第一外延层的表面为平坦表面。
步骤二、形成所述栅极结构，所述栅极结构为沟槽栅，所述沟槽栅的形成工艺包括：
在形成有所述超级结且表面平坦的所述第一外延层上进行光刻工艺定义出栅极沟槽的形成区域。
对所述第一外延层进行刻蚀形成所述栅极沟槽，在所述栅极结构的引出位置处的所述栅极沟槽的宽度满足形成接触孔的要求。
在所述栅极沟槽的侧面形成栅氧化层，在所述栅极沟槽的底部表面形成底部氧化层。
在所述栅极沟槽中填充所述多晶硅栅，由形成于所述栅极沟槽中的所述栅氧化层、所述底部氧化层和所述多晶硅栅组成所述沟槽栅。
进行第二次平坦化使形成有所述沟槽栅的所述第一外延层的表面为平坦表面。
步骤三、形成场氧，所述场氧覆盖在形成有所述超级结和所述沟槽栅且表面平坦的所述第一外延层上，所述场氧具有无爬坡的平坦结构。
进一步的改进是，步骤一之前还包括如下形成第二导电类型掺杂的体区的步骤：
采用第零层光罩进行光刻并形成第零层对准标记；
采用离子注入和退火推进工艺形成体区，所述体区的形成区域通过光刻定义。
进一步的改进是，在步骤二形成所述栅极结构之后以及步骤三形成所述场氧之前还包括如下形成第一导电类型重掺杂的源区的步骤：
采用离子注入和退火推进工艺形成源区，所述源区的形成区域通过光刻定义，在所述器件单元区中，所述源区和对应的所述栅极结构的侧面自对准。
进一步的改进是，在步骤三完成后，还包括步骤：
形成层间膜、接触孔，所述接触孔的形成区域通过光刻定义，所述栅极结构的引出位置处形成有对应的所述接触孔。
之后形成正面金属层，采用光刻定义加刻蚀工艺对所述正面金属层进行图形化，图形化后的所述正面金属层所形成的电极包括栅电极结构，所述栅电极结构通过所述栅极结构的引出位置处的所述接触孔和所述多晶硅栅接触。
形成接触衬垫，所述接触衬垫的形成区域通过光刻定义。
完成所述超级结器件的背面工艺。
进一步的改进是，所述场氧由热氧化层组成或者由热氧化层叠加TEOS氧化工艺形成的氧化层组成。
进一步的改进是，所述层间膜覆盖在平坦的所述场氧表面上。
所述层间膜采用USG氧化工艺或TEOS氧化工艺形成。
进一步的改进是，步骤一中，所述超级结的形成工艺中采用了第一硬质掩膜层，所述第一硬质掩膜层由第二底部氧化层、中间氮化层和顶部氧化层叠加而成，采用了所述第一硬质掩膜层时所述超级结的形成工艺包括步骤：
形成所述第一硬质掩膜层。
采用光刻工艺定义出所述超级结沟槽的形成区域。
依次对所述第一硬质掩膜层和所述第一外延层进行刻蚀形成所述超级结沟槽。
去除所述第一硬质掩膜层的顶部氧化层，采用热氧化工艺形成第一牺牲氧化层并接着去除所述第一牺牲氧化层。
去除所述第一硬质掩膜层的中间氮化层。
在所述超级结沟槽中进行外延填充形成所述第二外延层。
对所述第二外延层进行化学机械研磨工艺实现所述第一次平坦化，使所述第二外延层仅填充在所述超级结沟槽中。
将所述第一硬质掩膜层的第二底部氧化层全部去除或仅去除部分厚度。
进一步的改进是，所述第一外延层形成于半导体衬底上，所述超级结器件的背面工艺包括：
对所述半导体衬底进行背面减薄。
所述半导体衬底为第一导电类型重掺杂，直接以减薄后的所述半导体衬底作为第一导电类型重掺杂的漏区；或者对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区。
在所述漏区背面形成背面金属层。
进一步的改进是，步骤二中，进行定义所述栅极沟槽的光刻工艺之前还包括在所述第一外延层表面形成第二硬质掩膜层的步骤，之后，先刻蚀所述第二硬质掩膜层再刻蚀所述第一外延层形成所述栅极沟槽。
所述第二次平坦化停止在所述第二硬质掩膜层上之后去除所述第二硬质掩膜层。
进一步的改进是，步骤二中，在所述栅极沟槽刻蚀完成之后以及所述栅氧化层形成之前还包括对所述栅极沟槽进行圆化的步骤，所述圆化包括：
采用热氧化工艺形成第二牺牲氧化层。
去除所述第二牺牲氧化层。
进一步的改进是，所述栅氧化层采用热氧化工艺形成在所述栅极沟槽侧面。
进一步的改进是，所述底部氧化层和所述栅氧化层采用相同工艺同时形成。
或者，所述底部氧化层的厚度大于所述栅氧化层的厚度，所述底部氧化层和所述栅氧化层分开形成。
进一步的改进是，所述第二次平坦化采用回刻工艺或者化学机械研磨工艺实现。
进一步的改进是，所述超级结器件包括电荷流动区、过渡区和终端区；所述体区形成于所述电荷流动区中，在形成所述体区的同时形成还在所述过渡区中形成第二导电类型环。
进一步的改进是，所述接触孔采用钨插销实现。
进一步的改进是，所述超级结器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述超级结器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明的关键是采用全平工艺实现，本发明主要是通过结合栅极引出结构采用接触孔以及取消了场氧的图形化工艺来实现全平工艺，在全平工艺中能分别节约用于定义栅极引出结构以及场氧图形化的光刻板，所以和现有技术相比，本发明能减少两层光刻层次，从而能降低工艺成本。
另外，本发明虽然没有对场氧进行图形化，但是本发明并不需要利用场氧的图形化来定义有源区即电荷流动区，本发明的有源区直接通过体区的形成工艺定义，且有源区的体区和过渡区的第二导电类型环能和一起形成，这样就能节省单独形成第二导电类型环所带来的成本；本发明的体区能在栅极结构形成之前形成，这样体区的退火的热过程不会影响到后续的超级结，故和现有技术相比，本发明的体区能享受更大热过程，从而能获得更深的结深，对器件有更好的作用。
现有技术中，场氧除了具有定义有源区的作用外，还会用作有源区周侧的终端区的表面钝化，本发明中，由于不需要用场氧来定义有源区，故场氧不需要图形化，直接采用形成于整个第一外延层上的场氧即可，从而使得场氧具有无爬坡的平坦结构，无爬坡的平坦结构的场氧是本发明实现全平工艺的一个必要条件。
现有技术中，栅极引出结构通常采用形成于栅极沟槽外的多晶硅图形实现，且多晶硅图形往往需要爬过场氧的台阶，多晶硅图形本身会使第一外延层表面不平坦，结合场氧的台阶结构会使得第一外延层表面更加无法平坦，故现有技术无法实现全平工艺；本发明通过直接在栅极结构的引出位置处形成接触孔连接到由正面金属层组成的栅电极结构，故本发明不需要采用不平坦的用于引出栅极结构的多晶硅图形，不采用用于引出栅极结构的多晶硅图形是本发明实现全平工艺的另一个必要条件，结合无爬坡的平坦结构的场氧以及不采用用于引出栅极结构的多晶硅图形，最后能使本发明实现全平工艺。
另外，本发明中栅极引出结构不需要采用多晶硅从栅极沟槽爬出以及爬上场氧的结构，因为多晶硅爬出栅极沟槽和爬上场氧具有多晶硅越过台阶的薄弱(weak)结构，故本发明能消除多晶硅爬台阶所带来的薄弱结构，从而能提升栅极结构可靠性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超级结的结构示意图；
图2是现有超级结器件的制造方法的流程图；
图3是本发明实施例超级结器件的制造方法的流程图；
图4A-图4N是本发明实施例超级结器件的制造方法的各步骤中的器件结构示意图。
具体实施方式
如图3所示，是本发明实施例超级结器件的制造方法的流程图；图3中是按照光刻工艺层次进行描述的，一个光刻工艺层次中包括多个具体的工艺步骤，一个光刻工艺层次中只进行一个光罩对应的光刻工艺。如图4A至图4N所示，是本发明实施例超级结器件的制造方法的各步骤中的器件结构示意图；本发明实施例超级结器件的制造方法采用全平工艺实现，包括如下步骤：
首先、进行形成第二导电类型掺杂的体区3的步骤：
如图4A所示，提供具有第一导电类型的第一外延层2，所述第一外延层2形成于半导体衬底1上。
所述第一外延层2的掺杂浓度为1e14cm-3～1e17cm-3。所述第一外延层2的厚度为5微米～100微米。
采用第零层光罩进行光刻并形成第零层对准标记，该步骤对应于图3中的第一层光刻工艺。
如图4B所示，采用离子注入和退火推进工艺形成体区3，所述体区3的形成区域通过光刻定义，该步骤对应于图3中的第二层光刻工艺。
所述超级结器件包括电荷流动区、过渡区和终端区；所述体区3形成于所述电荷流动区中，在形成所述体区3的同时形成还在所述过渡区中形成第二导电类型环。
步骤一、进行超级结的形成工艺，包括：
如图4C所示，进行光刻工艺定义出超级结沟槽202的形成区域。
如图4C所示，对所述第一外延层2进行刻蚀形成超级结沟槽202。
如图4D所示，在所述超级结沟槽202中填充第二导电类型的第二外延层4，由填充于所述超级结沟槽202中的第二外延层4组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层2组成第一导电类型柱，所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结。
进行第一次平坦化使形成有所述超级结的所述第一外延层2的表面为平坦表面。
本发明实施例中，所述超级结的形成工艺中采用了第一硬质掩膜层201，所述第一硬质掩膜层201由第二底部氧化层201a、中间氮化层201b和顶部氧化层201c叠加而成，采用了所述第一硬质掩膜层201时所述超级结的形成工艺包括步骤：
如图4C所示，形成所述第一硬质掩膜层201。
如图4C所示，采用光刻工艺定义出所述超级结沟槽202的形成区域。
如图4C所示，依次对所述第一硬质掩膜层201和所述第一外延层2进行刻蚀形成所述超级结沟槽202。
去除所述第一硬质掩膜层201的顶部氧化层201c，采用热氧化工艺形成第一牺牲氧化层并接着去除所述第一牺牲氧化层。
如图4D所示，去除所述第一硬质掩膜层201的中间氮化层201b。
如图4D所示，在所述超级结沟槽202中进行外延填充形成所述第二外延层4。
如图4E所示，对所述第二外延层4进行化学机械研磨工艺实现所述第一次平坦化，使所述第二外延层4仅填充在所述超级结沟槽202中。
将所述第一硬质掩膜层201的第二底部氧化层201a全部去除或仅去除部分厚度。
步骤一对应于图3中的第三层光刻工艺。
步骤二、形成所述栅极结构，所述栅极结构为沟槽栅，所述沟槽栅的形成工艺包括：
如图4F所示，在形成有所述超级结且表面平坦的所述第一外延层2上进行光刻工艺定义出栅极沟槽203的形成区域。
如图4F所示，对所述第一外延层2进行刻蚀形成所述栅极沟槽203，在所述栅极结构的引出位置处的所述栅极沟槽203的宽度满足形成接触孔10的要求。所述栅极结构的引出位置对应的剖面图请参考图4K和4N所示。
如图4F所示，在所述栅极沟槽203的侧面形成栅氧化层5，在所述栅极沟槽203的底部表面形成底部氧化层。如图4G所示，在所述栅极沟槽203中填充所述多晶硅栅6，由形成于所述栅极沟槽203中的所述栅氧化层5、所述底部氧化层和所述多晶硅栅6组成所述沟槽栅。图4K和图4N中，所述栅极结构的引出位置处的所述多晶硅栅单独用标记6a表示。
进行第二次平坦化使形成有所述沟槽栅的所述第一外延层2的表面为平坦表面。
步骤二对应于图3中的第四层光刻工艺。
本发明实施例中，进行定义所述栅极沟槽203的光刻工艺之前还包括在所述第一外延层2表面形成第二硬质掩膜层的步骤，之后，先刻蚀所述第二硬质掩膜层再刻蚀所述第一外延层2形成所述栅极沟槽203。
所述第二次平坦化停止在所述第二硬质掩膜层上之后去除所述第二硬质掩膜层。
在所述栅极沟槽203刻蚀完成之后以及所述栅氧化层5形成之前还包括对所述栅极沟槽203进行圆化的步骤，所述圆化包括：
采用热氧化工艺形成第二牺牲氧化层。
去除所述第二牺牲氧化层。
所述栅氧化层5采用热氧化工艺形成在所述栅极沟槽203侧面。
所述底部氧化层和所述栅氧化层5采用相同工艺同时形成。所述底部氧化层的厚度大于所述栅氧化层5的厚度，所述底部氧化层和所述栅氧化层5分开形成。所述栅氧化层5也会延伸到所述栅极沟槽203外面的所述第一外延层2的表面。
所述第二次平坦化采用回刻工艺或者化学机械研磨工艺实现。所述第二次平坦化后可以使所述第一外延层2的表面的所述栅氧化层5的厚度需要保留约
之后还包括如下形成第一导电类型重掺杂的源区7的步骤：
如图4H所示，采用离子注入和退火推进工艺形成源区7，所述源区7的形成区域通过光刻定义，在所述器件单元区中，所述源区7和对应的所述栅极结构的侧面自对准。
源区7的形成步骤对应于图3中的第五层光刻工艺。
步骤三、如图4H所示，形成场氧8，所述场氧8覆盖在形成有所述超级结和所述沟槽栅且表面平坦的所述第一外延层2上，所述场氧8具有无爬坡的平坦结构。
所述场氧8由热氧化层8a叠加TEOS氧化工艺形成的氧化层8b组成，例如所述热氧化层8a的厚度为氧化层8b的厚度为/>典型值为/>在其他实施例中也能为：所述场氧8由热氧化层8a组成，这种情形下会产生较大的热过程。
在步骤三完成后，还包括步骤：
如图4J所示，形成层间膜9。所述层间膜9覆盖在平坦的所述场氧8表面上。
所述层间膜9采用USG氧化工艺或TEOS氧化工艺形成。所述层间膜9的厚度为典型值为/>
形成接触孔10，所述接触孔10穿过所述层间膜9和所述场氧8。所述接触孔10的形成区域通过光刻定义，所述栅极结构的引出位置处形成有对应的所述接触孔10。
在所述源区7的顶部形成有所述接触孔10。如图4K所示，在用作所述栅极结构的引出的所述多晶硅栅6a的顶部也形成有所述接触孔10。
通常，在所述接触孔10的开口打开之后，还包括进行第二导电类型重掺杂离子注入形成体区引出区的步骤，之后再在所述接触孔10的开口中填充金属如钨形成所述接触孔10，钨填充的所述接触孔10也称为钨插塞。
所述接触孔10的形成工艺对应于图3中的第六层光刻工艺。
如图4L所示，之后形成正面金属层11，采用光刻定义加刻蚀工艺对所述正面金属层11进行图形化，图形化后的所述正面金属层11所形成的电极包括栅电极结构和源极，所述栅电极结构通过所述栅极结构的引出位置处的所述接触孔10和所述多晶硅栅6接触。所述栅电极结构包括栅总线和栅衬垫，图4M中显示了栅总线。所述正面金属层11和对应的图形化工艺对应于图3中的第七层光刻工艺。
如图4L所示，形成接触衬垫，所述接触衬垫的形成区域通过光刻定义。接触衬垫包括源极衬垫和所述栅衬垫。接触衬垫的形成工艺对应于图3中的第八层光刻工艺。
完成所述超级结器件的背面工艺。
如图4M所示，对所述半导体衬底1进行背面减薄。
所述半导体衬底1为第一导电类型重掺杂，直接以减薄后的所述半导体衬底1作为第一导电类型重掺杂的漏区；或者对减薄后的所述半导体衬底1进行第一导电类型重掺杂的背面注入形成漏区。
如图4L所示，在所述漏区背面形成背面金属层12。
本发明实施例中，所述超级结器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：所述超级结器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明实施例的关键是采用全平工艺实现，本发明实施例主要是通过结合栅极引出结构采用接触孔10以及取消了场氧8的图形化工艺来实现全平工艺，在全平工艺中能分别节约用于定义栅极引出结构以及场氧8图形化的光刻板，所以和现有技术相比，本发明实施例能减少两层光刻层次，从而能降低工艺成本。
另外，本发明实施例虽然没有对场氧8进行图形化，但是本发明实施例并不需要利用场氧8的图形化来定义有源区7即电荷流动区，本发明实施例的有源区7直接通过体区3的形成工艺定义，且有源区7的体区3和过渡区的第二导电类型环能和一起形成，这样就能节省单独形成第二导电类型环所带来的成本；本发明实施例的体区3能在栅极结构形成之前形成，这样体区3的退火的热过程不会影响到后续的超级结，故和现有技术相比，本发明实施例的体区3能享受更大热过程，从而能获得更深的结深，对器件有更好的作用。
现有技术中，场氧8除了具有定义有源区7的作用外，还会用作有源区7周侧的终端区的表面钝化，本发明实施例中，由于不需要用场氧8来定义有源区7，故场氧8不需要图形化，直接采用形成于整个第一外延层2上的场氧8即可，从而使得场氧8具有无爬坡的平坦结构，无爬坡的平坦结构的场氧8是本发明实施例实现全平工艺的一个必要条件。
现有技术中，栅极引出结构通常采用形成于栅极沟槽203外的多晶硅图形实现，且多晶硅图形往往需要爬过场氧8的台阶，多晶硅图形本身会使第一外延层2表面不平坦，结合场氧8的台阶结构会使得第一外延层2表面更加无法平坦，故现有技术无法实现全平工艺；本发明实施例通过直接在栅极结构的引出位置处形成接触孔10连接到由正面金属层11组成的栅电极结构，故本发明实施例不需要采用不平坦的用于引出栅极结构的多晶硅图形，不采用用于引出栅极结构的多晶硅图形是本发明实施例实现全平工艺的另一个必要条件，结合无爬坡的平坦结构的场氧8以及不采用用于引出栅极结构的多晶硅图形，最后能使本发明实施例实现全平工艺。
另外，本发明实施例中栅极引出结构不需要采用多晶硅从栅极沟槽爬出以及爬上场氧的结构，因为多晶硅爬出栅极沟槽和爬上场氧具有多晶硅越过台阶的薄弱(weak)结构，故本发明实施例能消除多晶硅爬台阶所带来的薄弱结构，从而能提升栅极结构可靠性。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (16)
1.一种超级结器件的制造方法，其特征在于，采用全平工艺实现，包括如下步骤：
步骤一、进行超级结的形成工艺，包括：
提供具有第一导电类型的第一外延层，进行光刻工艺定义出超级结沟槽的形成区域；
对所述第一外延层进行刻蚀形成超级结沟槽；
在所述超级结沟槽中填充第二导电类型的第二外延层，由填充于所述超级结沟槽中的第二外延层组成第二导电类型柱，由所述第二导电类型柱之间的所述第一外延层组成第一导电类型柱，所述第一导电类型柱和所述第二导电类型柱交替排列形成所述超级结；
进行第一次平坦化使形成有所述超级结的所述第一外延层的表面为平坦表面；
步骤二、形成栅极结构，所述栅极结构为沟槽栅，所述沟槽栅的形成工艺包括：
在形成有所述超级结且表面平坦的所述第一外延层上进行光刻工艺定义出栅极沟槽的形成区域；
对所述第一外延层进行刻蚀形成所述栅极沟槽，在所述栅极结构的引出位置处的所述栅极沟槽的宽度满足形成接触孔的要求；
在所述栅极沟槽的侧面形成栅氧化层，在所述栅极沟槽的底部表面形成底部氧化层；
在所述栅极沟槽中填充多晶硅栅，由形成于所述栅极沟槽中的所述栅氧化层、所述底部氧化层和所述多晶硅栅组成所述沟槽栅；
进行第二次平坦化使形成有所述沟槽栅的所述第一外延层的表面为平坦表面；
步骤三、形成场氧，所述场氧覆盖在形成有所述超级结和所述沟槽栅且表面平坦的所述第一外延层上，所述场氧具有无爬坡的平坦结构。
2.如权利要求1所述的超级结器件的制造方法，其特征在于，步骤一之前还包括如下形成第二导电类型掺杂的体区的步骤：
采用第零层光罩进行光刻并形成第零层对准标记；
采用离子注入和退火推进工艺形成体区，所述体区的形成区域通过光刻定义。
3.如权利要求2所述的超级结器件的制造方法，其特征在于：在步骤二形成所述栅极结构之后以及步骤三形成所述场氧之前还包括如下形成第一导电类型重掺杂的源区的步骤：
采用离子注入和退火推进工艺形成源区，所述源区的形成区域通过光刻定义，在器件单元区中，所述源区和对应的所述栅极结构的侧面自对准。
4.如权利要求1所述的超级结器件的制造方法，其特征在于：在步骤三完成后，还包括步骤：
形成层间膜、接触孔，所述接触孔的形成区域通过光刻定义，所述栅极结构的引出位置处形成有对应的所述接触孔；
之后形成正面金属层，采用光刻定义加刻蚀工艺对所述正面金属层进行图形化，图形化后的所述正面金属层所形成的电极包括栅电极结构，所述栅电极结构通过所述栅极结构的引出位置处的所述接触孔和所述多晶硅栅接触；
形成接触衬垫，所述接触衬垫的形成区域通过光刻定义；
完成所述超级结器件的背面工艺。
5.如权利要求4所述的超级结器件的制造方法，其特征在于：所述场氧由热氧化层组成或者由热氧化层叠加TEOS氧化工艺形成的氧化层组成。
6.如权利要求5所述的超级结器件的制造方法，其特征在于：所述层间膜覆盖在平坦的所述场氧表面上；
所述层间膜采用USG氧化工艺或TEOS氧化工艺形成。
7.如权利要求1所述的超级结器件的制造方法，其特征在于：步骤一中，所述超级结的形成工艺中采用了第一硬质掩膜层，所述第一硬质掩膜层由第二底部氧化层、中间氮化层和顶部氧化层叠加而成，采用了所述第一硬质掩膜层时所述超级结的形成工艺包括步骤：
形成所述第一硬质掩膜层；
采用光刻工艺定义出所述超级结沟槽的形成区域；
依次对所述第一硬质掩膜层和所述第一外延层进行刻蚀形成所述超级结沟槽；
去除所述第一硬质掩膜层的顶部氧化层，采用热氧化工艺形成第一牺牲氧化层并接着去除所述第一牺牲氧化层；
去除所述第一硬质掩膜层的中间氮化层；
在所述超级结沟槽中进行外延填充形成所述第二外延层；
对所述第二外延层进行化学机械研磨工艺实现所述第一次平坦化，使所述第二外延层仅填充在所述超级结沟槽中；
将所述第一硬质掩膜层的第二底部氧化层全部去除或仅去除部分厚度。
8.如权利要求4所述的超级结器件的制造方法，其特征在于：所述第一外延层形成于半导体衬底上，所述超级结器件的背面工艺包括：
对所述半导体衬底进行背面减薄；
所述半导体衬底为第一导电类型重掺杂，直接以减薄后的所述半导体衬底作为第一导电类型重掺杂的漏区；或者对减薄后的所述半导体衬底进行第一导电类型重掺杂的背面注入形成漏区；
在所述漏区背面形成背面金属层。
9.如权利要求1所述的超级结器件的制造方法，其特征在于：步骤二中，进行定义所述栅极沟槽的光刻工艺之前还包括在所述第一外延层表面形成第二硬质掩膜层的步骤，之后，先刻蚀所述第二硬质掩膜层再刻蚀所述第一外延层形成所述栅极沟槽；
所述第二次平坦化停止在所述第二硬质掩膜层上之后去除所述第二硬质掩膜层。
10.如权利要求1所述的超级结器件的制造方法，其特征在于：步骤二中，在所述栅极沟槽刻蚀完成之后以及所述栅氧化层形成之前还包括对所述栅极沟槽进行圆化的步骤，所述圆化包括：
采用热氧化工艺形成第二牺牲氧化层；
去除所述第二牺牲氧化层。
11.如权利要求10所述的超级结器件的制造方法，其特征在于：所述栅氧化层采用热氧化工艺形成在所述栅极沟槽侧面。
12.如权利要求11所述的超级结器件的制造方法，其特征在于：所述底部氧化层和所述栅氧化层采用相同工艺同时形成；
或者，所述底部氧化层的厚度大于所述栅氧化层的厚度，所述底部氧化层和所述栅氧化层分开形成。
13.如权利要求1所述的超级结器件的制造方法，其特征在于：所述第二次平坦化采用回刻工艺或者化学机械研磨工艺实现。
14.如权利要求2所述的超级结器件的制造方法，其特征在于：所述超级结器件包括电荷流动区、过渡区和终端区；所述体区形成于所述电荷流动区中，在形成所述体区的同时形成还在所述过渡区中形成第二导电类型环。
15.如权利要求4所述的超级结器件的制造方法，其特征在于：所述接触孔采用钨插销实现。
16.如权利要求1-15中任一权项所述的超级结器件的制造方法，其特征在于：所述超级结器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述超级结器件为P型器件，第一导电类型为P型，第二导电类型为N型。
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Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102194882A (zh) * | 2010-03-15 | 2011-09-21 | 瑞萨电子株式会社 | 半导体器件 |
| CN103227113A (zh) * | 2012-01-25 | 2013-07-31 | 瑞萨电子株式会社 | 制造垂直平面功率mosfet的方法和制造沟槽栅极功率mosfet的方法 |
| CN105826205A (zh) * | 2016-05-31 | 2016-08-03 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率器件的制造方法及结构 |
| CN106653836A (zh) * | 2016-12-01 | 2017-05-10 | 无锡新洁能股份有限公司 | 具有低导通压降的绝缘栅双极型晶体管器件及其制造方法 |
| CN107331706A (zh) * | 2017-05-27 | 2017-11-07 | 上海华虹宏力半导体制造有限公司 | 沟槽栅超结器件及其制造方法 |
| CN107994076A (zh) * | 2016-10-26 | 2018-05-04 | 深圳尚阳通科技有限公司 | 沟槽栅超结器件的制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8673700B2 (en) * | 2011-04-27 | 2014-03-18 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US9099320B2 (en) * | 2013-09-19 | 2015-08-04 | Force Mos Technology Co., Ltd. | Super-junction structures having implanted regions surrounding an N epitaxial layer in deep trench |
-
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102194882A (zh) * | 2010-03-15 | 2011-09-21 | 瑞萨电子株式会社 | 半导体器件 |
| CN103227113A (zh) * | 2012-01-25 | 2013-07-31 | 瑞萨电子株式会社 | 制造垂直平面功率mosfet的方法和制造沟槽栅极功率mosfet的方法 |
| CN105826205A (zh) * | 2016-05-31 | 2016-08-03 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率器件的制造方法及结构 |
| CN107994076A (zh) * | 2016-10-26 | 2018-05-04 | 深圳尚阳通科技有限公司 | 沟槽栅超结器件的制造方法 |
| CN106653836A (zh) * | 2016-12-01 | 2017-05-10 | 无锡新洁能股份有限公司 | 具有低导通压降的绝缘栅双极型晶体管器件及其制造方法 |
| CN107331706A (zh) * | 2017-05-27 | 2017-11-07 | 上海华虹宏力半导体制造有限公司 | 沟槽栅超结器件及其制造方法 |
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