CN102194882A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件。在一个方面，半导体器件包括半导体衬底；以及晶体管元件，其包括第一导电类型漂移区和第二导电类型柱形区的并行结构以及第二导电类型基区，该晶体管元件形成在该半导体衬底上。位于元件形成区域外部的外围区具有第一导电类型漂移区和第二导电类型柱形区的并行结构、以及在基区侧处形成并与基区间隔开的第二导电类型环形扩散区。环形扩散区域的最内端及其邻近部分位于柱形区上，以及环形扩散区域的最外端位于最外围柱形区的外部。在外围区中，覆盖环形扩散区域的场绝缘膜被堆叠在半导体层上。

Description

半导体器件
相关申请的交叉引用
本申请基于2010年3月15日提交的日本专利申请No.2010-57886和2010年12月16日提交的日本专利申请No.2010-280431的优先权权益，其全部公开内容通过引用结合于此。
背景技术
本发明涉及一种具有所谓超结结构的半导体器件。
作为一种实现了高击穿电压和大电流容量的典型半导体器件，有一种功率MOSFET(金属氧化物半导体场效应晶体管)。这种类型功率MOSFET允许电流在衬底的两个表面上形成的一对电极之间流动。其称作垂直功率MOSFET。垂直功率MOSFET广泛用作具有低导通电阻的开关器件等。
根据想要的应用，将垂直功率MOSFET设计成具有预定击穿电压。此处使用的术语“预定击穿电压”指的是当在器件某些区域中局部电场超出临界值并且发生击穿时获得的源-漏电压。一般，在击穿电压和导通电阻之间是折衷关系。因此，如果将获得某一电平的击穿电压，则限制导通电阻降低。
在现有技术的垂直功率MOSFET中，通过基区和漂移区(具有低杂质浓度的漏区)之间的p/n结来确定击穿电压。这一点上，理论上最小导通电阻对于击穿电压的依赖性(称作“Si限制”)已经是公知的。
近些年，作为一项用于超出Si限制降低垂直功率MOSFET中导通电阻的技术，已经提出了所谓的超结结构(SJ结构)。现在参考图7，将描述具有SJ结构的垂直功率MOSFET的基本结构。图7是示出垂直功率MOSFET的主要部分的横截面图。
图7中所示的MOSFET 500包括：
第一导电类型半导体衬底501；
半导体层601，其形成在半导体衬底501的一个表面(图7的上侧)上；
层间绝缘膜610，其形成在半导体层601上；
源极611，其经由形成在层间绝缘膜610中的接触孔被电连接到半导体层601；
栅极绝缘膜606和栅电极607，其形成在从半导体层601的上表面形成的沟槽中；以及
漏电极612，其形成在半导体衬底601的另一表面(图7的下侧)上。
该半导体层601包括：
第一导电类型漂移区602；
第二导电类型基区603，其形成在漂移区602上；
第一导电类型源区604，其形成在基区603的上部层部分处；以及
第二导电类型柱形区605，其在漂移区602内被形成为柱形形状。
在该实例中，半导体衬底501是n+型；漂移区602是n型；基区603是p型；源区604是n+型；以及柱形区605是p型。
在半导体层601内，形成其中第一导电类型漂移区602和第二导电类型柱形区605在衬底表面方向上并行形成的并行结构(p/n结结构)。
在SJ结构中，漂移区中的施主杂质的量和柱形区中的受主杂质的量被设置成彼此基本相等。结果，在漂移区中的电荷与柱形区中的电荷平衡(电荷平衡情况)，从而使击穿电压最大化。在电荷平衡情况下，当在器件截止状态下将反向偏置电压施加到漏电极与源电极之间时，耗尽层从漂移区和柱形区之间的p/n结、在横向方向上均匀延伸。这有利于相邻耗尽层之间的连接。当整个SJ结构耗尽且成为单个耗尽层时，以基本相同间隔且基本彼此并行地形成等位表面，从而使击穿电压最大化。在设计SJ结构的步骤中，在电荷平衡情况下(击穿电压最大化的状态下)，漂移区的杂质浓度增加。这导致漂移电阻降低和导通电阻降低。
此外，在设计功率MOSFET的半导体芯片的情况下，重要的是，即使将过多的电感负载施加到器件，也能实现高击穿电压以便防止由于芯片的外围区中雪崩电流集中而导致的器件击穿。为了实现这一目的，必须将外围区的击穿电压设置成高于其中形成至少一个MOSFET的元件形成区域(单元区)的击穿电压。
作为用于增加外围区击穿电压的装置，提出了一种其中柱形p/n结重复结构延伸到外围区的结构，该重复结构是SJ结构的特征之一。
日本未审专利申请公布No.2001-298190和基于日本未审专利申请公布No.2001-298190的美国专利申请公布No.2001/0028083公开了一种结构，其中与元件形成区域的重复结构相似的柱形p/n结重复结构被形成在外围区中，以及将外围区的杂质浓度设置成等于或低于元件形成区域的杂质浓度。该结构便于外围区在等于或高于元件形成区域的电平下耗尽，从而改善击穿电压。
日本未审专利申请公布No.2001-298190的图19和美国专利申请公布No.2001/0028083的图17和18公开了一种结构，其中在元件形成区域(122)和外围区(20)中的每一个中形成相同的柱形p/n结重复结构(具体地，n型漂移区(20a)和p型柱形区(20b)的重复结构)。在外围区(20)的元件形成区域(122)上，形成杂质浓度高于柱形区(20b)的杂质浓度的环形浅p型区(20c)，以便包围元件形成区域(122)。用于表面保护和稳定化的场绝缘膜(23)被堆叠在外围区(20)中的半导体层上。柱形区(20b)也形成在环形浅p型区域(20c)外部的区域中。在该区域中，每一个柱形区(20b)的上端接触场绝缘膜(23)。在场绝缘膜(23)上不提供场电极。
日本未审专利申请公布No.2007-103902和基于日本未审专利申请公布No.2007-103902的美国专利申请公布No.2007/0052015公开了一种结构，其中通过限定外围区中的p/n结和场绝缘膜的内端之间的位置关系来减轻外围区中的电场集中。
日本未审专利申请公布No.2007-103902的图1以及美国专利申请公布No.2007/0052015的图1A和1B公开了一种结构，其中外围区(56)不具有环形浅p型区，以及柱形区(38)被形成在元件形成区域(54)中比柱形区(34，36)浅的位置处。在外围区(56)中，场绝缘膜(46)和场电极(48)被直接堆叠在柱形区(38)上方。柱形区(38)形成在外围区(56)中的场绝缘膜(46)下方。其间，柱形区(38)不直接形成在场绝缘膜(46)的内端(64)及其邻近区域的下方，从而减轻场绝缘膜(46)的内端(64)附近的电场集中。
日本未审专利申请公布No.2006-196518的图1以及基于日本未审专利申请公布No.2006-196518的美国专利申请公布No.2006/0151831的图1公开了以下结构。也就是，浅p型区域(105)和柱形区(106)形成在外围区中；场绝缘膜(118)形成在外围区中最外围柱形区(106a)外部的区域(其中不形成浅p型区域(105)和柱形区(106)的区域)中；以及场电极(120)形成在除了外围区中在柱形区(106)正上方的部分之外的区域中。
在这一点上，公开了在外围区中形成柱形区(106a)，从而保持外围区中的高击穿电压。如日本未审专利申请公布No.2006-196518和美国专利申请公布No.2006/0151831中公开的，场电极(120)不直接形成在柱形区(106a)上方，从而使得可以在形成场电极之后形成柱形区(106a)。
引用了日本未审专利申请公布No.2009-088345以及基于日本未审专利申请公布No.2009-088345的美国专利申请公布No.2009/0090968，作为不具有柱形区的外围区的结构类型的参考。日本未审专利申请公布No.2009-088345的图1以及美国专利申请公布No.2009/0090968的图1公开了以下结构。也就是，p型掩埋半导体区域(BGR1至BGR4)代替柱形区(4)被形成在外围区中；环形浅p型区域(GR1至GR4)形成在掩埋半导体区域(BGR1至BGR4)上方；以及场电极(14)直接形成在环形浅p型区域(GR1至GR4)上方。日本未审专利申请公布No.2009-088345在0032至0041段中公开了环形浅p型区域(GR1至GR4)和掩埋半导体区域(BGR1至BGR4)允许抑制局部电场集中。
发明内容
详细分析的结果是，本发明人已经发现，在现有结构的外围区中击穿电压和击穿电阻不总是足够的，如下所述。
本发明的第一方面是一种半导体器件，包括：
半导体衬底，其包括在其一个表面上形成的半导体层；以及
至少一个晶体管元件，包括：在该半导体层中的并行结构，在所述并行结构中，第一导电类型漂移区和第二导电类型柱形区在衬底表面方向上彼此并行地形成；以及第二导电类型基区，其形成在并行结构上方，所述至少一个晶体管元件形成在半导体衬底上，其中：
在位于其中形成至少一个晶体管元件的元件形成区域外部的外围区中，在半导体层中形成：第一导电类型漂移区和第二导电类型柱形区的并行结构，该并行结构与晶体管元件的并行结构相同；以及与晶体管元件的基区侧处的基区间隔开并且在平面图中形成为环形形状的第二导电类型环形扩散区，
在外围区中第二导电类型环形扩散区的最内端及其邻近部分位于柱形区上，且在外围区中第二导电类型环形扩散区域的最外端位于最外围柱形区的外部，以及
覆盖第二导电类型环形扩散区的场绝缘膜被堆叠在外围区中的半导体层上。
根据本发明的示范方面，如图3A示出了等位表面的仿真实例，可以提供具有所谓超结结构的半导体器件，其中减轻了电场集中且改善击穿电压和击穿电阻。
根据本发明的示范方面，可以提供一种具有所谓超结结构的半导体器件，其中减轻电场集中并改善击穿电压和击穿电阻。
附图说明
从结合附图对某些实施例进行的以下描述，使上述和其他方面、优势和特征将更加明显，附图中：
图1是示出根据本发明第一实施例的半导体器件的主要部分的横截面图；
图2A是示出图1中所示半导体器件的主要部分的平面图；
图2B是图1中所示半导体器件的整体平面图；
图3A示出根据本发明的实例在外围区中的等位表面的仿真实例；
图3B示出根据本发明的比较例在外围区中的等位表面的仿真实例；
图4A是示出设计修改实例的主要部分的平面图；
图4B是示出设计修改实例的整体平面图；
图4C是示出另一设计修改实例的整体平面图；
图5是示出根据本发明第二实施例的半导体器件的主要部分的横截面图；
图6是示出根据本发明第三实施例的半导体器件的主要部分的横截面图；
图7是示出具有SJ结构的垂直功率MOSFET基本结构的主要部分的横截面图。
具体实施方式
第一实施例
将参考附图来描述根据本发明第一实施例的半导体器件的示范性结构。图1是示出根据第一实施例的半导体器件的主要部分的横截面图。图2A是半导体器件的主要部分的平面图。图2B是半导体器件的整体平面图。为了清楚描述，适当改变每个组件的比例和位置，且与实际情况不同。
第一实施例的半导体器件1具有如下结构，其中在第一导电类型半导体衬底101上形成具有超结(SJ)结构的至少一个垂直功率MOSFET(晶体管元件)200。在第一实施例中，在单个半导体衬底101上形成多个MOSFET 200。其中形成多个MOSFET 200的区域被称作元件形成区域(单元区)200X，以及位于元件形成区域外部的区域称作外围区300X。在元件形成区域200X和外围区300X之间没有清楚边界。参考图1，示出其中形成p型基区203的区域，作为元件形成区域200X，以及示出位于元件形成区域200X外部的区域作为外围区300X。
在半导体器件1中，在第一导电类型半导体衬底101的一个表面(图1的上表面)上方形成半导体层201。在半导体衬底101的另一表面(图1的下表面)上方形成漏电极212。
该MOSFET 200(半导体器件1的元件形成区域200X)包括：
半导体层201，其形成在半导体衬底101的一个表面(图1的上表面)上；
层间绝缘层210，其形成在半导体层201的上方；
源电极211，其经由在层间绝缘膜210中形成的接触孔被电连接到半导体层201；
栅极绝缘膜206和栅电极207，其形成在从半导体层201的上表面延伸形成的沟槽中；以及
漏电极212，其形成在半导体衬底101的另一表面(图1的下表面)上。
在半导体层201中，该MOSFET 200包括：
第一导电类型漂移区(具有低杂质浓度的漏区)202；
第二导电类型基区203，其形成在漂移区202上；
第一导电类型源区204，其形成在基区203的上部中；以及
第二导电类型柱形区205，其以柱形形状被形成在基区203下方的漂移区202中。
在MOSFET 200中，在横截面中观看时，其中形成栅极绝缘膜206和栅电极207的沟槽中的每一个都形成为从半导体层201的上表面至少延伸穿过源区204和基区203。对于其中形成了栅极绝缘膜206和栅电极207的沟槽的平面图案，参见图2A和2B。
在第一实施例中，第一导电类型是n型，以及第二导电类型是p型。更具体地，半导体衬底101为n+型；漂移区202是n型；基区203是p型；源区204是n+型；以及柱形区205是p型。
在半导体层201中，形成并行结构(p/n结结构)，其中在衬底表面方向上并行布置第一导电类型漂移区202和第二导电类型柱形区205。
在第一实施例中，优选将第一导电类型漂移区202中的施主杂质的量设置成基本等于第二导电类型柱形区205中的受主杂质的量。术语“基本等于”意思是在误差余量范围内的偏差是可接受的。
在第一导电类型漂移区202中的施主杂质的量基本等于第二导电类型柱形区205中的受主杂质的量的条件下，在第一导电类型漂移区202中的电荷与在第二导电类型柱形区205中的电荷平衡(电荷平衡情况)，以及能够使击穿电压最大化，这是有利的。在这种电荷平衡情况下，当在器件截止状态下，将反向偏置电压施加到漏电极和源电极之间时，耗尽层从漂移区和柱形区之间的p/n结均匀地横向延伸。这利于相邻耗尽层之间的连接。当整个SJ结构耗尽且成为单个耗尽层时，基本以等间隔和基本彼此并行地设置等位表面。因此，能够使击穿电压最大化。在设计SJ结构的步骤中，在电荷平衡情况(在最大化击穿电压的状态)下能够增加漂移区的杂质浓度。因此，能够降低漂移电阻以及还能够降低导通电阻。
注意，半导体衬底101、漂移区202、基区203、源区204和柱形区205中的每一个的导电类型和杂质浓度都可适当变化，而不脱离本发明的范围。第一和第二导电类型可以颠倒。
如图2A和2B中所示，在第一实施例中，每一个在平面图中都形成为线形状的多个第二导电类型柱形区205在图2A和2B的水平方向上被间隔地布置。
在第一实施例中，在外围区300X中，在半导体层201中形成与元件形成区域200X中形成的第一导电类型漂移区202和第二导电类型柱形区205的并行结构相同的并行结构以及第二导电类型环形扩散区303，该第二导电类型环形扩散区303在元件形成区域200X的第二导电类型基区203的侧面与基区间隔开且在平面图中形成为环形形状。在第一实施例中，如与元件形成区域200X的基区203一样，第二导电类型环形扩散区303是p型。
元件形成区域200X的第二导电类型基区203的深度和杂质浓度可以与外围区300X的第二导电类型环形扩散区域303的深度和杂质浓度相同或不同，但是优选的是它们彼此基本相同。
元件形成区域200X的第二导电类型基区203和外围区300X的第二导电类型环形扩散区域303优选地在相同工艺中形成。这种情况下，即使形成第二导电类型环形扩散区域303，工艺数目也不会增加，这是有利的。
在第一实施例中，在元件形成区域200X中，当在横截面图中观看时，第二导电类型基区203和第二导电类型柱形区205彼此接触，以及在外围区300X中，当在横截面图中观看时，第二导电类型环形扩散区域303和第二导电类型柱形区205彼此接触。
如图1中所示，在第一实施例中，外围区300X的第二导电类型环形扩散区域303的最内端303A及其邻近部分位于柱形区205上，以及第二导电类型环形扩散区域303的最外端303B位于最外围柱形区域(图1中的最右侧柱形区)205外部。
具体地，外围区300X的第二导电类型环形扩散区域303被形成为使得包括最内端303A的图1中所示的左端与柱形区205重叠，以及包括最外端303B的图1中所示右端向最外围柱形区205的外部突出。
关于元件形成区域200X的第二导电类型基区203、外围区300X的第二导电类型环形扩散区域303和第二导电类型柱形区205之间的平面关系，见图2A和2B。
在外围区300X中的半导体层201上，场绝缘膜306被堆叠成覆盖第二导电类型环形扩散区域303。此外，场电极307和层间绝缘膜210顺序地堆叠在场绝缘膜306上。场电极307被形成为使得元件形成区域200X中的栅电极207的材料(例如，多晶硅)延伸到一区域(未示出)中的场绝缘膜306上。场电极307连接到栅极焊盘(未示出)。
第一实施例提供有具有所谓超结结构(SJ结构)的垂直功率MOSFET 200。这使得与不具有SJ结构的垂直功率MOSFET相比可以降低导通电阻，同时保持高击穿电压特性和大电流容量。
第一实施例提供有具有所谓超结结构(SJ结构)的垂直功率MOSFET 200。这使得可以超出Si限制来降低导通电阻，同时保持高击穿电压特性和大电流容量。
在第一实施例中，柱形p/n结(在柱形区205和漂移区202之间的p/n结)的重复结构，是SJ结构的特征之一，其向外围区300X延伸，从而改善外围区300X的击穿电压和击穿电阻。
还是在第一实施例中，在外围区300X中，第二导电类型环形扩散区域303被形成为使得最内端303A及其相邻部分位于柱形区205上，以及最外端303B位于最外围柱形区205的外部，从而进一步改善外围区300X的击穿电压和击穿电阻。
图3A示出在第一实施例(实例)中、当在MOSFET 200的截止状态下将足够大的反向偏置电压施加在漏电极和源电极之间时在外围区300X中的等位表面的仿真实例。
图3B示出除了第二导电类型环形扩散区域303不形成在外围区300X中(比较例)之外的、在与第一实施例的结构相似的结构中的外围区300X中的等位表面的仿真实例。在比较例的结构中，在外围区300X中，不形成第二导电类型环形扩散区域303，以及柱形区205与场绝缘膜306直接接触，
如通过比较图3A和3B而显而易见的，在图3B中，场绝缘膜和最外围柱形区之间的接触部分附近的等位表面曲率陡峭地减小，以及电场集中在该部分上。
同时，在图3A中，在外围区300X中，第二导电类型环形扩散区域303被形成为使得最内端303A及其邻近部分位于柱形区205上，以及最外端303B位于最外围柱形区205的外部。结果，等位表面之间的间隔增加，且等位表面的曲率形成为更加平缓的曲率。因此减轻电场集中。
由于将栅极电压施加到场电极307，因此在器件截止状态下施加地电势。场电极307在器件截止状态下具有固定电势(地电势)。因此，在不形成第二导电类型柱形区205和第二导电类型环形扩散区303的更外部的区域中，在图3A和3B两种情况下，等位表面变得与场电极307和漏电极212都并行。由此，由于存在电场307，导致从最外围柱形区205指引至场绝缘膜306的等位表面是弯曲的，以便与场电极307并行。结果，等位表面的曲率与不存在场电极307的情况相比更平缓。
在第一实施例中，在平面图中，元件形成区域200X的第二导电类型基区203和外围区300X的第二导电类型环形扩散区域303彼此间隔。在这种结构中，耗尽层从第二导电类型基区203的外端203B和元件形成区域200X的第一导电类型漂移区域202之间的p/n结以及从第二导电类型环形扩散区域303的内端303A和第一导电类型漂移区域202之间的p/n结横向地延伸。因此，与第二导电类型基区203和第二导电类型环形扩散区域303不彼此间隔的情况相比，获得对横向电场有抵抗性的半导体器件1。
可以根据所需的击穿电压(VDSS)来适当地设计第一导电类型漂移区域202的电阻率(杂质浓度)、第二导电类型柱形区205的杂质浓度、第二导电类型环形扩散区303的杂质浓度和第二导电类型环形扩散区域303的自最外围柱形区205的伸出部分的长度。
在元件形成区域200X中获得具有55V击穿电压(VDSS)的沟槽栅极型功率MOSFET 200的情况下，例如，本发明人认为需要设计如下的功率MOSFET 200。也就是，由具有约0.50Ω·cm的电阻率的外延层来形成第一导电类型漂移区域202；将第二导电类型柱形区205的杂质浓度设置成为约6.0×1016cm-3；将第二导电类型环形扩散区域303的杂质浓度设置成为约4.0×1016cm-3；以及将第二导电类型环形扩散区域303形成为从最外围柱形区域205向外突出约5.0μm。注意，当然，此处提供的值仅仅是设计实例且可以任意地改变。
如“背景技术”部分引用的日本未审专利申请公布No.2001-298190的图19(美国专利申请公布No.2001/0028083的图18)中所示，浅p型区域(20c)被形成为包围元件形成区域(122)，同时在浅p型区域(20c)外部形成的柱形区(20b)与该场绝缘膜(23)接触。此外，外围区不具有场电极。因此，日本未审专利申请公布No.2001-298190中公开的外围结构中的等位表面被形成为基本垂直于日本未审专利申请公布No.2001-298190的图19(美国专利申请公布No.2001/0028083的图18)中由虚线表示的场绝缘膜(23)。简言之，电场集中更高且击穿电压和击穿电阻低于图3B中所示的比较例的击穿电压和击穿电阻。
如在“背景技术”部分中引用的日本未审专利申请公布No.2007-103902的图1(美国专利申请公布No.2007/0052015的图1A和1B)中所示，外围区(56)不具有浅p型区域；柱形区(38)形成在比元件形成区域中的柱形区(34、36)更浅的位置处；以及与日本未审专利申请公布No.2001-298190(美国专利申请公布No.2001/0028083)中公开的结构相比，场电极(48)形成在外围区(56)中。因此，认为与日本未审专利申请公布No.2001-298190(美国专利申请公布No.2001/0028083)相比，减轻了在最外围柱形区(38)和场绝缘膜(46)之间的接触部分处的电场集中。
但是，在日本未审专利申请公布No.2007-103902(美国专利申请公布No.2007/0052015)中公开的外围结构中，柱形区(38)被形成在比元件形成区域(54)中的基区(51)更深的位置处。换句话说，在日本未审专利申请公布No.2007-103902(美国专利申请公布No.2007/0052015)中公开的外围结构中，最外围柱形区(38)形成在比第一实施例的浅p型环形扩散区域303的位置深得多的位置处。因此，从最外围柱形区(38)向场绝缘膜(46)指引的等位表面比图3A中所示的等位表面更陡，以及该等位表面的曲率小于图3A中所示的曲率。因此，在第一实施例的外围结构中，与日本未审专利申请公布No.2007-103902(美国专利申请公布No.2007/0052015)相比，降低了电场集中且改善了击穿电压和击穿电阻。
如“背景技术”部分引用的日本未审专利申请公布No.2006-196518(美国专利申请公布No.2006/0151831)的图1中所示，浅p型区域(105)和柱形区(106a、106b)形成在外围区中，同时在外围区中的浅p型区域(105)的最内端及其邻近部分不位于柱形区(106a、106b)上。此外，场绝缘膜(118)和场电极(120)形成在外围区中，但是其不形成在浅p型区域(105)和柱形区(106a、106b)上方。
在日本未审专利申请公布No.2006-196518(美国专利申请公布No.2006/0151831)中，柱形区和基区都不形成在场绝缘膜下方。由此，使得等位表面的曲率缓和的效果小于日本未审专利申请公布No.2007-103902(美国专利申请公布No.2007/0052015)中的效果。
在“背景技术”部分引用的日本未审专利申请公布No.2009-088345(美国专利申请公布No.2009/0090968)的图1公开了一种结构，其中p型掩埋半导体区域(BGR1至BGR4)代替柱形区(4)被形成在外围区中；环形浅p型区域(GR1至GR4)形成在掩埋半导体区域(BGR1至BGR4)上方；以及场电极(14)形成在环形浅p型区域(GR1至GR4)的正上方。
该半导体器件在外围区中不具有柱形区，但是代替柱形区，提供有在厚度方向上的不同位置处形成的多个掩埋半导体区域(BGR1至BGR4)。这使得外围区的设计复杂化。此外，在与元件形成区域中的柱形区的工艺不同的工艺中形成掩埋半导体区域(BGR1至BGR4)。这导致工艺数目增加。
如上所述，根据第一实施例，可以提供其中减轻电场集中和改善击穿电压和击穿电阻的半导体器件1。
第一实施例的设计修改例
第二导电类型柱形区205的图案不限于图2A和2B中所示的线图案，但是可将其修改为任何所需图案。
第二导电类型柱形区205可以形成为阵列图案，如图4A和4B中所示，或者可以形成为交错图案，如图4C中所示。
还是这种情况下，在外围区300X中的第二导电类型环形扩散区域303的最内端303A及其邻近部分位于阵列图案或交错图案的柱形区205上，以及其最外端303B位于任何最外围柱形区205的外部，从而获得与第一实施例的效果相同的效果。
第二实施例
将参考附图来描述根据本发明第二实施例的半导体器件的结构。图5是示出第二实施例的半导体器件的主要部分的横截面图。与第一实施例的组件相同的组件通过相同附图标记来表示，且省略其描述。
第二实施例的半导体器件2的基本结构与第一实施例的半导体器件的基本结构相似。在第二实施例中，通过其间的间隔将外围区300X中的第二导电类型环形扩散区域303分成多个区域。在第二实施例中，将第二导电类型环形扩散区域303分成两个区域303P1(内部)和304P2(外部)。
在第二实施例中，第二导电类型环形扩散区域303的最内端303A和最外端303B的位置与第一实施例的相同。具体地，第二导电类型环形扩散区域303的最内端303A(对应于最内部被划分区域303P1的内端)及其邻近部分位于第二导电类型柱形区205上，以及最外端303B(对应于最外部被划分区域303P2的外端)位于最外围第二导电类型柱形区205外部。
此外，在第二实施例中，能够获得与第一实施例的效果相同的效果。
此外，根据第二实施例的半导体器件2，将第二导电类型环形扩散区域303分成多个被划分区域303P1和303P2。因此，横向电场由被划分区域的边缘处的p/n结共用，从而获得对横向电场具有较高阻抗的半导体器件2。可以任意地设计第二导电类型环形扩散区域303的被划分区域数目和多个被划分区域之间的间隔。
第三实施例
将参考附图来描述根据本发明第三实施例的半导体器件的结构。图6是示出根据第三实施例的半导体器件的主要部分的横截面图。与第一实施例的组件相同的组件通过相同附图标记来表示，且省略其描述。
第三实施例的半导体器件3的基本结构与第一实施例的半导体器件的结构相似。根据第三实施例，在元件形成区域200X中，在横截面中观看时，第二导电类型基区203和第二导电类型柱形区205彼此间隔开。元件形成区200X的第二导电类型基区203和外围区300X的第二导电类型环形扩散区303优选地形成在相同工艺中。与元件形成区域200X中的第二导电类型基区203和第二导电类型柱形区205之间的关系相同，在横截面中观看时，外围区300X中的第二导电类型环形扩散区303和第二导电类型柱形区205彼此间隔开。
此外，在第三实施例中，能够获得与第一实施例的效果相同的有利效果。
此外，在第三实施例中，在横截面中观看时，在元件形成区域200X中的第二导电类型基区203和第二导电类型柱形区205彼此间隔开。因此，在元件形成区域200X中，加宽沟槽栅极侧表面上形成的导通状态电流路径，从而与第一实施例相比，降低了导通电阻。
此外，由于在横截面中观看时，第二导电类型基区203和第二导电类型柱形区205彼此间隔且在元件形成区域200X中彼此独立，因此能够容易地优化这些区域的设计。相似地，由于在横截面中观看时，第二导电类型环形扩散区303和第二导电类型柱形区205彼此间隔且在外围区300X中彼此独立，因此能够容易地优化这些区域的设计。
此外，在第三实施例中，外围区300X的第二导电类型环形扩散区域303可以被分成多个被划分区域，与图5中所示的半导体器件2相似。
设计修改
本发明不限于上述实施例，而是能够以不同方式进行修改，而不背离本发明的范围。
上述实施例示例出包括具有SJ结构的MOSFET的半导体器件。本发明例如还可以应用于包括具有SJ结构的IGBT(绝缘栅双极晶体管)的半导体器件。
根据本领域技术人员需要，可以组合第一至第三实施例。
虽然已经根据若干实施例描述了本发明，但是本领域技术人员将意识到在权利要求的精神和范围内可以用各种修改来实施本发明，且本发明不限于上述实例。
此外，权利要求的范围不限于上述实施例。
此外，应注意，即使在后续审查期间修改，申请人意图包括所有权利要求要素的等价物。

Claims (6)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底包括在所述半导体衬底的一个表面上形成的半导体层；以及
至少一个晶体管元件，所述至少一个晶体管元件包括在所述半导体层中的并行结构以及在所述并行结构上方形成的第二导电类型基区，在所述并行结构中，第一导电类型漂移区和第二导电类型柱形区在衬底表面方向上彼此并行地形成，所述至少一个晶体管元件被形成在所述半导体衬底上方，其中
在位于形成所述至少一个晶体管元件的元件形成区外部的外围区中，在所述半导体层中形成第一导电类型漂移区和第二导电类型柱形区的并行结构以及第二导电类型环形扩散区，所述并行结构与所述晶体管元件的并行结构相同，所述第二导电类型环形扩散区在所述晶体管元件的基区的侧面与所述基区间隔开且在平面图中形成为环形形状，
所述外围区中的所述第二导电类型环形扩散区的最内端及其邻近部分位于所述柱形区上，以及在所述外围区中的第二导电类型环形扩散区的最外端位于最外围柱形区的外部，以及
覆盖所述第二导电类型环形扩散区的场绝缘膜被堆叠在所述外围区中的半导体层上。
2.如权利要求1所述的半导体器件，其中，
电连接到所述晶体管元件的栅电极的场电极被堆叠在所述场绝缘膜上。
3.如权利要求1或2所述的半导体器件，其中，
当在横截面中观看时，所述基区和所述柱形区在所述元件形成区中彼此接触，以及当在横截面中观看时，所述第二导电类型环形扩散区和所述柱形区在所述外围区中彼此接触。
4.如权利要求1或2所述的半导体器件，其中，
当在横截面中观看时，所述基区和所述柱形区在所述元件形成区中彼此间隔开，以及当在横截面中观看时，所述第二导电类型环形扩散区和所述柱形区在所述外围区中彼此间隔开。
5.如权利要求3所述的半导体器件，其中，
当在平面图中观看时，在所述外围区中的所述第二导电类型环形扩散区被分割成多个区。
6.如权利要求4所述的半导体器件，其中，
当在平面图中观看时，在所述外围区中的所述第二导电类型环形扩散区被分成多个区。
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