CN108292679B - 功率半导体装置以及功率半导体装置的制造方法 - Google Patents

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Abstract

本发明的功率半导体装置100，具有超级结结构，包括：低电阻半导体层112、n‑型柱形区域113、p‑型柱形区域115、基极区域116、沟槽118、栅极绝缘膜120、栅电极122、源极区域124、层间绝缘膜126、接触孔128、金属塞130、p+型扩散区域、源电极134、以及栅极焊盘电极135，并且，有源元件部R1，在距离栅极焊盘部R2最近的规定的p‑型柱形区域115A，与与沟槽118接触的n‑型柱形区域113中距离栅极焊盘部R2最近的规定的n‑型柱形区域113A之间，具备n‑型柱形区域113B。本发明的功率半导体装置，是一种符合低成本化以及小型化要求的，并且能够在维持高耐压的同时降低导通电阻的，具有高击穿耐量的功率半导体装置。

Description

功率半导体装置以及功率半导体装置的制造方法
技术领域
本发明涉及功率半导体装置以及功率半导体装置的制造方法。
背景技术
近年来，伴随着对电子器件的低成本化以及小型化的要求，微细化的功率MOSFET被普遍需求。作为这样的功率MOSFET，如图17所示，可以想到是一种通过金属塞(Plug)930将源电极934与源极区域924之间电气连接的功率MOSFET900(作为使用金属塞的半导体装置，例如参照专利文献1)。
背景技术所涉及的功率MOSFET900，是一种：具有由交互排列的n-型柱形区域913以及p-型柱形区域915所构成的超级结(Super Junction)结构的，并且划分有：从作为n-型柱形区域913以及p-型柱形区域915的表面侧的上端面侧(以下也简称为上端面侧)看作为形成有源电极934的区域的有源元件部R1、以及从上端面看作为形成有栅极焊盘(gatepad)电极935的区域的栅极焊盘部R2，的功率半导体装置。
有源元件部R1，包括：n+型低电阻半导体层912；沿规定的方向按规定的间隔排列的多个n-型柱形区域913；沿规定的方向与n-型柱形区域913交互排列的多个p-型柱形区域915；形成于n-型柱形区域913以及p-型柱形区域915表面的p型基极区域916；形成于从上端面侧看存在有n-型柱形区域913的区域内的，并且被形成为：在贯穿p型基极区域916后直至到达n-型柱形区域913的深度位置上的沟槽918；形成于沟槽918的内周面上的栅极绝缘膜920；经由栅极绝缘膜920埋设至沟槽918内部的栅电极922；配置于p型基极区域916的表面的，并且被形成为至少一部分暴露在沟槽918的内周面上的n+型源极区域924；至少覆盖n+型源极区域924、栅极绝缘膜920、以及栅电极922的层间绝缘膜926；形成于从上端面侧看存在有p-型柱形区域915的区域内的，并且贯穿层间绝缘膜926后至少到达p型基极区域916的接触孔928；在接触孔928的内部填充规定的金属后形成的金属塞930；被形成为与金属塞930的底面接触的，并且比p型基极区域916掺杂物浓度更高的p+型扩散区域932；形成于层间绝缘膜926上的，并且经由金属塞930与p型基极区域916、n+型源极区域924、以及p+型扩散区域932电气连接的源电极934；以及形成于低电阻半导体层912表面的漏电极936。
栅极焊盘部R2，包括：低电阻半导体层912；n-型柱形区域913；p-型柱形区域915；p型基极区域916；层间绝缘膜926；形成于层间绝缘膜926上的栅极焊盘电极935；以及形成于低电阻半导体层912上的漏电极936(作为具有超级结结构的，并且划分有有源元件部以及栅极焊盘部的功率半导体装置，例如，参照专利文献2)。
根据背景技术涉及的功率MOSFET900，由于具备了金属塞930，因此不同于源电极与源极区域直接接触的功率半导体装置，从而不必再形成大直径的接触孔，从而就能够成为一种微细化的功率MOSFET。其结果就是：背景技术涉及的功率MOSFET900是一种符合电子器件低成本化以及小型化要求的功率MOSFET。
另外，根据功率MOSFET900，由于具有由交互排列的n-型柱形区域913以及p-型柱形区域915所构成的超级结结构，因此就能够在维持高耐压的同时减低导通电阻。
【先行技术文献】
【专利文献1】特开平6-252090号公报
【专利文献2】特开2012-160706号公报
然而，在这样的功率MOSFET900的构造中，在沿规定的方向看时，在形成于距离栅极焊盘部R2最近的沟槽(以下，称为特定的沟槽)918A上的栅极绝缘膜(以下，称为特定的栅极绝缘膜)920A的附近容易引起损伤。即，功率MOSFET900本身存在有很难成为击穿耐量大的功率MOSFET的问题。另外，这样的问题不仅只存在于功率MOSFET900，而是会产生于所有的功率半导体装置中。
因此，本发明鉴于上述的问题，目的是提供一种：能够满足电子器件低成本化以及小型化要求的，并且能够在维持高耐压的同时减低导通电阻的，具备高击穿耐量的功率半导体装置及其制造方法。
对于在特定的栅极绝缘膜附近容易引起损伤的原因，将列举功率MOSFET900情况进行说明。
首先，在上的功率MOSFET900中，源电极934经由金属塞930，并非仅与源极区域924，而是一同与p型基极区域916以及p+型扩散区域932电气连接(参照图18)。因此，在雪崩击穿时以及体二极管反向恢复时，产生的电子空穴对中的空穴(hole)h(参照图18中用符号h表示的白圈)就会经由基极区域916、p+型扩散区域932以及金属塞930被吸引至源电极934。
此处，由于栅极焊盘部R2处不存在金属塞930，因此栅极焊盘部R2处产生的空穴h，就会经由基极区域916通过栅极焊盘部R2附近的金属塞930回收。但是，由于有来自栅极焊盘部R2的空穴h会集中于栅极焊盘部R2附近的金属塞930处，因此仅仅依靠栅极焊盘部R2附近的金属塞930，从而有可能无法充分地回收空穴h。而没有通过栅极焊盘部R2附近的金属塞930回收的空穴h就会通过沟槽918附近，并且被别的金属塞930回收。此时，空穴h就会对特定的栅极绝缘膜920A、特定的栅极绝缘膜920A与对应特定的栅极绝缘膜的栅电极(以下，称为特定的栅电极)922A的界面，或是n-型柱形区域913与特定的栅极绝缘膜920A的界面造成损伤，并且可能因栅极击穿或特定的栅极绝缘膜920A退化最终导致电气特性发生变动(参照图18)。
再有，在载流子类型与功率MOSFET900相反的功率MOSFET中，所产生的电子空穴对中的电子展示出与上述空穴h同样的运动状态。因此，即便是在载流子类型与功率MOSFET900相反的功率MOSFET中，基于与上述同样的理由，同样会产生与功率MOSFET同样的问题。
发明内容
本发明是基于上述情况而完成，并且由以下的构成所组成。
【1】本发明的功率半导体装置，具有由交互排列的第一导电型柱形区域以及第二导电型柱形区域所构成的超级结结构，并且划分有：从作为所述第一导电型柱形区域以及所述第二导电型柱形区域的表面侧的上端面侧看作为形成有有源元件电极的区域的有源元件部、以及从所述上端面看作为形成有栅极焊盘电极的区域的栅极焊盘部，其特征在于：所述有源元件部，包括：低电阻半导体层；沿规定的方向按规定的间隔排列的多个所述第一导电型柱形区域；沿所述规定的方向与所述第一导电型柱形区域交互排列的多个所述第二导电型柱形区域；形成于所述第一导电型柱形区域以及所述第二导电型柱形区域表面的第二导电型基极区域；从上端面侧看形成于存在有所述第一导电型柱形区域的区域内的，并且被形成为：在贯穿所述基极区域后直至到达所述第一导电型柱形区域的深度位置上的沟槽；形成于所述沟槽的内周面上的栅极绝缘膜；经由所述栅极绝缘膜埋设至所述沟槽内部的栅电极；配置于所述基极区域的表面的，同时被形成为至少有一部分暴露在所述沟槽的内周面上的第一导电型高浓度扩散区域；至少覆盖所述第一导电型高浓度扩散区域、所述栅极绝缘膜、以及所述栅电极的层间绝缘膜；形成于从所述上端面侧看存在有所述第二导电型柱形区域的区域内的，并且在贯穿所述层间绝缘膜后至少到达所述基极区域的接触孔；在所述接触孔的内部填充规定的金属后形成的金属塞；被形成为与所述金属塞的底面接触的，并且比所述基极区域的掺杂物浓度更高的第二导电型高浓度扩散区域；以及形成于所述层间绝缘膜上的，并且经由所述金属塞与所述基极区域、所述第一导电型高浓度扩散区域、以及所述第二导电型高浓度扩散区域电气连接的所述有源元件电极，所述栅极焊盘部，包括：与所述有源元件部共通的所述低电阻半导体层；所述第一导电型柱形区域；所述第二导电型柱形区域；与所述有源元件部共通的所述基极区域；与所述有源元件部共通的所述层间绝缘膜；以及形成于所述层间绝缘膜上的所述栅极焊盘电极，其中，从与所述规定的方向相平行的，并且包含所述栅极焊盘部的规定的截面看所述功率半导体装置时，所述有源元件部在所述第二导电型柱形区域中距离所述栅极焊盘部最近的规定的第二导电型柱形区域，与同所述沟槽相接触的所述第一导电型柱形区域中距离所述栅极焊盘部最近的规定的第一导电型柱形区域之间，具备至少一个所述第一导电型柱形区域。
【2】在本发明的功率半导体装置中，理想的情况是：所述有源元件部，从所述上端面侧看在所述规定的第一导电型柱形区域与所述规定的第二导电型柱形区域之间形成有所述第一导电型柱形区域的区域上也具备：所述接触孔、所述金属塞、以及所述第二导电型高浓度扩散区域。
【3】在本发明的功率半导体装置中，理想的情况是：在从所述规定的截面上看时，所述有源元件部在每个从所述上端面侧看形成有所述第二导电型柱形区域的区域上，分别具备多组所述接触孔、所述金属塞、以及所述第二导电型高浓度扩散区域。
【4】在本发明的功率半导体装置中，理想的情况是：所述有源元件部具备多组所述沟槽、所述栅极绝缘膜、以及所述栅电极，并且在所述有源元件部中，所述第一导电型高浓度扩散区域仅形成在：彼此相邻的两个所述沟槽间的，所述沟槽与距离所述沟槽最近的所述金属塞之间。
【5】在本发明的功率半导体装置中，理想的情况是：所述规定的金属为钨。
【6】在本发明的功率半导体装置中，理想的情况是：所述有源元件部具备多组所述沟槽、所述栅极绝缘膜、以及所述栅电极，并且在所述有源元件部中，彼此相邻的两个所述沟槽的间隔至少为2.5μm。
【7】在本发明的功率半导体装置中，理想的情况是：所述有源元件部具备多组所述沟槽、所述栅极绝缘膜、以及所述栅电极，并且在所述有源元件部中，彼此相邻的两个所述栅电极的间隔为所述金属塞的宽度的至少五倍。
【8】在本发明的功率半导体装置中，理想的情况是：所述接触孔被形成为：直至比所述第一导电型高浓度扩散区域的底面更深的深度位置上。
【9】在本发明的功率半导体装置中，理想的情况是：在以所述层间绝缘膜与所述第一导电型高浓度扩散区域之间的界面为基准时，所述基极区域的最深部的深度位置在0.5μm～2.0μm范围内。
【10】在本发明的功率半导体装置中，理想的情况是：所述第二导电型高浓度扩散区域被形成为：从所述金属塞的所述底面贯穿所述基极区域后到达所述第二导电型柱形区域或所述第一导电型柱形区域。
【11】本发明的功率半导体装置的制造方法，用于制造本发明的功率半导体装置，其特征在于，依次包括：半导体基体准备工序，准备具有：低电阻半导体层、沿规定的方向按规定的间隔排列的多个所述第一导电型柱形区域、以及沿所述规定的方向与所述第一导电型柱形区域交互排列的多个所述第二导电型柱形区域的半导体基体；沟槽形成工序，在制造后被划分为有源元件部的，并且，从作为所述第一导电型柱形区域以及所述第二导电型柱形区域的表面侧的上端面侧看存在有所述第一导电型柱形区域的区域上,形成沟槽；栅电极形成工序，在所述沟槽的内周面形成栅极绝缘膜后，经由所述栅极绝缘膜在所述沟槽的内部形成栅电极；基极区域形成工序，将第二导电型基极区域形成在从所述第一导电型柱形区域以及所述第二导电型柱形区域的表面开始直至比所述沟槽的最底部更浅的深度位置上；第一导电型高浓度扩散区域形成工序，在所述基极区域的表面形成第一导电型高浓度扩散区域，从而使其至少有一部分暴露在所述沟槽的内周面上；层间绝缘膜形成工序，形成至少覆盖所述第一导电型高浓度扩散区域、所述栅极绝缘膜、以及所述栅电极的层间绝缘膜；接触孔形成工序，在制造后被划分为所述有源元件部的，并且从所述上端面看至少存在有所述第二导电型柱形区域的区域内，形成接触孔从而使其在贯穿所述层间绝缘膜后至少到达所述基极区域；第二导电型高浓度扩散区域形成工序，形成于所述接触孔的底面相接触的，并且比所述基极区域掺杂物浓度更高的第二导电型高浓度扩散区域；金属塞形成工序，通过在所述接触孔的内部填充规定的金属从而形成金属塞；以及电极形成工序，在制造后被划分为有源元件部的第一区域的所述层间绝缘膜上，经由所述金属塞形成与所述基极区域、所述第一导电型高浓度扩散区域、以及所述第二导电型高浓度扩散区域电气连接的有源元件部电极，并且在制造后被划分为栅极焊盘部的第二区域的所述层间绝缘膜上，形成与所述有源元件部电极隔开的栅极焊盘电极，其中，在所述沟槽形成工序中，形成所述沟槽从而使：从与所述规定的方向相平行的，并且在制造后包含所述第二区域的规定的截面看所述半导体基体时，在所述第一区域中，所述第二导电型柱形区域中距离所述第二区域最近的规定的第二导电型柱形区域，与所述沟槽形成后同所述沟槽相接触的所述第一导电型柱形区域中距离所述第二区域最近的规定的第一导电型柱形区域之间，存在至少一个所述第一导电型柱形区域。
发明效果
根据本发明的功率半导体装置，由于具备了金属塞，因此能够与功率MOSFET900一样，不必再形成大直径的接触孔，从而能够成为一种被微细化的功率半导体装置。其结果就是：本发明所涉及的功率半导体装置，是一种符合电子器件低成本化以及小型化要求的功率半导体装置。
另外，根据本发明的功率半导体装置，由于具有由交互排列的第一导电型柱形区域以及第二导电型柱形区域所构成的超级结结构，因此与功率MOSFET900一样，能够在维持高耐压的同时降低电阻。
另外，根据本发明的功率半导体装置，由于具备金属塞，并且，从规定的截面看功率半导体装置时，有源元件部在第二导电型柱形区域中距离栅极焊盘部最近的规定的第二导电型柱形区域，与同沟槽相接触的第一导电型柱形区域中距离栅极焊盘部最近的规定的第一导电型柱形区域之间，具备至少一个第一导电型柱形区域(换言之，具备在距离栅极焊盘部近的位置上未与沟槽接触的第一导电型柱形区域)，因此，即便是在金属塞的构成上与功率MOSFET900相同，也能够在栅极焊盘部与特定的沟槽之间配置多个金属塞。所以，根据本发明的功率半导体装置，即便是在栅极焊盘部所产生的电子空穴对中的空穴或电子无法被栅极焊盘部附近的金属塞充分回收的情况下，也能够在其通过特定的沟槽附近之前，通过别的金属塞回收(参照后述图3)。
其结果就是，根据本发明的功率半导体装置，就能够防止：在雪崩击穿时以及体二极管反向恢复时，空穴或电子对特定的栅极绝缘膜、以及特定的栅极绝缘膜与特定的栅电极之间的界面，或是n-型柱形区域与特定的栅极绝缘膜之间的界面造成损伤，从而防止因栅极击穿或特定的栅极绝缘膜退化最终导致电气特性发生变动。因此，本发明的功率半导体装置，就成为了一种具备大击穿耐量的功率半导体装置。
因此，本发明的功率半导体装置，是一种：能够满足电子器件低成本化以及小型化要求的，并且能够在维持高耐压的同时减低导通电阻的，具备高击穿耐量的功率半导体装置。
根据本发明的功率半导体装置的制造方法，由于：会形成金属塞，并且在半导体基体准备工序中准备的是具备多个第一导电型柱形区域以及多个第二导电型柱形区域的半导体基体，而且，在沟槽形成工序中，是形成沟槽从而使：从规定的截面看半导体基体时，在制造后被划分为有源元件部的第一区域中，规定的第二导电型柱形区域与规定的第一导电型柱形区域之间存在至少一个第一导电型柱形区域，因此能够制造：满足电子器件低成本化以及小型化要求的，并且在维持高耐压的同时减低导通电阻的，具备高击穿耐量的功率半导体装置。
再有，本发明的功率半导体装置的“在维持高耐压的同时减低导通电阻”这一效果由于上述以往的功率MOSFET900也具有同样的效果，因此可以明白，这一效果是与不具备超级结结构的功率半导体装置相比较后的效果。
本发明的功率半导体装置(例如，参照后述的实施方式一所涉及的功率半导体装置100)，与具备超级结结构的以往的功率半导体装置(例如，背景技术中的功率MOSFET900)相比，由于减少了一条沟槽，因此从此观点来说，并不能降低“导通电阻”。但是，在微细化的功率半导体装置中，沟槽数量上存在有一条的不同几乎不会给性能带来差异。因此从此观点来说，本发明的功率半导体装置可以说，具备“与具备超级结结构的以往的功率半导体装置相比，在导通电阻几乎不会升高的情况下维持高耐压”的效果。
附图说明
图1是实施方式一涉及的功率半导体装置100的一部分截面图(以下，将“功率半导体装置的一部分截面图”简称为“截面图”)。图1对应后述的图2中A1-A1截面。符号110则表示半导体基体。
图2是实施方式一涉及的功率半导体装置100的一部分平面图(也称为上端面图。以下，将“功率半导体装置的一部分平面图”简称为“平面图”)。在图2中，为了便于查看栅电极122以及金属塞130的构成，并没有标示出除：栅电极122、金属塞130、栅极焊盘电极135、以及栅极指(gate finger)138之外的构成要素或符号。另外，在图2中，比栅极指138更外侧的构造(耐压区域等)也没有进行标示。
图3是实施方式一涉及的功率半导体装置100中在雪崩击穿时以及体二极管反向恢复时，用于对空穴h经由p+型扩散区域132以及金属塞130被源电极134所吸引的情况进行说明的截面图。图3中的箭头标示空穴h的大致移动路径。另外，该箭头的粗细是为了便于标示空穴h的量，用粗箭头表示的路径为多数空穴h的移动路径。这在图18中同样如此。
图4是用于说明实施方式一涉及的功率半导体装置的制造方法的截面图。图4中的(a)～图4中的(d)是各工序图。
图5是用于说明实施方式一涉及的功率半导体装置的制造方法的截面图。图5中的(a)～图5中的(d)是各工序图。
图6是用于说明实施方式一涉及的功率半导体装置的制造方法的截面图。图6中的(a)～图6中的(d)是各工序图。
图7是用于说明实施方式一涉及的功率半导体装置的制造方法的截面图。图7中的(a)～图7中的(d)是各工序图。
图8是用于说明实施方式一涉及的功率半导体装置的制造方法的截面图。图8中的(a)～图8中的(c)是各工序图。
图9是实施方式二涉及的功率半导体装置102的截面图。
图10是实施方式三涉及的功率半导体装置104的截面图。
图11是实施方式四涉及的功率半导体装置106的截面图。
图12是实施方式五涉及的功率半导体装置108的截面图。
图13是变形例一涉及的功率半导体装置100A的截面图。
图14是变形例二涉及的功率半导体装置100B的截面图。在图14中，为了便于查看栅电极122以及金属塞130的构成，并没有标示出除：栅电极122、金属塞130、栅极焊盘电极135、以及栅极指138之外的构成要素或符号。另外，在图14中，比栅极指138更外侧的构造(耐压区域等)也没有进行标示。
图15是变形例三涉及的功率半导体装置100C的截面图。
图16是变形例四涉及的功率半导体装置100D的截面图。
图17是背景技术涉及的功率MOSFET900的截面图。符号910则表示半导体基体。
图18是背景技术涉及的功率MOSFET900中在雪崩击穿时以及体二极管反向恢复时，用于对空穴h经由p+型扩散区域932以及金属塞930被源电极934所吸引的情况进行说明的截面图。
具体实施方式
以下，将依据附图中所示的实施方式，对本发明的功率半导体装置以及功率半导体装置的制造方法进行说明。另外，各附图仅为简图，并不一定严谨地反映实际尺寸。再有，各实施方式间即便在形状等上存有差异，但是在本质上具备同样功能的情况下，各实施方式则各自使用同样的符号。
【实施方式一】
1.实施方式一涉及的功率半导体装置100的构成
实施方式一涉及的功率半导体装置100为用于DC-DC转换器等的各种电源装置等中的沟槽栅极功率MOSFET。实施方式一涉及的功率半导体装置100的耐压为300V以上，例如为600V。
实施方式一涉及的功率半导体装置100如图1所示，具有由交互排列的n-柱形区域113以及p-柱形区域115所构成的超级结结构，并且划分有：从作为n-柱形区域113以及p-柱形区域115的表面侧的上端面侧看作为形成有源电极134的区域的有源元件部R1、以及从上端面看作为形成有栅极焊盘电极135的区域的栅极焊盘部R2。
有源元件部R1，包括：n+型低电阻半导体层112；沿规定的方向按规定的间隔排列的多个n-柱形区域113；沿所述规定的方向与n-柱形区域113交互排列的多个p-柱形区域115；形成于n-柱形区域113以及p-柱形区域115表面的p型基极区域116；从上端面侧看形成于存在有n-柱形区域113的区域内的，并且被形成为：在贯穿基极区域116后直至到达n-柱形区域113的深度位置上的沟槽118；形成于沟槽118的内周面上的栅极绝缘膜120；经由栅极绝缘膜120埋设至沟槽118内部的栅电极122；配置于基极区域116的表面的，同时被形成为有一部分暴露在沟槽118的内周面上的n+型源极区域124；至少覆盖基极区域116、源极区域124、栅极绝缘膜120、以及栅电极122的层间绝缘膜126；形成于从上端面侧看存在有p-柱形区域115的区域内的，并且在贯穿层间绝缘膜126后至少到达基极区域116的接触孔128；在接触孔128的内部填充规定的金属后形成的金属塞130；被形成为与金属塞130的底面接触的，并且比基极区域116的掺杂物浓度更高的p+型扩散区域132；形成于层间绝缘膜126上的，并且经由金属塞130与基极区域116、源极区域124、以及p+型扩散区域132电气连接的源电极134；以及形成在低电阻半导体层112上的漏电极136。
栅极焊盘部R2，包括：与有源元件部R1共通的低电阻半导体层112；n-柱形区域113；p-柱形区域115；与有源元件部R1共通的基极区域116；与有源元件部R1共通的层间绝缘膜126；形成于层间绝缘膜126上的栅极焊盘电极135、以及与有源元件部R1共通的漏电极136。再有，栅极焊盘部R2中的n-柱形区域113以及p-柱形区域115，与有源元件部R1中的n-柱形区域113以及p-柱形区域115具有同样的构成以及功能。
栅极焊盘电极135处电气连接有栅极指138(参照图2)。另外，从上端面侧看形成有栅极指138的区域，既不包含在有源元件部R1中也不包含在栅极焊盘部R2中。
从与规定的方向相平行的，并且包含栅极焊盘部R2的规定的截面(例如，图1所示的截面)看功率半导体装置100时，有源元件部R1在p-柱形区域115中距离栅极焊盘部R2最近的规定的p-柱形区域115A，与同沟槽118相接触的n-柱形区域113中距离栅极焊盘部R2最近的规定的n-柱形区域113A之间，具备一个n-柱形区域113B。在n-柱形区域113中的n-柱形区域113B不与沟槽118相接触。
功率半导体装置100也可称为是一种：在存在有n-柱形区域113的区域中距离栅极焊盘部R2最近的至少一个区域(在实施方式一中为一个区域)上，未形成有沟槽118、栅极绝缘膜120、以及栅电极122的功率半导体装置。
另外，在实施方式一中，第一导电型掺杂物为n型掺杂物，第二导电型掺杂物为p型掺杂物。因此，在功率半导体装置100中，n-柱形区域113对应第一导电型柱形区域，p-柱形区域115对应第二导电型柱形区域。另外，源极区域124对应第一导电型高浓度扩散区域，p+型扩散区域132对应第二导电型高浓度扩散区域。再有，在实施方式一中，源电极134对应有源元件电极。
规定的p-柱形区域115A只是对在位于规定的位置上的p-柱形区域115附加上了特殊的符号。作为构成来说，其与其他的p-柱形区域115是相同的。另外，规定的n-柱形区域113A以及n-柱形区域113B与其他的n-柱形区域113的关系同样如此。因此，在本说明书中，单单记载“p-柱形区域115”的情况下也包含有规定的p-柱形区域115A，单单记载“n-柱形区域113”的情况下也包含有规定的n-柱形区域113A以及n-柱形区域113B。
功率半导体装置100的有源元件部R1具备多组沟槽118、栅极绝缘膜120、以及栅电极122。
在实施方式一涉及的功率半导体装置100中，沟槽118、栅电极122、源极区域124、接触孔128、以及金属塞130均从平面上看被形成为呈条纹状(参照图2)。再有，栅电极122通过未图示的连结部与栅极焊盘电极135或栅极指138连接。
彼此连接的两个栅电极122的间隔(间距宽度)为金属塞130宽度(条纹宽度)的至少五倍。另外，彼此相邻的两个栅电极122的间隔例如至少为2.5μm，例如为10μm。
在本说明书以及各附图中，关于本发明中的沟槽118、栅极绝缘膜120、以及栅电极122的各自中，在沿规定的方向看时距离栅极焊盘部R2最近的一个，将以规定的沟槽118A、规定的栅极绝缘膜120A、以及规定的栅电极122A来进行说明。规定的沟槽118A、规定的栅极绝缘膜120A、以及规定的栅电极122A的构成，分别与沟槽118、栅极绝缘膜120、以及栅电极122的构成相同。因此，在本说明书中，单单记载“沟槽118”的情况下也包含有规定的沟槽118A，单单记载“栅极绝缘膜120”的情况下也包含有规定的栅极绝缘膜120A，单单记载“栅电极122”的情况下也包含有规定的栅电极122A。
在本说明书中，“彼此相邻”是指：不仅是从整体上看，也包含从规定的截面上看的情况。以沟槽为例说明的话，例如，在沟槽为格子状，并且沟槽与沟槽相连的情况下，从规定的切割面上看彼此相邻(彼此不相连)也包含在“彼此相邻的两个沟槽”中。另外，在本说明书中，“彼此相邻的两个沟槽之间”不仅是指位于从平面上看时沟槽与沟槽之间的直线上的位置，也包含位于从该直线上多少有些偏差的位置上。
低电阻半导体层112的厚度例如在100μm～400μm范围内，低电阻半导体层112的掺杂物浓度例如在1×1019cm-3～1×1020cm-3范围内。从基极区域116的下端面至低电阻半导体层112的上端面的距离，例如为5μm～120μm范围内。在以层间绝缘膜126与源极区域124的界面为基准时，基极区域116的最深部的深度位置例如为0.5μm～2.0μm范围内。基极区域116的掺杂物浓度例如为5×1016cm-3～1×1018cm-3范围内。
在实施方式一涉及的功率半导体装置100中，由于低电阻半导体层112附近存在的n-型区域，多个n-柱形区域113彼此连接。n-柱形区域113也可以说是由n-型区域中未形成有p-柱形区域115的部分中的一部分所构成的。
再有，多个n-柱形区域113可以不彼此连接。在本发明中，能够使用多种超级结结构。
在功率半导体装置100中，n-柱形区域113与p-柱形区域115几乎为相同宽度，并且n-柱形区域113与p-柱形区域115处于电荷平衡的状态下。n-柱形区域113以及p-柱形区域115的宽度例如各自为6μm。n-柱形区域113以及p-柱形区域115的掺杂物浓度例如各自为5×1014cm-3～1×1016cm-3范围内。
在以层间绝缘膜126与源极区域124的界面为基准时，源极区域124的最深部的深度位置，例如为0.1μm～0.4μm范围内。源极区域124的掺杂物浓度例如为5×1019cm-3～2×1020cm-3范围内。
沟槽118的深度例如为3μm。栅极绝缘膜120是由通过热氧化法形成的厚度例如为100nm的二氧化硅膜构成的。栅电极122是由通过CVD法以及离子注入法形成的低电阻多晶硅膜构成的。层间绝缘膜126是由通过CVD法形成的厚度例如为1000nm的PSG膜构成的。
接触孔128以及金属塞130的条纹宽度，例如为0.5μm。
接触孔128的内表面上形成有势垒金属(未图示)，并且金属塞130是规定的金属经由该势垒金属后被填充至接触孔128的内部从而形成的。规定的金属例如为钨。
在实施方式一涉及的功率半导体装置100中，有源元件部R1从上端面侧看在规定的n-柱形区域113A与规定的p-柱形区域115A之间形成有n-柱形区域113B的区域上也具备：接触孔128、金属塞130、以及p+型扩散区域132。
在功率半导体装置100中，从规定的截面看时，有源元件部R1在每个从n-柱形区域113以及p-柱形区域115的表面侧看时形成有p-柱形区域115的区域上，分别具备两组接触孔128、金属塞130、以及p+型扩散区域132。
另外，在功率半导体装置100中，源极区域124仅形成在：彼此相邻的两个沟槽118之间的，沟槽118与距离沟槽118最近的金属塞130之间。换言之，彼此相邻的两个金属塞130之间未形成有源极区域124。
在彼此相邻的两个沟槽118之间，金属塞130是以等间隔的间距形成的。某个沟槽118与距离该沟槽118最近的金属塞130之间的间隔，与彼此相邻的两个金属塞130之间的间隔相等。通过这样的构成，在雪崩击穿时以及体二极管反向恢复时，就能够获得：使n-柱形区域113处产生的载流子(空穴)经由p-柱形区域115、基极区域116、p+型扩散区域132、以及金属塞130，均等地吸引至源电极134处的效果。
金属塞130的间隔与金属塞130的宽度为一样长或更长，例如为0.5μm。
p+型扩散区域132的最深部的深度位置被形成为比源极区域124更深。p+型扩散区域132的掺杂物浓度比基极区域116更高，例如在5×1018cm-3～1×1020cm-3范围内。
源电极134由通过溅射法(Sputtering)形成的厚度例如为4μm的铝系金属(例如，Al-Cu系合金)构成。漏电极136由Ti-Ni-Au等的多层金属膜形成，例如被形成为多层金属膜整体厚度为0.5μm。
在功率半导体装置100中，在雪崩击穿时以及体二极管反向恢复时空穴h运动就会如图3所示。具体将与功率半导体装置100的效果一同后述。
2.实施方式一涉及的功率半导体装置的制造方法
实施方式一涉及的功率半导体装置100，能够通过下述实施方式一涉及的功率半导体装置的制造方法来进行制造。
(1)半导体基体110准备工序
首先，准备具备n+型低电阻半导体层112、沿规定的方向按规定的间隔排列的多个n-柱形区域113、以及沿所述规定的方向与n-柱形区域113交互排列的多个p-柱形区域115的半导体基体110。
上述半导体基体110例如能够如下述般进行准备。
首先，准备具备n+型低电阻半导体层112以及形成在n+型低电阻半导体层112上的n-型区域114的半导体基体(参照图4中的(a))。作为这样半导体基体110，可以使用适宜的半导体基体，例如可以使用由在n+型低电阻半导体层112上通过外延生长法形成n-型区域114后构成的半导体基体。
接下来，对n-型区域114的表面进行氧化，并且形成氧化膜114’(参照图4中的(b))。接着，在氧化膜114’上形成具有对应p-柱形区域115的开口的掩膜(未图示)，并且通过使用该掩膜进行蚀刻，从而在氧化膜114’上形成开口部(参照图4中的(c))。接着，通过外延生长法形成p-半导体层115’(参照图4中的(d))。接着，通过CMP法在除n-型区域114的开口部内部以外的位置上将p-半导体层115’去除，从而形成p-柱形区域115，然后再通过蚀刻去除氧化膜114’(参照图5中的(a))。
(2)沟槽118形成工序
在n-型区域114的表面形成具有对应沟槽118的开口的掩膜(未图示)，并且通过使用该掩膜进行蚀刻，从而在：制造后被划分在有源元件部R1的，并且从作为n-柱形区域113以及p-柱形区域115的表面侧的上端面侧看存在有n-柱形区域113的区域内形成沟槽118(参照图5中的(b))。然后，在蚀刻后，去除掩膜，并通过牺牲氧化来平整沟槽118的表面。
这里，在实施方式一中的沟槽118形成工序中，在从与规定的方向相平行并且在制造后被划分在栅极焊盘部R2的，包含第二区域P2的规定的截面(参照图5中的(b)所示的截面)看半导体基体110时，按如下方法来形成沟槽118。即，形成沟槽118，使：在制造后被划分在有源元件部R1的第一区域P1中的，p-柱形区域115中距离第二区域P2最近的规定的p-柱形区域115A，与沟槽118形成后与沟槽118接触的n-柱形区域113中距离第二区域P2最近的规定n-柱形区域113A之间，存在有n-柱形区域113B。
也就是，在实施方式一中的沟槽118形成工序中，在第一区域P1中存在有n-柱形区域113的区域中距离第二区域P2最近的至少一个区域(在实施方式一中为一个区域)上，不形成沟槽118。
(3)栅电极122形成工序
接下来，在包含有沟槽118的内周面的n-型区域114的表面上通过热氧化法形成热氧化膜120’(参照图5中的(c))。此时，沟槽118的内周面的热氧化膜就会成为栅极绝缘膜120。然后，在该热氧化膜120’上使多晶硅122’堆积。接着，在该多晶硅122’的整个面上将n型掺杂物(例如，磷)离子注入(参照图5中的(d))，并使其热扩散。接着，除沟槽118的内部以外将多晶硅去除。通过这样，在沟槽118的内部通过栅极绝缘膜120形成栅电极122(参照图6中的(a))。
(4)基极区域116形成工序
接下来，在n-柱形区域113以及p-柱形区域115的表面上通过热氧化膜120’将p型掺杂物(例如，硼)离子注入(参照图6中的(b))。接着，使该p型掺杂物热扩散后，使基极区域116形成在从n-柱形区域113以及p-柱形区域115的表面开始直至比沟槽118最底部更浅的深度位置上(参照图6中的(c))。
(5)源极区域124形成工序(第一导电型高浓度扩散区域形成工序)
接下来，将具有对应源极区域124、栅极绝缘膜120、以及栅电极122的开口的掩膜M1形成在热氧化膜120’上，并且通过该掩膜M1将n型掺杂物(例如，砷)离子注入(参照图6中的(d))。接着，通过使该n型掺杂物热扩散，从而在基极区域116的表面上，形成源极区域124使其至少有一部分暴露在沟槽118的内周面上(参照图7中的(a))。
(6)层间绝缘膜126形成工序
接着，形成覆盖基极区域116、源极区域124、栅极绝缘膜120、以及栅电极122的层间绝缘膜126(参照图7中的(b))。具体为：在热氧化膜120’以及栅电极122上通过CVD法形成BPSG膜。通过这样，来形成由热氧化膜120’以及BPSG膜构成的层间绝缘膜126。
(7)接触孔128形成工序
接下来，将具有对应接触孔128的开口的掩膜(未图示)形成在层间绝缘膜126的表面。接着，使用该掩膜，在制造后被划分在有源元件部R1的，并且从作为n-柱形区域113以及p-柱形区域115的表面侧的上端面侧看存在有n-柱形区域113的区域内,通过进行蚀刻来形成接触孔128使其在贯穿层间绝缘膜126后到达基极区域116。蚀刻后，将掩膜去除(参照图7中的(c))。
(8)p+型扩散区域132形成工序(第二导电型高浓度扩散区域形成工序)
接下来，在层间绝缘膜126以及接触孔128的底面离子注入掺杂物浓度比基极区域116更高的p型掺杂物(例如硼)(参照图7中的(d))。接着，通过使该p型掺杂物热扩散，形成与接触孔128的底面相接触的p+型扩散区域132(参照图8中的(a))。
(9)金属塞130形成工序
接下来，通过溅射法在接触孔128的内侧面上将势垒金属(未图示)成膜，使该势垒金属活性化。下一步，通过CVD法在该势垒金属上通过将钨成膜，从而经由该势垒金属向接触孔128的内部填充钨。接着，通过利用MP法将层间绝缘膜126上的钨去除，从而使得钨仅在接触孔128的内部残留，从而形成金属塞130(参照图8中的(b))。作为势垒金属的组成成分，可以列举氮化钛(TiN)、钨化钛(TiW)、硅化钼(MoSi)等。
再有，通过形成金属塞130，与接触孔128的底面相接触的p+型扩散区域132就会与金属塞130的底面相接触。
(10)源电极134、栅极焊盘电极135、以及漏电极136形成工序
接下来，通过溅射法，在制造后被划分在有源元件部R1的第一区域P1的层间绝缘膜126上使Al-Cu系合金成膜，并且形成经由金属塞130与基极区域116、源极区域124、以及p+型扩散区域132电气连接的源电极134。另外，同样是通过溅射法，在制造后被划分在有栅极焊盘部R2的第二区域P2的层间绝缘膜126上，形成与源电极134隔开的栅极焊盘电极135。进一步地，同样通过溅射法，在层间绝缘膜126上，形成与栅极焊盘电极135电气连接的栅极指138。可以是在一次性形成源电极134、栅极焊盘电极135、以及栅极指138后，利用蚀刻等分隔开，另外，也可以是分别来形成。
在本工序中，在低电阻半导体层112上依次以Ti、Ni、Au的顺序将金属膜成膜，从而也形成漏电极136(参照图8中的(c))。
通过上述工序，就能够制造实施方式一涉及的功率半导体装置100。
3.实施方式一涉及的功率半导体装置100以及功率半导体装置的制造方法的效果
根据实施方式一涉及的功率半导体装置100，由于具备了金属塞130，因此与功率MOSFET900一样，不必再形成大直径的接触孔，从而能够成为一种微细化的功率半导体装置。其结果就是：实施方式一所涉及的功率半导体装置100，是一种符合电子器件低成本化以及小型化要求的功率半导体装置。
另外，根据实施方式一涉及的功率半导体装置100，由于具有由交互排列的n-柱形区域113以及p-柱形区域115所构成的超级结结构，因此与功率MOSFET900一样，能够在维持高耐压的同时降低电阻。
另外，根据实施方式一涉及的功率半导体装置100，由于具备金属塞130，并且，从规定的截面看功率半导体装置100时，有源元件部R1在规定的p-柱形区域115A，与规定的n-柱形区域113A之间，具备n-柱形区域113B(换言之，具备在距离栅极焊盘部R2近的位置上未与沟槽118接触的n-型柱形区域)，因此，即便是在金属塞130的构成上与功率MOSFET900相同，也能够在栅极焊盘部R2与特定的沟槽118A之间配置多个金属塞130。所以，根据实施方式一涉及的功率半导体装置100，即便是在栅极焊盘部R2所产生的空穴h无法被栅极焊盘部R2附近的金属塞130充分回收的情况下，也能够在其通过特定的沟槽118A附近之前，通过别的金属塞130回收(参照图3)。
其结果就是，根据实施方式一涉及的功率半导体装置100，就能够防止：在雪崩击穿时以及体二极管反向恢复时，空穴h对特定的栅极绝缘膜120A、以及特定的栅极绝缘膜120A与特定的栅电极122A之间的界面，或是n-型柱形区域113与特定的栅极绝缘膜120A之间的界面造成损伤，从而防止因栅极击穿或特定的栅极绝缘膜120A退化最终导致电气特性发生变动。因此，实施方式一涉及的功率半导体装置100，就成为了一种具备大击穿耐量的功率半导体装置。
因此，实施方式一涉及的功率半导体装置100，是一种：能够满足电子器件低成本化以及小型化要求的，并且能够在维持高耐压的同时减低导通电阻的，具备高击穿耐量的功率半导体装置。
另外，根据实施方式一涉及的功率半导体装置100，从上端面侧看形成有n-柱形区域113B的区域上也具备：接触孔128、金属塞130、以及p+型扩散区域132，因此就能够增加存在于栅极焊盘部R2至特定的栅极绝缘膜120A之间的金属塞130的数量从而提高空穴的回收率，其结果就是：能够进一步防止：在雪崩击穿时以及体二极管反向恢复时，空穴h对特定的栅极绝缘膜120A、以及特定的栅极绝缘膜120A与特定的栅电极122A之间的界面，或是n-型柱形区域113与特定的栅极绝缘膜120A之间的界面造成损伤，从而进一步防止因栅极击穿或特定的栅极绝缘膜120A退化最终导致电气特性发生变动。因此，实施方式一涉及的功率半导体装置100，就能够进一步提升击穿耐量。
另外，根据实施方式一涉及的功率半导体装置100，从规定的截面看时，有源元件部R1在每个从n-柱形区域113以及p-柱形区域115的表面侧看时形成有p-柱形区域115的区域上，分别具备两组接触孔128、金属塞130、以及p+型扩散区域132，因此根据该构成，也能够增加存在于栅极焊盘部R2至特定的栅极绝缘膜120A之间的金属塞130的数量从而提高空穴的回收率，其结果就是：能够进一步防止：在雪崩击穿时以及体二极管反向恢复时，空穴h对特定的栅极绝缘膜120A、以及特定的栅极绝缘膜120A与特定的栅电极122A之间的界面，或是n-型柱形区域113与特定的栅极绝缘膜120A之间的界面造成损伤，从而进一步防止因栅极击穿或特定的栅极绝缘膜120A退化最终导致电气特性发生变动。因此，从此观点来说，实施方式一涉及的功率半导体装置100，也能够进一步提升击穿耐量。
另外，根据实施方式一涉及的功率半导体装置100，从规定的截面看时，有源元件部R1在每个从n-柱形区域113以及p-柱形区域115的表面侧看时形成有p-柱形区域115的区域上，分别具备两组接触孔128、金属塞130、以及p+型扩散区域132，因此从平面上看沟槽118与p+型扩散区域132的间隔就会变短。因此，在雪崩击穿时以及体二极管反向恢复时，沟槽118底部产生的载流子(空穴)在直到被源电极134吸引为止的移动距离就会变短，从而在基极区域116与金属塞130之间就不易产生高电位差。所以，由源极区域124(n型)、基极区域116(p型)、以及n-柱形区域113(第一导电型柱形区域、n型)所构成的寄生晶体管(寄生npn晶体管)就会变得不易导通，其结果就是：功率半导体装置100能够进一步提升作为半导体装置整体的击穿耐量(特别是，MOSFET相对于雪崩击穿时以及di/dt击穿的耐量)。
另外，根据实施方式一涉及的功率半导体装置100，由于源极区域124与基极区域116之间的界面的面积变窄从而基极区域116的载流子(空穴)变得不易进入源极区域124中，因此上述的寄生晶体管(寄生npn晶体管)也会变得不易导通，从此观点来说，功率半导体装置100能够进一步提升作为半导体装置整体的击穿耐量。
另外，根据实施方式一涉及的功率半导体装置100，相比在每个形成有p-柱形区域115的区域上分别仅具备一组接触孔128、金属塞130、以及p+型扩散区域132的情况，就能够更加降低接触电阻。
另外，根据实施方式一涉及的功率半导体装置100，由于源极区域124仅形成在：彼此相邻的两个沟槽118间的，沟槽118与距离沟槽118最近的金属塞130之间，因此就能够将“源极区域124与基极区域116之间的界面”的面积变小从而使空穴h不易进入源极区域124中，其结果就是：能够使由源极区域124(n型)、基极区域116(p型)、以及n-柱形区域113(第一导电型柱形区域、n型)所构成的寄生晶体管(寄生npn晶体管)变得不易导通。
另外，根据实施方式一涉及的功率半导体装置100，由于规定的金属为钨，因此就能够使用容易填充至细微的(直径较小的)接触孔128内的钨来形成细微的金属塞130，其结果就是：能够容易使功率半导体装置100微细化。
然而，在源电极与源极区域直接接触的功率半导体装置中，有层间绝缘膜的区域与无层间绝缘膜的区域(接触的区域)之间栅电极会产生落差，因此安装时如果在源电极上进行焊丝接合的话，该落差部分(层间绝缘膜与接触的区域的界面部分的角部)就会因超声波导致应力集中从而有可能会损坏功率半导体装置。相对于此，根据实施方式一涉及的功率半导体装置100，由于使用钨从而能够容易使接触孔128以及金属塞130微细化，所以有层间绝缘膜126的区域与无层间绝缘膜126的区域(金属塞130形成的区域)之间就不容易产生落差，其结果就是：能够使源电极134平整地成膜。因此，根据实施方式一涉及的功率半导体装置100，即便是在安装时在源电极134上进行焊丝接合，也能够防止因超声波导致在层间绝缘膜126的一部分上的应力集中，其结果就是：能够防止功率半导体装置100被损坏。
另外，根据实施方式一涉及的功率半导体装置100，由于相互邻接的两个栅电极122的间隔至少为2.5μm，因此能够减小栅极电容。其结果就是：在进行开关转换时，能够减低(与功率半导体装置100连接的)栅极驱动电路相对于栅电极122进出的电荷量，从而能够降低驱动损耗。
即，(1)在开启时(Turn ON)，栅极驱动电路相对于栅电极122施加正偏置(Plusbias)，并流通栅极电流。将栅极电流量与通电时间相乘后，得到栅极电荷量。由于一旦栅极电容变小则栅极电荷量就会减少，因此栅极电流量与通电时间的乘积就会维持在较小的水平上。其结果就是：能够减少栅极电流量、或能够缩短通电时间，从而在结果上能够降低驱动电路一侧的电力损耗。
另外，(2)在关断时(Turn OFF)，栅极驱动电路相对于栅电极122施加负偏置(Minus bias)，并吸引栅极电流。此时，(a)在栅极电荷量变少时，如果在将栅极电流量维持在与之前同等的水平上，并且缩短通电时间的情况下，由于栅极电流量与通电时间的乘积就会维持在较小的水平上，因此就能够减少栅极驱动电路相对于栅电极的进出电荷量。其结果就是：能够降低驱动损耗。
另外，(b)即便是在有意放慢MOSFET的开关速度，并且为了避免电路上产生振铃和噪音，在栅电极122与栅极驱动电路之间插入大的外置栅极电容的情况下，由于该外置栅极电容具有压缩栅极电流量的效果，并且能够延长通电时间，从而延长开关时间，因此作为栅极电流量与通电时间的乘积的栅极电荷量就会维持在较小的水平上，其结果就是：能够降低驱动损耗。
因此，如上述(1)以及(2)中记载般，在开关转换时，就能够减少栅极驱动电路相对于栅电极122的进出电荷量，其结果就是：能够降低驱动损耗。
再有，在栅极电荷量变少时，将栅极电流量维持在与之前同等的水平上并缩短通电时间的话，虽然可以加快开关速度，并且能够使电路高速运行，但是，一旦加快开关速度，就会增加电路中振铃和噪音产生的可能性，并且可能导致MOSFET进入雪崩状态，或是增加体二极管反向恢复时处于急剧地di/dt状态中的可能性。不过，根据实施方式一涉及的功率半导体装置100，由于如前述般相对于MOSFET雪崩击穿以及di/dt击穿具有很强的耐量，因此，实际运行中MOSFET被破坏的危险就会被降低。
另外，即便是在有意放慢MOSFET的开关速度，并且为了避免电路上产生振铃和噪音，在栅电极126与栅极驱动电路之间插入大的外置栅极电容的情况下，由于该外置栅极电容具有压缩栅极电流量的效果，并且能够延长通电时间，从而延长开关时间。其结果就是：由于开关速度放缓，并且开关时间延长，因此能够dv/dt就会放缓，从而避免电路中产生振铃和噪音。
因此，根据实施方式一涉及的功率半导体装置100，通过减少栅极电容，从而能够在不失去减低驱动损耗的效果的情况下扩大开关速度的调整幅度，其结果就是：能够广泛满足来自于应用电路(Application circuit)的需求。
另外，根据实施方式一涉及的功率半导体装置100，由于彼此相邻的两个栅电极122的间隔为金属塞130的宽度的至少五倍,并且彼此相邻的两个栅电极122的间隔相对于金属塞130变宽，从而能够相对地减小栅电极122的体积，因此从此意义上来说，也能够减小栅极电容。其结果就是：在开关转换时，能够减少栅极驱动电路相对于栅电极122的进出电荷量，从而降低驱动损耗。
另外，根据实施方式一涉及的功率半导体装置100，由于彼此相邻的两个栅电极122的间隔为金属塞132的宽度的至少五倍,因此从此意义上来说，也能够通过减小栅极电容，从而能够在不失去减低驱动损耗的效果的情况下扩大开关速度的调整幅度，其结果就是：能够广泛满足来自于应用电路的需求。
另外，根据实施方式一涉及的功率半导体装置100，由于接触孔128被形成至比源极区域124的底面更深的深度位置上，因此就能够防止因接触孔128的底部上形成的p+型扩散区域132与源极区域124之间的接触所导致的源极区域124的掺杂物浓度及区域面积与设计时相比产生变化，其结果就是：能够防止功率半导体装置100的特性发生改变。
另外，根据实施方式一涉及的功率半导体装置100，在以层间绝缘膜126与源极区域124之间的界面为基准时，由于基极区域116的深度在0.5μm～2.0μm范围内，因此是一种：在制造过程中就无需使掺杂物在高温下长时间进行扩散的，适合于微细化制造的功率半导体装置。
根据实施方式一涉及的功率半导体装置的制造方法，由于：会形成金属塞130，并且在半导体基体110准备工序中准备的是具备多个n-柱形区域113以及多个p-柱形区域115的半导体基体100，而且，在沟槽118形成工序中，是形成沟槽118从而使：从规定的截面看半导体基体110时，在第一区域P1中，规定的p-柱形区域115A与规定的n-柱形区域113B之间存在有n-柱形区域113B，因此能够制造：满足电子器件低成本化以及小型化要求的，并且在维持高耐压的同时减低导通电阻的，具备高击穿耐量的实施方式一涉及的功率半导体装置100。
【实施方式二】
实施方式二涉及的功率半导体装置102基本上与实施方式一涉及的功率半导体装置100具有同样的构成，但是在：接触孔、金属塞、以及p+型扩散区域的组数上不同于实施方式一涉及的功率半导体装置100。即，在实施方式二涉及的功率半导体装置102中，如图9所示，在从规定的界面看时，有源元件部R1在每个从n-柱形区域113以及p-柱形区域115的表面侧看时形成有n-柱形区域113或p-柱形区域115的区域上，分别具备一组接触孔128、金属塞130、以及p+型扩散区域132。
实施方式二涉及的功率半导体装置102虽然在接触孔、金属塞、以及p+型扩散区域的组数上不同于实施方式一涉及的功率半导体装置100，但是由于同样具备金属塞130、具有超级结结构、并且，在规定的p-柱形区域115A与规定的n-柱形区域113A之间具备有n-柱形区域113B，因此，与实施方式一涉及的功率半导体装置100一样，是一种满足电子器件低成本化以及小型化要求的，并且在维持高耐压的同时减低导通电阻的，具备高击穿耐量的功率半导体装置。
再有，实施方式二涉及的功率半导体装置102由于除了接触孔、金属塞、以及p+型扩散区域的组数以外与实施方式一涉及的功率半导体装置100具有同样的构成，因此也同样具有实施方式一涉及的功率半导体装置100所具有的效果。
【实施方式三】
实施方式三涉及的功率半导体装置104基本上与实施方式一涉及的功率半导体装置100具有同样的构成，但是在：从上端面侧看在形成有第一导电型柱形区域(n-柱形区域113B)上未形成有接触孔、金属塞、以及p+型扩散区域这一点上不同于实施方式一涉及的功率半导体装置100(参照图10)。
实施方式三涉及的功率半导体装置104虽然在从上端面侧看在形成有n-柱形区域113B上未形成有接触孔、金属塞、以及p+型扩散区域这一点上不同于实施方式一涉及的功率半导体装置100，但是由于同样具备金属塞130、具有超级结结构、并且，在规定的p-柱形区域115A与规定的n-柱形区域113A之间具备有n-柱形区域113B，因此，与实施方式一涉及的功率半导体装置100一样，是一种满足电子器件低成本化以及小型化要求的，并且在维持高耐压的同时减低导通电阻的，具备高击穿耐量的功率半导体装置。
再有，实施方式三涉及的功率半导体装置104由于除了：从上端面侧看在形成有n-柱形区域113B上未形成有接触孔、金属塞、以及p+型扩散区域以外与实施方式一涉及的功率半导体装置100具有同样的构成，因此也同样具有实施方式一涉及的功率半导体装置100所具有的效果。
【实施方式四】
实施方式四涉及的功率半导体装置106基本上与实施方式一涉及的功率半导体装置100具有同样的构成，但是在：接触孔、金属塞、以及P+型扩散区域的深度上不同于实施方式一涉及的功率半导体装置100。即，在实施方式四涉及的功率半导体装置106中，如图11所示，P+型扩散区域132被形成为：从金属塞130的底面开始在贯穿基极区域116后直至到达p-型柱形区域115。另外，在实施方式四中，伴随着上述构成，接触孔128以及金属塞130的深度也变得比实施方式一更深。
像这样，实施方式四涉及的功率半导体装置106虽然在接触孔、金属塞、以及P+型扩散区域的深度上不同于实施方式一涉及的功率半导体装置100，但是由于同样具备金属塞130、具有超级结结构、并且，在规定的p-柱形区域115A与规定的n-柱形区域113A之间具备有n-柱形区域113B，因此，与实施方式一涉及的功率半导体装置100一样，是一种满足电子器件低成本化以及小型化要求的，并且在维持高耐压的同时减低导通电阻的，具备高击穿耐量的功率半导体装置。
另外，根据实施方式四涉及的功率半导体装置106，P+型扩散区域132被形成为：从金属塞130的底面开始在贯穿基极区域116后直至到达p-型柱形区域115，也就是说，由于P+型扩散区域132被形成得较深，因此P+型扩散区域132的底部与p-型柱形区域115之间的界面附近的电场强度就会变大。所以，在该界面附近就容易引发碰撞电离效应，从而在雪崩击穿时容易产生电子空穴对。该界面附近产生出的电子空穴对的空穴或电子就会在不通过栅极绝缘膜120附近的情况下，经由位于产生电子空穴对的位置附近的P+型扩散区域132以及金属塞130，被源电极134回收。其结果就是：在实施方式四涉及的功率半导体装置106中，不容易产生：伴随雪崩击穿所带来的栅极击穿以及栅极绝缘膜120的退化所导致的电气特性发生改变。因此，根据实施方式四涉及的功率半导体装置106，就能够进一步提升半导体装置整体的击穿耐量。
另外，根据实施方式四涉及的功率半导体装置106，由于存在有到达p-型柱形区域115的P+型扩散区域132，因此电场强度就会得到分散，从而沟槽118的底部与n-型柱形区域113之间的界面附近的电场强度就会得到降低。也就是说，在实施方式四涉及的功率半导体装置106中，由于在雪崩击穿时产生的空穴因电场而加速的势头(载流子的能量)就会得以减弱，因此就不容易产生：伴随雪崩击穿所带来的栅极击穿以及栅极绝缘膜120的退化所导致的电气特性发生改变。因此，根据实施方式四涉及的功率半导体装置106，就能够进一步提升半导体装置整体的击穿耐量。
再有，实施方式四涉及的功率半导体装置106由于除了：接触孔、金属塞、以及P+型扩散区域的深度以外与实施方式一涉及的功率半导体装置100具有同样的构成，因此也同样具有实施方式一涉及的功率半导体装置100所具有的效果。
【实施方式五】
实施方式五涉及的功率半导体装置108基本上与实施方式一涉及的功率半导体装置100具有同样的构成，但是在：接触孔、金属塞、以及p+型扩散区域的组数上不同于实施方式一涉及的功率半导体装置100。即，在实施方式五涉及的功率半导体装置108中，如图12所示，在从规定的界面看时，有源元件部R1在每个从上端面看形成有n-柱形区域113或p-柱形区域115的区域上，具备四组接触孔128、金属塞130、以及p+型扩散区域132。
另外，接触孔、金属塞、以及第二导电型高浓度扩散区域(上述各实施方式中的P+型扩散区域)的组数并不限于一组、两组、或四组。在本发明的功率半导体装置中，也可以是：在每个从上端面看形成有第一导电型柱形区域或第二导电型柱形区域的区域上，分别具备三组或五组接触孔、金属塞、以及第二导电型高浓度扩散区域。而且，单个第一导电型柱形区域的上述组数与单个第二导电型柱形区域的上述组数可以是相同的，也可以是不同的。再有，在本发明的功率半导体装置中，也可以是：在形成有第一导电型柱形区域的区域与形成有第二导电型柱形区域的区域之间的界面上具备接触孔、金属塞、以及第二导电型高浓度扩散区域。
实施方式五涉及的功率半导体装置108虽然在接触孔、金属塞、以及p+型扩散区域的组数上不同于实施方式一涉及的功率半导体装置100，但是由于同样具备金属塞130、具有超级结结构、并且，在规定的p-柱形区域115A与规定的n-柱形区域113A之间具备有n-柱形区域113B，因此，与实施方式一涉及的功率半导体装置100一样，是一种满足电子器件低成本化以及小型化要求的，并且在维持高耐压的同时减低导通电阻的，具备高击穿耐量的功率半导体装置。
另外，根据实施方式五涉及的功率半导体装置108，由于在单个区域上的接触孔128、金属塞130、以及P+型扩散区域132的组数比实施方式一涉及的功率半导体装置100更多，因此就能够进一步降低接触电阻。
再有，实施方式五涉及的功率半导体装置108由于除了接触孔、金属塞、以及p+型扩散区域的组数以外与实施方式一涉及的功率半导体装置100具有同样的构成，因此也同样具有实施方式一涉及的功率半导体装置100所具有的效果。
以上，基于上述实施方式对本发明进行了说明，本发明并不仅限于上述实施方式。本发明能够在不脱离本发明主旨的范围内在各种各样的形态下实施，例如，可以为如下的变形。
(1)上述实施方式中记载的构成要素的数量、材质、形状、位置、大小等仅为示例，因此能够在不有损本发明效果的范围内进行变更。
(2)在上述各实施方式中，虽然是以：在规定的p-型柱形区域115A与规定的n-型柱形区域113A之间的n-型柱形区域113B的数量为一个为例进行了说明，但本发明不仅限于此。也可以是：在规定的p-型柱形区域115A与规定的n-型柱形区域113A之间的n-型柱形区域113B的数量为至少两个(例如，参照图13所示的变形例一)。
(3)在上述各实施方式中，虽然金属塞130以及接触孔128从平面上看是形成为条纹状(参照图2)，但本发明不仅限于此。也可以是：金属塞以及接触孔从平面上看形成为圆形(从立体上看呈柱状)、四角形的框状、圆形的框状、或格子状等。
(4)在上述各实施方式中，虽然栅电极122以及沟槽118从平面上看是形成为条纹状(参照图2)，但本发明不仅限于此。也可以是：栅电极以及沟槽从平面上看形成为格子状或四角形状(从立体上看呈柱状)等。
(5)本发明也能够适用于，在栅极指的外侧存在有沟槽或金属塞的功率半导体装置(例如，参照图14所示的变形例二)。
(6)在上述各实施方式中，虽然是将本发明适用于了MOSFET，但本发明不仅限于此。也可以将本发明适用于IGBT、晶闸管、三端双向交流开关(TRIAC)、二极管等适宜的功率半导体装置。
(7)在上述各实施方式中，虽然接触孔128形成为到达基极区域116，但本发明不仅限于此。接触孔也可以形成为到达第二导电型柱形区域。此情况下，在雪崩击穿时，就具有更加容易将空穴吸引至源电极的效果。
(8)在上述实施方式一、三、四、五以及变形例一中，虽然是将源极区域124仅形成在：彼此相邻的两个沟槽118之间的，沟槽118与距离沟槽118最近的金属塞130之间，但本发明不仅限于此。例如，也可以是：将源极区域124形成在：彼此相邻的金属塞130之间(参照图15)。
(9)在上述各实施方式以及各变形例中，虽然是将接触孔128形成至比源极区域124的底面更深的深度位置上，但本发明不仅限于此。也可以是将接触孔128形成至比源极区域124的底面更浅的深度位置上(参照图16)。
符号说明
100、102、104、106、108、100A、100B、100C、100D…功率半导体装置；110、910…半导体基体；112、912…低电阻半导体层；113、913…n-型柱形区域；113A…规定的n-型柱形区域；114…n-型区域；113B…规定的p-型柱形区域与规定的n-型柱形区域之间的n-型柱形区域；114’…氧化膜；115、915…p-型柱形区域；115A…规定的p-型柱形区域；116、916…基极区域；118、918…沟槽；118A、918A…特定的沟槽；120、920…栅极绝缘膜；120A、920A…特定的栅极绝缘膜；122、922…栅电极；122A、922A…特定的栅电极；122’…多晶硅层；124、924…源极区域；126、926…层间绝缘膜；128、928…接触孔；130、930…金属塞；132、932…p+型扩散区域；134、934…源电极；135、935…栅极焊盘电极；136、936…漏电极；138…栅极指；900…功率MOSFET；h…空穴；M1…掩膜；P1…制造后被划分为有源元件部的第一区域；P2…制造后被划分为栅极焊盘部的第二区域；R1…有源元件部；R2…栅极焊盘部

Claims (11)

1.一种功率半导体装置，具有由交互排列的第一导电型柱形区域以及第二导电型柱形区域所构成的超级结结构，并且划分有：从作为所述第一导电型柱形区域以及所述第二导电型柱形区域的表面侧的上端面侧看作为形成有有源元件电极的区域的有源元件部、以及从所述上端面看作为形成有栅极焊盘电极的区域的栅极焊盘部，其特征在于：
所述有源元件部，包括：
低电阻半导体层；
沿规定的方向按规定的间隔排列的多个所述第一导电型柱形区域；
沿所述规定的方向与所述第一导电型柱形区域交互排列的多个所述第二导电型柱形区域；
形成于所述第一导电型柱形区域以及所述第二导电型柱形区域表面的第二导电型基极区域；
从上端面侧看形成于存在有所述第一导电型柱形区域的区域内的，并且被形成为：在贯穿所述基极区域后直至到达所述第一导电型柱形区域的深度位置上的沟槽；
形成于所述沟槽的内周面上的栅极绝缘膜；
经由所述栅极绝缘膜埋设至所述沟槽内部的栅电极；
配置于所述基极区域的表面的，同时被形成为至少有一部分暴露在所述沟槽的内周面上的第一导电型高浓度扩散区域；
至少覆盖所述第一导电型高浓度扩散区域、所述栅极绝缘膜、以及所述栅电极的层间绝缘膜；
形成于从所述上端面侧看存在有所述第二导电型柱形区域的区域内的，并且在贯穿所述层间绝缘膜后至少到达所述基极区域的接触孔；
在所述接触孔的内部填充规定的金属后形成的金属塞；
被形成为与所述金属塞的底面接触的，并且比所述基极区域的掺杂物浓度更高的第二导电型高浓度扩散区域；以及
形成于所述层间绝缘膜上的，并且经由所述金属塞与所述基极区域、所述第一导电型高浓度扩散区域、以及所述第二导电型高浓度扩散区域电气连接的所述有源元件电极，
所述栅极焊盘部，包括：
与所述有源元件部共通的所述低电阻半导体层；所述第一导电型柱形区域；
所述第二导电型柱形区域；与所述有源元件部共通的所述基极区域；
与所述有源元件部共通的所述层间绝缘膜；以及
形成于所述层间绝缘膜上的所述栅极焊盘电极，
其中，从与所述规定的方向相平行的，并且包含所述栅极焊盘部的规定的截面看所述功率半导体装置时，所述有源元件部在所述第二导电型柱形区域中距离所述栅极焊盘部最近的规定的第二导电型柱形区域，与同所述沟槽相接触的所述第一导电型柱形区域中距离所述栅极焊盘部最近的规定的第一导电型柱形区域之间，具备至少一个所述第一导电型柱形区域。
2.根据权利要求1所述的功率半导体装置，其特征在于：
其中，所述有源元件部，从所述上端面侧看在所述规定的第一导电型柱形区域与所述规定的第二导电型柱形区域之间形成有所述第一导电型柱形区域的区域上也具备：所述接触孔、所述金属塞、以及所述第二导电型高浓度扩散区域。
3.根据权利要求1或2所述的功率半导体装置，其特征在于：
其中，在从所述规定的截面上看时，所述有源元件部在每个从所述上端面侧看形成有所述第二导电型柱形区域的区域上，分别具备多组所述接触孔、所述金属塞、以及所述第二导电型高浓度扩散区域。
4.根据权利要求1至2中任意一项所述的功率半导体装置，其特征在于：
其中，所述有源元件部具备多组所述沟槽、所述栅极绝缘膜、以及所述栅电极，
并且在所述有源元件部中，所述第一导电型高浓度扩散区域仅形成在：彼此相邻的两个所述沟槽间的，所述沟槽与距离所述沟槽最近的所述金属塞之间。
5.根据权利要求1至2中任意一项所述的功率半导体装置，其特征在于：
其中，所述规定的金属为钨。
6.根据权利要求1至2中任意一项所述的功率半导体装置，其特征在于：
其中，所述有源元件部具备多组所述沟槽、所述栅极绝缘膜、以及所述栅电极，
并且在所述有源元件部中，彼此相邻的两个所述沟槽的间隔至少为2.5μm。
7.根据权利要求1至2中任意一项所述的功率半导体装置，其特征在于：
其中，所述有源元件部具备多组所述沟槽、所述栅极绝缘膜、以及所述栅电极，
并且在所述有源元件部中，彼此相邻的两个所述栅电极的间隔为所述金属塞的宽度的至少五倍。
8.根据权利要求1至2中任意一项所述的功率半导体装置，其特征在于：
其中，所述接触孔被形成为：直至比所述第一导电型高浓度扩散区域的底面更深的深度位置上。
9.根据权利要求1至2中任意一项所述的功率半导体装置，其特征在于：
其中，在以所述层间绝缘膜与所述第一导电型高浓度扩散区域之间的界面为基准时，所述基极区域的最深部的深度位置在0.5μm～2.0μm范围内。
10.根据权利要求1至2中任意一项所述的功率半导体装置，其特征在于：
其中，所述第二导电型高浓度扩散区域被形成为：从所述金属塞的所述底面贯穿所述基极区域后到达所述第二导电型柱形区域或所述第一导电型柱形区域。
11.一种用于制造权利要求1至10中任意一项所述的功率半导体装置的功率半导体装置的制造方法，其特征在于，依次包括：
半导体基体准备工序，准备具有：低电阻半导体层、沿规定的方向按规定的间隔排列的多个所述第一导电型柱形区域、以及沿所述规定的方向与所述第一导电型柱形区域交互排列的多个所述第二导电型柱形区域的半导体基体；
沟槽形成工序，在制造后被划分为有源元件部的，并且，从作为所述第一导电型柱形区域以及所述第二导电型柱形区域的表面侧的上端面侧看存在有所述第一导电型柱形区域的区域上形成沟槽；
栅电极形成工序，在所述沟槽的内周面形成栅极绝缘膜后，经由所述栅极绝缘膜在所述沟槽的内部形成栅电极；
基极区域形成工序，将第二导电型基极区域形成在从所述第一导电型柱形区域以及所述第二导电型柱形区域的表面开始直至比所述沟槽的最底部更浅的深度位置上；
第一导电型高浓度扩散区域形成工序，在所述基极区域的表面形成第一导电型高浓度扩散区域，从而使其至少有一部分暴露在所述沟槽的内周面上；
层间绝缘膜形成工序，形成至少覆盖所述第一导电型高浓度扩散区域、所述栅极绝缘膜、以及所述栅电极的层间绝缘膜；
接触孔形成工序，在制造后被划分为所述有源元件部的，并且从所述上端面看至少存在有所述第二导电型柱形区域的区域内，形成接触孔从而使其在贯穿所述层间绝缘膜后至少到达所述基极区域；
第二导电型高浓度扩散区域形成工序，形成于所述接触孔的底面相接触的，并且比所述基极区域掺杂物浓度更高的第二导电型高浓度扩散区域；
金属塞形成工序，通过在所述接触孔的内部填充规定的金属从而形成金属塞；以及
电极形成工序，在制造后被划分为有源元件部的第一区域的所述层间绝缘膜上，经由所述金属塞形成与所述基极区域、所述第一导电型高浓度扩散区域、以及所述第二导电型高浓度扩散区域电气连接的有源元件部电极，并且在制造后被划分为栅极焊盘部的第二区域的所述层间绝缘膜上，形成与所述有源元件部电极隔开的栅极焊盘电极，
其中，在所述沟槽形成工序中，形成所述沟槽从而使：从与所述规定的方向相平行的，并且在制造后包含所述第二区域的规定的截面看所述半导体基体时，在所述第一区域中，所述第二导电型柱形区域中距离所述第二区域最近的规定的第二导电型柱形区域，与所述沟槽形成后同所述沟槽相接触的所述第一导电型柱形区域中距离所述第二区域最近的规定的第一导电型柱形区域之间，存在至少一个所述第一导电型柱形区域。
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