JP5374575B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造技術に関し、特に、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびその製造に適用して有効な技術に関するものである。

特許第３４１３５６９号公報（特許文献１）には、図１に示すように、トレンチゲート構成のパワーＭＩＳＦＥＴ１０１とプレーナゲート型ＭＩＳＦＥＴ１０２および保護ダイオード１０３を同一基板上に形成した構造が開示されている。この構造の形成工程において、パワーＭＩＳＦＥＴ１０１のゲート電極を構成するポリシリコン膜と保護ダイオード１０３を構成するポリシリコン膜とは、別工程で形成されている。そして、ゲート電極を構成するポリシリコン膜の膜厚は、保護ダイオード１０３を構成するポリシリコン膜の膜厚よりも厚く形成されている。また、パワーＭＩＳＦＥＴ１０１のソース領域と保護ダイオードのカソードは同一工程で形成されている。

特開２０００−３０７１０９号公報（特許文献２）には、プレーナゲート型パワーＭＩＳＦＥＴと保護ダイオードとを同一基板上に形成した構造が開示されている。この構造の形成工程において、プレーナゲート型パワーＭＩＳＦＥＴのゲート電極を構成するポリシリコン膜と保護ダイオードを構成するポリシリコン膜は、同一工程で形成されている。さらに、プレーナゲート型パワーＭＩＳＦＥＴのソース領域と保護ダイオードのカソードも同一工程で形成されている。

米国特許５９９８８３３号明細書（特許文献３）には、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴが開示されている。このパワーＭＩＳＦＥＴにおいて、ダミーゲート電極はソース電位に接続されている。

特開昭６３−２９６２８２号公報（特許文献４）には、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴが開示されている。このパワーＭＩＳＦＥＴにおいて、ダミーゲート電極は正電位に接続されている。

特開平０４−２２９６６２号公報（特許文献５）には、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴが開示されている。このパワーＭＩＳＦＥＴにおいて、ダミーゲート電極はフローティング状態にされている。

特許第３４１３５６９号公報 特開２０００−３０７１０９号公報 米国特許５９９８８３３号明細書 特開昭６３−２９６２８２号公報 特開平０４−２２９６６２号公報

トレンチゲート構成のパワーＭＩＳＦＥＴ（電界効果トランジスタ）は、半導体基板の主面に掘られた溝内にゲート絶縁膜を介してゲート電極を埋め込んだ構造をしている。そして、半導体基板の主面の表層部に設ける一方、半導体基板の主面と反対側の裏面にドレイン領域を設けている。このソース領域とドレイン領域との間であって、溝内に設けられたゲート電極の側面に対向する半導体領域にはチャネルが形成される。これにより、チャネルを介したソース領域とドレイン領域の間に電流が流れる。つまり、トレンチゲート構成のパワーＭＩＳＦＥＴでは、縦方向（半導体基板の厚さ方向）に電流が流れるように構成されている。

近年、上述したトレンチゲート構成のパワーＭＩＳＦＥＴを改良して、ダミーゲート電極を備えたトレンチゲート構成のパワーＭＩＳＦＥＴが開発されている。このダミーゲート電極を備えたトレンチゲート構成のパワーＭＩＳＦＥＴは、半導体基板の主面に掘られた溝内にダミーゲート電極とゲート電極とを積層して設け、ダミーゲート電極とゲート電極とを絶縁膜で絶縁した構成をしている。また、ダミーゲート電極と溝の間には絶縁膜が形成され、ゲート電極と溝との間にはゲート絶縁膜が形成されている。このようにダミーゲート電極を設けることにより、ゲート電極とドレイン領域との間に生じる寄生容量（帰還容量）を低減することができる。すなわち、溝内に形成されたゲート電極と半導体基板の裏面に形成されたドレイン領域の間には、無視できない寄生容量が発生する。しかし、ゲート電極とドレイン領域の間にダミーゲート電極が設けられており、このダミーゲート電極をソース電位に接続することにより、寄生容量を低減するシールド効果を得ることができる。したがって、ダミーゲート電極によるシールド効果により、ゲート電極とドレイン領域との間の寄生容量を低減できるので、ダミーゲート電極を持たないトレンチゲート構成のパワーＭＩＳＦＥＴに比べて高速スイッチングを実現することができる利点がある。

また、ゲートとソース領域を接地した状態でドレイン領域に電圧を印加すると、溝の底部で最も電界が強くなる。このため、耐圧(BVdss)は、溝の底部近傍でアバランシェ降伏が生じる電圧で決定される。しかし、ダミーゲート電極を設けたトレンチゲート構成のパワーＭＩＳＦＥＴでは、ダミーゲート電極の電界緩和効果により、溝の底部での電界が弱められ、溝の底部近傍でのアバランシェ降伏を起こりにくくすることができる。したがって、耐圧(BVdss)を向上することができる利点がある。このような理由からダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴが使用されてきている。なお、耐圧（BVdss）とは、ゲート電極をソース領域とショートした状態で、ソース領域とドレイン領域の間に電圧を印加したときの降伏電圧をいう。

ここで、ダミーゲート電極を持たないトレンチゲート構成のパワーＭＩＳＦＥＴでは、ゲート絶縁膜を薄くしてＭＩＳＦＥＴの高性能化を図ろうとしても、ゲート電極が埋め込まれた溝底部の角部（weak spot）などでゲート絶縁膜の形成不良が起こりやすい。このため、ゲート絶縁膜の薄膜化ができない。これに対し、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴでは、溝底部の角部には、絶縁膜を介してダミーゲート電極が形成されている。この絶縁膜は、溝底部の電界を緩和して耐圧(BVdss)が向上できるようにゲート絶縁膜よりも厚く設定してある。そのため、ゲート絶縁膜を薄膜化しても溝底部の角部はウィークスポットにならない。このことから、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴでは、ゲート絶縁膜の薄膜化により、オン抵抗の低減など、ＭＩＳＦＥＴの高性能化を容易に実現できる利点がある。

しかし、ゲート絶縁膜を薄くすると、ゲート絶縁膜の静電破壊耐量が低下する問題が生じる。すなわち、ゲート絶縁膜を薄くすることにより、ＭＩＳＦＥＴの高性能化を実現できる反面、静電気（サージ）などのノイズに対するＭＩＳＦＥＴの静電破壊耐量が低下する問題点が生じる。

また、自動車用途のパワーＭＩＳＦＥＴでは静電気などのノイズに対する保護回路を搭載する必要性が高まっている。

本発明の目的は、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴにおいて、ＭＩＳＦＥＴの性能向上を図りながら、ゲート絶縁膜の静電破壊を防止することができる技術を提供することにある。

また、本発明の他の目的は、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴの製造技術において、ゲート絶縁膜の静電破壊を防止する構造を容易に形成できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、同一半導体基板上に電界効果トランジスタおよびダイオードが形成された半導体装置であって、前記半導体基板上に形成された、前記電界効果トランジスタのドレイン領域と、前記ドレイン領域上に形成された、前記電界効果トランジスタのチャネル形成領域と、前記チャネル形成領域上に形成された、前記電界効果トランジスタのソース領域とを有している。また、前記ソース領域の上面から前記ドレイン領域に到達する溝と、前記溝内に形成された第１絶縁膜と、前記溝内の、前記第１絶縁膜上に形成された第１導電膜と、前記溝内の、前記第１導電膜上に形成された、前記電界効果トランジスタのゲート絶縁膜とを有している。さらに、前記溝内の、前記ゲート絶縁膜上に形成された前記電界効果トランジスタのゲート電極と、前記半導体基板上に形成された、前記第１導電膜と同一層からなる第２導電膜と、前記第２導電膜内に形成された、前記ダイオードのアノード領域およびカソード領域を有している。そして、前記ダイオードの前記アノード領域およびカソード領域がそれぞれ前記電界効果トランジスタの前記ゲート電極または前記ソース領域に電気的に接続されていることを特徴とするものである。

また、本発明による半導体装置は、（ａ）ダミーゲート電極を備えるトレンチゲート構成の電界効果トランジスタと、（ｂ）前記電界効果トランジスタを静電破壊から保護する保護ダイオードとを備えている。そして、前記電界効果トランジスタと前記保護ダイオードとは同一半導体基板上に形成されていることを特徴とするものである。

また、本発明による半導体装置の製造方法は、ダミーゲート電極を備えるトレンチゲート構成の電界効果トランジスタと、前記電界効果トランジスタを静電破壊から保護する保護ダイオードとを有する半導体装置の製造方法に関するものである。そして、前記保護ダイオードを構成する保護ダイオード用ポリシリコン膜と前記ダミーゲート電極を構成するダミー電極用ポリシリコン膜とを同一工程で形成することを特徴とする。また、前記保護ダイオードのカソードと前記電界効果トランジスタのソース領域とを同一工程で形成することを特徴とする。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴと、保護ダイオードとを同一半導体基板上に形成したので、ＭＩＳＦＥＴの性能向上を図りながら、ゲート絶縁膜の静電破壊を防止することができる。

保護ダイオードを構成する保護ダイオード用ポリシリコン膜とダミーゲート電極を構成するダミー電極用ポリシリコン膜とを同一工程で形成する。また、保護ダイオードのカソードと、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴのソース領域とを同一工程で形成する。これにより、加工工程の複雑化を抑制して容易に、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴと保護ダイオードを形成することができる。

本発明者らが検討した半導体装置の構成を示した断面図である。 本発明の実施の形態における半導体装置を示した平面図である。 図２のＡ−Ａ線で切断した断面図である。 図２のＢ−Ｂ線で切断した断面図である。 実施の形態１における半導体装置を利用した回路の一例を示した図である。 実施の形態における半導体装置の製造工程を示した断面図である。 図６に続く半導体装置の製造工程を示した断面図である。 実施の形態における半導体装置の製造工程を示した平面図である。 図７に続く半導体装置の製造工程を示した断面図である。 図９に続く半導体装置の製造工程を示した断面図である。 図１０に続く半導体装置の製造工程を示した断面図である。 図１１に続く半導体装置の製造工程を示した断面図である。 図１２に続く半導体装置の製造工程を示した断面図である。 実施の形態における半導体装置の製造工程を示した平面図である。 図１３に続く半導体装置の製造工程を示した断面図である。 図１５に続く半導体装置の製造工程を示した断面図である。 実施の形態における半導体装置の製造工程を示した平面図である。 図１６に続く半導体装置の製造工程を示した断面図である。 図１８に続く半導体装置の製造工程を示した断面図である。 実施の形態における半導体装置の製造工程を示した平面図である。 図１９に続く半導体装置の製造工程を示した断面図である。 実施の形態における半導体装置の製造工程を示した平面図である。 図２１に続く半導体装置の製造工程を示した断面図である。 実施の形態における半導体装置のレイアウト構成の一例を示した平面図である。 実施の形態における半導体装置のレイアウト構成の一例を示した平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図を見やすくするため、平面図であってもハッチングを付す場合がある。

図２は、本実施の形態における半導体チップＣＰを示した略平面図である。図２に示すように、半導体チップＣＰの中央部にはパワーＭＩＳＦＥＴのソース電極２４が形成されており、このソース電極２４の一部がソースパッドＳＰになっている。すなわち、図２では、図示していないが、半導体チップＣＰの主面には、表面保護膜としてポリイミド樹脂膜が形成されており、このポリイミド樹脂膜からは、ソース電極２４の一部が露出してソースパッドＳＰが形成されている。

また、ソース電極２４の外周を囲むように、ゲート配線２５が形成されている。ゲート配線２５もポリイミド樹脂膜で覆われており、このポリイミド樹脂膜からゲート配線２５の一部が露出してゲートパッドＧＰが形成されている。ソースパッドＳＰおよびゲートパッドＧＰには、ボンディングワイヤなどが接続されるようになっている。

ソース電極２４とゲートパッドＧＰの間には、ｎ^＋型半導体領域１５およびｐ⁻型半導体領域８ａが複数形成されている。すなわち、ソース電極２４とゲートパッドＧＰの間には、ｐｎ接合よりなる保護ダイオード（ツェナダイオード）が複数形成されている。図２では、ソース電極２４とゲートパッドＧＰの間に、互いに向きの異なるように接続した（back to back）一対の保護ダイオードが２組直列に形成されている。具体的には、アノード電極（アノード領域であるｐ⁻型半導体領域８ａ）同士を接続した一対の保護ダイオードを２組直列に接続し、一対の保護ダイオードのカソード電極（カソード領域であるｎ^＋型半導体領域１５）をゲート配線２５に接続している。そして、もう一対の保護ダイオードのカソード電極（ｎ^＋型半導体領域１５）をソース電極２４に接続している。

図３は、図２のＡ−Ａ線で切断した断面を示す断面図である。図３において、半導体基板１上には、ｎ型不純物を導入したｎ型エピタキシャル層２が形成されており、このｎ型エピタキシャル層２内には、ｐ型不純物を導入したｐ型ウェル３が形成されている。また、ｎ型エピタキシャル層２上の所定領域には、素子を分離するための素子分離領域４が形成されている。素子分離領域４で分離された活性領域には、ｎチャネル型のパワーＭＩＳＦＥＴが形成されている。ｐ型ウェル３は、耐圧の高いｐｎ接合を形成するために設けられており、ソース電位に接続されている。

ｎチャネル型のパワーＭＩＳＦＥＴは、ｎ型エピタキシャル層２に設けられた半導体領域であるソース領域１４と、ｎ型エピタキシャル層２および半導体基板１よりなるドレイン領域とを有している。そして、ソース領域１４とドレイン領域との間のｎ型エピタキシャル層２には、チャネル形成用の半導体領域（チャネル形成領域）１３が形成されている。ソース領域１４には、例えば、リン（Ｐ）または砒素（Ａｓ）が導入され、チャネル形成用の半導体領域１３には、例えばホウ素（Ｂ）が導入されている。

半導体基板１の主面には、半導体基板１の主面に対して直交する方向（半導体基板１の厚さ方向）に延在する複数の溝６が形成されている。溝６は、半導体基板１の主面からチャネル形成用の半導体領域１３を貫通し、ｎ型エピタキシャル層２の下部で終端するように形成されている。すなわち、溝６はソース領域１４の上面からドレイン領域に到達するように形成されている。

図３において、右側２つの溝６の内部下方には、絶縁膜（第１絶縁膜）７を介してダミーゲート電極９ａが形成されている。また、溝６の内部上方には、ゲート絶縁膜１０を介してゲート電極１１ａが形成されている。絶縁膜７およびゲート絶縁膜１０は、ともに、例えば酸化シリコン膜よりなるが、絶縁膜７の方が、ゲート絶縁膜１０よりも厚く形成されている。具体的に、絶縁膜７の厚さは、例えば２００ｎｍ程度、ゲート絶縁膜１０の厚さは、例えば５０ｎｍ程度である。

ダミーゲート電極９ａおよびゲート電極１１ａは、ともに、例えば低抵抗なポリシリコン膜よりなるが、ダミーゲート電極９ａとゲート電極１１ａとの間に介在した絶縁膜により互いに絶縁されている。このダミーゲート電極（第１導電膜よりなる）９ａは、ゲート電極１１ａと電気的に接続されている。すなわち、本実施の形態１では、ダミーゲート電極９ａとゲート電極１１ａとを同電位にすることで、ダミーゲート電極９ａとゲート電極１１ａの間に介在する絶縁膜の絶縁耐性がゲート電極１１ａの耐圧に影響しなくすることができる。したがって、ゲート電極１１ａの耐圧向上を図ることができる。つまり、ゲート電極１１ａの耐圧は、ダミーゲート電極９ａとゲート電極１１ａの間に介在する絶縁膜の絶縁耐性に影響を受けやすいが、本実施の形態１では、この絶縁膜を挟んだダミーゲート電極９ａとゲート電極１１ａとを同電位にすることで、介在する絶縁膜に電圧負荷がかからないようにしているため、ゲート電極１１ａの耐圧を向上させることができる。

ゲート電極１１ａは、パワーＭＩＳＦＥＴの制御電極であり、パワーＭＩＳＦＥＴの動作制御用の電圧が印加されるようになっている。ゲート電極１１ａの上面は、半導体基板１の主面（ソース領域１４の上面）よりも若干低くなっており、低く窪むゲート電極１１ａの上面上には、例えば、酸化シリコン膜よりなるサイドウォール１２が埋め込まれている。パワーＭＩＳＦＥＴのチャネルは、ゲート電極１１ａの側面に対向するチャネル形成用の半導体領域１３に形成される。すなわち、パワーＭＩＳＦＥＴのチャネル電流は、溝６の側面に沿って半導体基板１に直交する半導体基板１の厚さ方向に向かって流れるようになっている。

また、図３において、最外周（左側）の溝６は、パワーＭＩＳＦＥＴとして機能しない構造となっており、絶縁膜７を介してダミーゲート電極用引き出し部９ｂが形成されている。そして、ダミーゲート電極用引き出し部９ｂ上には、ゲート絶縁膜１０を介してゲート電極用引き出し部１１ｂが形成されている。ダミーゲート電極用引き出し部９ｂは、ダミーゲート電極９ａと電気的に接続されており、ゲート電極用引き出し部１１ｂは、ゲート電極１１ａと電気的に接続されている。

さらに、半導体基板１の主面上には、層間絶縁膜１６が形成されており、この層間絶縁膜１６からゲート電極用引き出し部１１ｂに達するコンタクト孔（第２コンタクト孔）１７が形成されている。同様に、層間絶縁膜１６からチャネル形成用の半導体領域１３に達するコンタクト孔１８が形成されている。このコンタクト孔１８は、ソース領域１４に接している。なお、図３では、図示されていないが、層間絶縁膜１６からゲート電極用引き出し部１１ｂに接触せずに、ダミーゲート電極用引き出し部９ｂに達するコンタクト孔（第１コンタクト孔）も形成されている。

層間絶縁膜１６からゲート電極用引き出し部１１ｂに達するコンタクト孔１７を埋め込むように、ゲート配線２５が形成されている。すなわち、ゲート電極用引き出し部１１ｂは、ゲート配線２５と電気的に接続されている。同様に、層間絶縁膜１６からチャネル形成用の半導体領域１３に達するコンタクト孔１８を埋め込むように、ソース電極２４が形成されている。ソース電極２４およびゲート配線２５は、バリアメタル膜および金属膜の積層膜から構成されている。バリアメタル膜は、例えばチタンタングステン（ＴｉＷ）膜２２からなり、金属膜は、例えばアルミニウム膜２３またはアルミニウム合金膜からなる。

ソース電極２４は、チャネル形成用の半導体領域１３に達するコンタクト孔１８の側面を通じて、ソース領域１４に接触している。これにより、ソース電極２４は、ソース領域１４と電気的に接続されている。また、コンタクト孔１８の底部には、ｐ型半導体領域２０が形成されており、ソース電極２４は、このｐ型半導体領域２０を通じて、チャネル形成用の半導体領域１３と電気的に接続されている。

ソース電極２４およびゲート配線２５が形成された半導体基板１の主面上には、表面保護膜としてポリイミド樹脂膜２７が形成されている。そして、ソース電極２４の一部であるソースパッド上では、ポリイミド樹脂膜２７が除去され、ソースパッドが露出している。また、半導体基板１の主面と反対側の裏面には、ドレイン電極２９が形成されている。ドレイン電極２９は、例えばチタン（Ｔｉ）膜２８ａ、ニッケル（Ｎｉ）膜２８ｂおよび金（Ａｕ）膜２８ｃの積層膜から構成されている。

次に、本実施の形態におけるパワーＭＩＳＦＥＴでは、ダミーゲート電極９ａを設けているが、このダミーゲート電極９ａの機能について説明する。

ダミーゲート電極９ａを設けていないパワーＭＩＳＦＥＴでは、ゲート電極とソース領域を接地した状態でドレイン領域に電圧を印加すると、ゲート電極が形成されている溝の底部で最も電界が強くなる。したがって、パワーＭＩＳＦＥＴの 耐圧（BVdss）は、溝の底部近傍でアバランシェ降伏が起こる電圧で決定される。この溝の底部には比較的薄いゲート絶縁膜しかないため、ゲートとドレイン間の電界がより強くなりやすくなっている。

これに対して、図３に示すようなダミーゲート電極９ａを設けたパワーＭＩＳＦＥＴでは、ダミーゲート電極９ａの溝６の底部における電界が最も強くなりやすいが、ゲート絶縁膜１０よりも厚い絶縁膜７があるのでダミーゲート電極９ａとドレイン領域間の電界を緩和しやすくなっている。そのため、ダミーゲート電極９ａを設けていないパワーＭＩＳＦＥＴにくらべて耐圧（BVdss）を向上することができる。

さらに、ダミーゲート電極９ａを設けることにより、以下に示す利点がある。パワーＭＩＳＦＥＴでは、ゲート絶縁膜の膜厚を薄膜化することにより、性能向上を図ることができるが、ダミーゲート電極９ａを設けていないパワーＭＩＳＦＥＴでは、ゲート絶縁膜の膜厚をあまり薄膜化することができない問題がある。すなわち、ダミーゲート電極９ａを設けていないパワーＭＩＳＦＥＴでは、溝の内部にゲート絶縁膜を介してゲート電極が形成されているが、溝の底部の角部にゲート絶縁膜の形成不良が生じやすいウィークスポットが存在する。このため、ゲート絶縁膜の膜厚を薄膜化できない。

これに対し、ダミーゲート電極９ａを設けたパワーＭＩＳＦＥＴにおいて、溝６の内部下方には、絶縁膜７を介してダミーゲート電極９ａが形成され、溝６の内部上方には、ゲート絶縁膜１０を介してゲート電極１１ａが形成されている。したがって、溝６の底部の角部には、ゲート絶縁膜１０ではなく絶縁膜７が形成されている。この絶縁膜７は耐圧（BVdss）向上のためにゲート絶縁膜１０よりも厚く設定されているので、ゲート絶縁膜１０を薄膜化しても溝底部の角部はウィークスポットにならない。このことから、ダミーゲート電極９ａを設けたパワーＭＩＳＦＥＴでは、ゲート絶縁膜の膜厚の薄膜化により性能向上を図ることができる利点がある。

しかし、ゲート絶縁膜１０を薄くすると、ゲート絶縁膜１０の静電破壊耐量が低下する。そこで、本実施の形態では、ダミーゲート電極９ａを設けたパワーＭＩＳＦＥＴとこのパワーＭＩＳＦＥＴに接続する保護ダイオードとを同一の半導体基板１上に形成している。これにより、ゲート絶縁膜１０の膜厚の薄膜化を実現しながら、ゲート絶縁膜１０の静電破壊耐量を確保できる。

図４は、図２のＢ−Ｂ線で切断した断面を示した断面図である。図４において、半導体基板１の主面上には、ダミーゲート電極９ａを設けたパワーＭＩＳＦＥＴと保護ダイオードが形成されている。保護ダイオードは、ｐ⁻型半導体領域８ａとｎ^＋型半導体領域１５との間に生じるｐｎ接合によって形成されている。図４では、ゲート配線２５（ゲート電極１１ａに電気的に接続されている）とソース電極２４との間にｐ⁻型半導体領域８ａとｎ^＋型半導体領域１５が交互に形成されており、４つの保護ダイオードが形成されている。この４つの保護ダイオードによって、互いに向きの異なるように接続された一対の保護ダイオードが２組直列に配列されている。

このように、ゲート配線２５とソース電極２４の間に保護ダイオードを電気的に接続することにより、ゲート絶縁膜１０を静電破壊から保護できることについて説明する。例えば、ゲート配線２５とソース電極２４との間に、ゲート絶縁膜１０の静電破壊耐量を超えるサージ電圧が印加されたとする。このとき、ゲート配線２５とソース電極２４との間に保護ダイオードが設けられていない場合、ゲート絶縁膜１０には、静電破壊耐量を超えるサージ電圧が印加されてしまう。このため、ゲート絶縁膜１０は、破壊されてしまう。

これに対し、ゲート配線２５とソース電極２４の間に保護ダイオードが接続されていると、例えばサージ電圧によって保護ダイオードに逆バイアス電圧が印加される。このサージ電圧による逆バイアス電圧が、降伏電圧を超えると保護ダイオードに降伏電流が流れる。このとき、保護ダイオードには、降伏電圧が印加されるが、この降伏電圧は一定である。すなわち、降伏電圧を超えるサージ電圧が保護ダイオードに印加されても、保護ダイオードにかかる電圧は一定の降伏電圧である。したがって、この保護ダイオードに印加される降伏電圧が、ゲート絶縁膜１０に印加されることになる。すなわち、保護ダイオードを設けることによって、絶縁破壊耐量を超えるサージ電圧がパワーＭＩＳＦＥＴのゲート配線２５とソース電極２４の間に印加されても、ゲート絶縁膜１０には、保護ダイオードによる降伏電圧がかかるだけである。この保護ダイオードによる降伏電圧が所定値以下になるように設計することにより、ゲート絶縁膜１０に、絶縁破壊耐量を超える電圧が印加されないように保護できる。

本実施の形態では、互いに向きの異なるように接続された一対の保護ダイオードが２組設けられているが、互いに向きの異なるように接続された保護ダイオードを形成しているのは、極性の異なるサージ電圧が印加されることを考慮したものである。すなわち、極性の異なるサージ電圧がパワーＭＩＳＦＥＴのゲート配線２５とソース電極２４の間に印加されても保護ダイオードが機能するようにしたものである。互いに向きの異なるように接続された一対の保護ダイオードの構成としては、例えばアノード電極同士を接続し、一方のカソード電極をゲート配線２５に接続する。そして、他方のカソード電極をソース電極２４に接続するように構成することができる。また、逆に、カソード電極同士を接続し、アノード電極の一方をゲート配線２５に接続するとともに、アノード電極の他方をソース電極２４に接続するようにしてもよい。

また、特定の極性のサージ電圧（例えば、ソース電極に対してゲート配線２５に正電圧が印加される電圧）に対して保護できるようにすればよい場合には、向きの異なる一対の保護ダイオードを設ける必要ななく、一つの保護ダイオードだけを設けるようにしてもよい。このとき、保護ダイオードのカソード電極をゲート配線２５に接続し、アノード電極をソース電極２４に接続するように構成できる。逆に、カソード電極をソース電極２４に接続し、アノード電極をゲート配線２５に接続するように構成してもよい。

また、本実施の形態では、互いに向きの異なるように接続された一対の保護ダイオードを２組形成しているが、これは、一例にすぎず、保護ダイオードの動作する電圧を所定値に調整する観点から形成したものである。したがって、一対の保護ダイオードを１組だけ使用してもよいし、例えば一対の保護ダイオードを３組以上設けるようにしてもよい。

次に、本実施の形態におけるパワーＭＩＳＦＥＴを用いて構成した回路の一例について説明する。図５は、本実施の形態におけるパワーＭＩＳＦＥＴを用いて構成したモータ制御回路の一例を示している。このモータ制御回路は、例えば自動車に搭載されるパワーウィンドウ装置のモータを制御する回路として使用される。

図５において、モータ制御回路は、ゲートドライブ回路３０、モータ３１、パワーＭＩＳＦＥＴ３２〜３５、直流電源３６および保護ダイオード３７〜４０を有している。このモータ制御回路は、ゲートドライブ回路３０にパワーＭＩＳＦＥＴ３２〜３５のゲート電極がそれぞれ接続されており、直流電源３６の正電極にパワーＭＩＳＦＥＴ３２、３４のドレイン電極が並列に接続されている。そして、パワーＭＩＳＦＥＴ３２のソース電極には、パワーＭＩＳＦＥＴ３３のドレイン電極が接続されており、パワーＭＩＳＦＥＴ３４のソース電極には、パワーＭＩＳＦＥＴ３５のドレイン電極が接続されている。また、パワーＭＩＳＦＥＴ３３のソース電極とパワーＭＩＳＦＥＴ３５のソース電極は、直流電源３６の負電極が接続されている。モータ３１は、パワーＭＩＳＦＥＴ３２およびパワーＭＩＳＦＥＴ３３の接続部分と、パワーＭＩＳＦＥＴ３４およびパワーＭＩＳＦＥＴ３５の接続部分との間に接続されている。さらに、個々のパワーＭＩＳＦＥＴ３２〜３５のゲート電極とソース電極の間には、それぞれ保護ダイオード３７〜４０が電気接続されている。このように、図５に示すモータ制御回路は、パワーＭＩＳＦＥＴ３２〜３５のゲート電極とソース電極間に、互いに異なる向き（back to back）の一対の保護ダイオードを２段接続している（保護ダイオード３７〜４０）。そして、モータ制御回路は、パワーＭＩＳＦＥＴ３２〜３５を、モータ３１に対してＨブリッジ（フルブリッジ）になるように構成されている。

ゲートドライブ回路３０は、パワーＭＩＳＦＥＴ３２〜３５のゲート電極に所定の電圧を印加できるように構成されており、パワーＭＩＳＦＥＴ３２〜３５をオン／オフ制御できるようになっている。パワーＭＩＳＦＥＴ３２〜３５は、図２〜図４で説明したダミーゲート電極を設けたトレンチゲート構成のパワーＭＩＳＦＥＴであり、ゲート絶縁膜を薄膜化した高性能のパワーＭＩＳＦＥＴである。保護ダイオード３７〜４０は、パワーＭＩＳＦＥＴ３２〜３５と同一の半導体基板に形成されている。

以下に、本実施の形態におけるモータ制御回路の動作について説明する。まず、ゲートドライブ回路３０により、パワーＭＩＳＦＥＴ３３およびパワーＭＩＳＦＥＴ３４をオン状態にする一方、パワーＭＩＳＦＥＴ３２およびパワーＭＩＳＦＥＴ３５をオフ状態にする。すると、直流電源３６の正電極は、パワーＭＩＳＦＥＴ３４を介してモータ３１の端子３１ａに接続される。一方、直流電源３６の負電極は、パワーＭＩＳＦＥＴ３３を介してモータ３１の端子３１ｂに接続される。これにより、モータ３１は所定方向に回転する。次に、ゲートドライブ回路３０により、パワーＭＩＳＦＥＴ３２およびパワーＭＩＳＦＥＴ３５をオン状態にする一方、パワーＭＩＳＦＥＴ３３およびパワーＭＩＳＦＥＴ３４をオフ状態にする。すると、直流電源３６の正電極は、パワーＭＩＳＦＥＴ３２を介してモータ３１の端子３１ｂに接続される。一方、直流電源３６の負電極は、パワーＭＩＳＦＥＴ３５を介してモータ３１の端子３１ａに接続される。これにより、モータ３１は、先程の接続状態と逆接続になるため、先程とは逆方向に回転する。このように、本実施の形態におけるモータ制御回路によれば、モータ３１の回転方向を制御することができる。

ここで、例えばパワーＭＩＳＦＥＴ３２のゲート電極とソース電極の間に保護ダイオード３７の降伏電圧より高いサージ電圧が印加されたとする。このとき、パワーＭＩＳＦＥＴ３２のゲート電極とソース電極の間には保護ダイオード３７が接続されている。サージ電圧は、保護ダイオード３７の降伏電圧より高いので、保護ダイオード３７に逆方向電流が流れる。保護ダイオード３７に逆方向電流が流れている場合、保護ダイオード３７の両端にかかる電圧は一定の降伏電圧である。したがって、パワーＭＩＳＦＥＴ３２のゲート絶縁膜には、サージ電圧より低い降伏電圧が印加される。このようにゲート絶縁膜の絶縁破壊を起こす程度のサージ電圧が印加されても、保護ダイオード３７の保護機能によりゲート絶縁膜には、絶縁破壊を起こさない程度の降伏電圧が印加されることになる。このようにして、パワーＭＩＳＦＥＴ３２の破壊を防止することができる。

次に、本実施の形態における半導体装置の製造方法について図面を参照しながら説明する。本実施の形態における半導体装置では、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴと保護ダイオードとを同一の半導体基板に形成している。このような半導体装置を製造する場合、通常の手法を考えると、ダミーゲート電極用のポリシリコン膜、ゲート電極用のポリシリコン膜および保護ダイオード用のポリシリコン膜を別工程で形成する必要があるとともに、それぞれのポリシリコン膜を別々に加工する必要がある。このため、保護ダイオードも搭載する場合、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴだけを形成する場合に比べて、加工工程が非常に複雑になり工程数も増加してしまう問題が生じる。

そこで、本実施の形態では、以下に示すような半導体装置の製造方法を採用することにより、加工工程の簡素化を図ることができる。

以下に説明する断面図において、左側の領域はパワーＭＩＳＦＥＴ形成領域を示しており、右側の領域は保護ダイオード形成領域を示している。

まず、図６に示すように、低抵抗なｎ^＋型のシリコン（Ｓｉ）単結晶からなる半導体基板１上に高抵抗なｎ型のシリコン単結晶からなるｎ型エピタキシャル層２を形成したものを用意する。続いて、フォトリソグラフィ技術およびイオン注入法を使用して、ｎ型エピタキシャル層２内にｐ型ウェル３を形成する。ｐ型ウェル３は、イオン注入法によりホウ素（Ｂ）などのｐ型不純物が導入されることにより形成される。このｐ型ウェル３は、耐圧の高いｐｎ接合を作るために形成される。そして、例えば選択酸化法（ＬＯＣＯＳ法）を使用して、素子分離領域４を形成する。この素子分離領域４は、例えば酸化シリコン膜より形成される。なお、保護ダイオード形成領域において、ｐ型ウェル３上は、素子分離領域４で覆われている。

続いて、半導体基板１の主面上に、例えば酸化シリコン膜よりなる絶縁膜５を形成する。ここでは、酸化シリコン膜を用いるが、窒化シリコン膜（Ｓｉ_３Ｎ_４）などのような他の材料を用いてもよい。その後、フォトレジスト膜（以下、単にレジスト膜という）の塗布、露光および現像のような一連のフォトリソグラフィ技術を経て絶縁膜５上にレジストパターンを形成する。そして、このレジストパターンをエッチングマスクにして絶縁膜５をエッチングし、さらにレジストパターンを除去することにより、溝形成用の絶縁膜５をパターニングする。この絶縁膜５のパターンは、溝形成用のハードマスク膜としての機能を持つ。保護ダイオード形成領域においては、素子分離領域４上を絶縁膜５が覆うようになっている。

次に、図７に示すように、絶縁膜５のパターンをエッチングマスクにして、半導体基板１を異方性ドライエッチングによってエッチングし、溝６を形成する。この溝６は、パワーＭＩＳＦＥＴ形成領域に形成される一方、保護ダイオード形成領域には形成されない。

ここまでの工程を実施した半導体基板１の平面図を図８に示す。図８は半導体基板１のチップ領域ＣＲを示したものである。図８において、素子分離領域４で囲まれた領域が活性領域であり、この活性領域には、溝６が形成されている。なお、図８のＣ−Ｃ断面は、断面図（図６など）のパワーＭＩＳＦＥＴ形成領域を示し、Ｄ−Ｄ断面は、断面図の保護ダイオード形成領域を示している。

続いて、図９に示すように、半導体基板１に対して熱酸化処理を施すことにより、半導体基板１の主面（溝６の内面を含む）上に、例えば酸化シリコン膜よりなる絶縁膜（絶縁膜）（第１絶縁膜）７を形成する。この絶縁膜７の厚さは、例えば２００ｎｍ程度である。

そして、半導体基板１の主面上に、ポリシリコン膜（第１ポリシリコン膜）８を形成する。このポリシリコン膜８は、導電型不純物が導入されていない真性ポリシリコン膜であり、例えばＣＶＤ（Chemical Vapor Deposition）法により形成される。ポリシリコン膜８は、パワーＭＩＳＦＥＴ形成領域と保護ダイオード形成領域に形成される。ポリシリコン膜８は、後述するように、ダミーゲート電極用のポリシリコン膜（第１導電膜）となるとともに、保護ダイオード用のポリシリコン膜（第２導電膜）となる。すなわち、本実施の形態１では、ダミーゲート電極用のポリシリコン膜と保護ダイオード用のポリシリコン膜をポリシリコン膜８で同時に形成している。このため、ダミーゲート電極用のポリシリコン膜と保護ダイオード用のポリシリコン膜を別工程で形成する場合に比べて、工程を簡略化できる利点がある。

次に、図１０に示すように、半導体基板１上に形成されたポリシリコン膜８にイオン注入法を使用してホウ素（Ｂ）などのｐ型不純物を導入することにより、ｐ⁻型半導体領域８ａを形成する。その後、図１１に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、パワーＭＩＳＦＥＴ形成領域のｐ⁻型半導体領域８ａに高濃度のｎ型不純物を導入することにより、ｎ^＋型半導体領域８ｂを形成する。ｎ型不純物としては、例えばリン（Ｐ）、砒素（Ａｓ）またはアンチモン（Ｓｂ）などがある。続いて、半導体基板１に対して例えば１１００℃以上の熱処理（アニール処理）を施す。この熱処理は、ｐ⁻型半導体領域８ａおよびｎ^＋型半導体領域８ｂを構成するポリシリコン膜８のグレインサイズ（結晶粒）を大きくするために行われる。後述するように、ｐ⁻型半導体領域８ａは、保護ダイオードの一部となるが、このｐ⁻型半導体領域８ａのグレインサイズを大きくすることによって、保護ダイオードのリーク電流を低減できるからである。これは、高温熱処理によりグレインサイズが大きくなり、保護ダイオードのｐｎ接合を横切る粒界（結晶粒の境界）が減少するためと考えられる。すなわち、リーク電流の経路となる粒界が減少するので、保護ダイオードのリーク電流を低減できる。この高温熱処理は、後述するチャネル形成用の半導体領域を形成する前に行うことが望ましい。チャネル形成用の半導体領域の形成後に、この高温熱処理を行うと、チャネル形成用の半導体領域が拡散してチャネルの浅接合化を実現することができなくなり、パワーＭＩＳＦＥＴの高性能化に不利となってしまうからである。

次に、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用してｎ^＋型半導体領域８ｂを構成するポリシリコン膜８をパターニングする。これにより、溝６内に形成されているポリシリコン膜８を途中の深さまでエッチングして溝６内にダミーゲート電極９ａを形成する。また、パターニングにより、半導体基板１上にダミーゲート電極用引き出し部９ｂを形成する。ダミーゲート電極用引き出し部９ｂは、ダミーゲート電極９ａと電気的に接続されるように形成される。ここで、上述した熱処理により、ｎ^＋型半導体領域８ｂを構成するポリシリコン膜８のグレインサイズを大きくしている。このため、ダミーゲート電極９ａの形状不良を防止できる効果も得られる。

次に、図１３に示すように、フォトリソグラフィ技術およびエッチング技術を使用して
絶縁膜７をパターニングする。ここまでの工程を実施したチップ領域ＣＲの平面図を図１４に示す。図１４において、保護ダイオード形成領域には、ｐ⁻型半導体領域（アノード領域）８ａが形成され、パワーＭＩＳＦＥＴ形成領域の外周には、ダミーゲート電極用引き出し部９ｂが形成されていることがわかる。

続いて、図１５に示すように、溝６の側面を含む半導体基板１の主面上にゲート絶縁膜１０を形成する。このゲート絶縁膜１０は、例えば熱酸化処理によって形成された酸化シリコン膜からなり、絶縁膜７に比べて薄くなるように形成する。これは、パワーＭＩＳＦＥＴの電流駆動能力を向上させ、オン抵抗を下げるために必要である。ゲート絶縁膜１０の厚さは、例えば５０ｎｍ程度である。

そして、ゲート絶縁膜１０上を含む半導体基板１上にポリシリコン膜（第２ポリシリコン膜）を形成する。このポリシリコン膜は、例えばＣＶＤ法を使用して形成され、ｎ型不純物が添加されている。すなわち、このポリシリコン膜を形成する際には、例えば、ポリシリコン膜中にリンや砒素などのｎ型不純物が導入されている。その後、フォトリソグラフィ技術およびエッチング技術を使用して、ポリシリコン膜をパターニングすることにより、溝６内にゲート電極１１ａを形成する。ゲート電極１１ａは、その上面が半導体基板１の主面よりも凹むリセス構造とされている。また、ポリシリコン膜のパターニングにより、ゲート電極用引き出し部１１ｂを形成する。ゲート電極用引き出し部１１ｂは、ゲート電極１１ａと電気的に接続されている。

ゲート電極１１ａに導入されているｎ型不純物の不純物濃度は、ダミーゲート電極９ａに導入されているｎ型不純物の不純物濃度よりも高くなっている。言い換えれば、ゲート電極１１ａの抵抗率は、ダミーゲート電極９ａの抵抗率に比べて低くなっている。これは、ゲート電極１１ａの抵抗値が高いと、並列接続されているパワーＭＩＳＦＥＴが均一に動作しにくくなるからである。つまり、パワーＭＩＳＦＥＴが均一に動作しないと、ゲート絶縁膜の静電破壊耐量や、アバランシェ耐量（誘導負荷が接続された状態でパワーＭＯＳをターンオフさせると、瞬間的に電源電圧と誘導起電力の和の電圧がソース領域とドレイン領域との間に印加される。この電圧が耐圧を超えるとアバランシェ降伏状態になる。この時、破壊せずに流せるアバランシェ電流の最大値と時間との積（アバランシェエネルギー）のこと。）が低下してしまう不具合や、スイッチングスピードが遅くなってしまう不具合が生じる。このような不具合を防止するため、ゲート電極１１ａの抵抗値を下げる必要がある。このことから、ゲート電極１１ａの形成には、形成時にリンまたは砒素などの不純物を予め添加したポリシリコン膜が使用される。予め不純物を添加したポリシリコン膜によれば、形成時に不純物を添加せずに形成し、その後イオン注入法により不純物を導入したポリシリコン膜に比べてポリシリコン膜の低抵抗化を図ることができる。例えば、予め不純物を添加した膜厚５００ｎｍのポリシリコン膜によれば、シート抵抗を１０Ω／□程度まで低抵抗化できる。これに対し、イオン注入法によって不純物を導入した膜厚５００ｎｍのポリシリコン膜によれば、シート抵抗を２０Ω／□程度までしか下げることができない。したがって、ゲート電極１１ａの形成には、予め不純物を添加したポリシリコン膜が使用される。

一方、ダミーゲート電極９ａは、パワーＭＩＳＦＥＴのゲート電極１１ａではないので、ゲート電極１１ａよりも抵抗率が高くても、並列接続されているパワーＭＩＳＦＥＴが均一に動作しにくくなることはない。また、ダミーゲート電極９ａは、ゲート絶縁膜１０よりも厚い絶縁膜７で覆われた構造をしているため、ゲート電極１１ａより抵抗値が高くても静電破壊耐量を確保しやすい。したがって、ダミーゲート電極９ａは、不純物を添加しない真性ポリシリコン膜を形成した後、この真性ポリシリコン膜にイオン注入法を用いて不純物を導入したポリシリコン膜で形成することができる。ここで、ダミーゲート電極９ａも、予め不純物を添加したポリシリコン膜により形成することも可能である。しかし、本実施の形態では、保護ダイオード用のポリシリコン膜をダミーゲート電極９ａ用のポリシリコン膜を同時に形成するので、ダミーゲート電極９ａの形成に予め不純物を添加したポリシリコン膜を使用することはできないのである。つまり、予め不純物を添加したポリシリコン膜には、高濃度の不純物が導入されているので、保護ダイオードの形成には、使用することができない。したがって、予め不純物を添加したポリシリコン膜を使用するゲート電極１１ａの形成と同時に、保護ダイオードのポリシリコン膜を形成することはできない。これに対し、ダミーゲート電極９ａの形成には、真性ポリシリコン膜が使用できるので、同時に保護ダイオードのポリシリコン膜も形成することができるのである。このような理由から、本実施の形態では、ダミーゲート電極９ａ用のポリシリコン膜と保護ダイオード用のポリシリコン膜を同時に形成している。

次に、半導体基板１上に、例えば酸化シリコン膜よりなる絶縁膜（図示せず）を形成した後、異方性エッチングすることにより、溝６の上部に図１６に示すようなサイドウォール１２を形成する。このサイドウォール１２は、溝６の上部にある角部を保護するために形成される。なお、サイドウォール１２は形成しなくてもよい。

ここまでの工程を実施したチップ領域ＣＲの平面図を図１７に示す。図１７において、保護ダイオード形成領域には、ｐ⁻型半導体領域８ａが形成され、パワーＭＩＳＦＥＴ形成領域の外周には、ダミーゲート電極用引き出し部９ｂが形成されている。そして、ダミーゲート電極用引き出し部９ｂ上には、ゲート電極用引き出し部１１ｂが形成されていることがわかる。

次に、半導体基板１の主面上にチャネル形成領域が露出するレジストパターンをフォトリソグラフィ技術で形成する。そして、形成したレジストパターンをマスクにして、半導体基板１の主面に、例えばホウ素などのようなｐ型不純物をイオン注入法によって導入する。続いて、レジストパターンを除去した後、半導体基板１に対して熱拡散処理を施すことにより、図１８に示すようなチャネル形成用の半導体領域１３を形成する。

次に、半導体基板１の主面上にソース形成領域および保護ダイオードのカソード形成領域が露出するレジストパターンをフォトリソグラフィ技術で形成する。そして、形成したレジストパターンをマスクにして、半導体基板１の主面に、例えばリンや砒素などのようなｎ型不純物をイオン注入法によって導入する。続いて、形成したレジストパターンを除去した後、半導体基板１に対して熱拡散処理を施すことにより、図１９に示すようなソース領域１４および保護ダイオードのｎ^＋型半導体領域（カソード領域）１５を形成する。このように、本実施の形態では、パワーＭＩＳＦＥＴのソース領域１４と保護ダイオードのｎ^＋型半導体領域１５を同時に形成できるので、工程の簡略化を図ることができる。

ここまでの工程を実施したチップ領域ＣＲの平面図を図２０に示す。図２０において、保護ダイオード形成領域には、ｐ⁻型半導体領域８ａとｎ^＋型半導体領域１５が形成され、ｐｎ接合による保護ダイオードが形成されている。一方、パワーＭＩＳＦＥＴ形成領域には、ソース領域１４が形成されていることがわかる。

ここで、ゲート電極１１ａ用のポリシリコン膜と保護ダイオード用のポリシリコン膜を同時に形成せず、ダミーゲート電極９ａ用のポリシリコン膜と保護ダイオード用のポリシリコン膜を同時に形成するもう一つの理由について説明する。

図１９に示すように、ダミーゲート電極９ａは、厚い絶縁膜７に挟まれた狭い溝に充填するのに対し、パワーＭＩＳＦＥＴのゲート電極１１ａは、薄いゲート絶縁膜１０に挟まれた広い溝に充填する必要がある。すなわち、ダミーゲート電極９ａとゲート電極１１ａは、同じ溝６内に形成されるが、ダミーゲート電極９ａと溝６の間には、厚い絶縁膜７が形成されている。したがって、厚い絶縁膜７が形成されている分、ダミーゲート電極９ａを充填する領域は狭くなる。これに対し、ゲート電極１１ａと溝６の間には、薄いゲート絶縁膜１０が形成されているため、ゲート電極１１ａを充填する領域は、ダミーゲート電極９ａを充填する領域よりも広くなる。このことから、ダミーゲート電極９ａを形成するポリシリコン膜の膜厚は、ゲート電極１１ａを形成するポリシリコン膜の膜厚より薄くても溝６内を充填することが可能である。すなわち、ダミーゲート電極用引き出し部９ｂの膜厚は、ゲート電極用引き出し部１１ｂの膜厚よりも薄くなっている。

具体的に、溝６の幅が０．８μｍ、絶縁膜７の膜厚が２００ｎｍ、ゲート絶縁膜１０の膜厚が５０ｎｍの場合、ダミーゲート電極９ａは、０．４μｍの幅の溝領域に充填できればよいので、少なくともダミーゲート電極９ａ用のポリシリコン膜を２００ｎｍ以上堆積させればよい。これに対し、ゲート電極１１ａは、０．７μｍの幅の溝領域に充填する必要があるので、ゲート電極１１ａ用のポリシリコン膜を３５０ｎｍ以上堆積させる必要がある。

ｎ^＋ｐ⁻接合の保護ダイオードを形成する場合、ｐ⁻型半導体領域８ａは、真性ポリシリコン膜を形成した後、この真性ポリシリコン膜の全面にホウ素を１×１０^１３／ｃｍ^２〜１×１０^１４／ｃｍ^２程度のドーズ量でイオン注入することにより形成される。これに対し、ｎ^＋型半導体領域１５は選択的に形成する必要がある。パワーＭＩＳＦＥＴのソース領域を選択的に形成するイオン注入工程（砒素を１×１０^１５／ｃｍ^２〜１×１０^１６／ｃｍ^２程度導入する工程）で同時に、保護ダイオードのｎ^＋型半導体領域１５も形成するようにすれば、工程を増やさずに保護ダイオードを形成することが可能である。

ここで、問題となるのが、ソース領域の接合深さである。パワーＭＩＳＦＥＴを高性能化するためには、ソース領域およびチャネル領域の浅接合化が重要である。ソース領域を浅接合化すると、同時形成する保護ダイオードのｎ^＋型半導体領域１５も浅接合になる。このため、膜厚の厚いポリシリコン膜に保護ダイオードのｎ^＋型半導体領域１５を形成すると、ｎ^＋型半導体領域１５がポリシリコン膜の底面にまで到達しにくくなってしまう。ｎ^＋型半導体領域１５がポリシリコン膜の底面まで充分に到達していないと、ｎ^＋ｐ⁻ｎ^＋ｐ⁻ｎ^＋のような双方向ダイオードでは、大きなリーク電流が流れてしまう。膜厚の薄いポリシリコン膜にｎ^＋型半導体領域１５を形成すれば、ｎ^＋型半導体領域１５が浅くてもポリシリコン膜の底面まで容易に到達するので、リーク電流の小さな保護ダイオードの形成が可能である。

このように、膜厚が薄くても溝６内に充填可能なダミーゲート電極用のポリシリコン膜で保護ダイオードのポリシリコン膜を形成した方が、パワーＭＩＳＦＥＴのソース領域を形成する工程で、保護ダイオードのｎ^＋型半導体領域１５を同時に形成しやすく、工程数の削減に有利である。特に、ソース領域を浅接合化してパワーＭＩＳＦＥＴの高性能化を図りたい場合に効果が大きい。

次に、図２１に示すように、半導体基板１の主面上に、例えば酸化シリコン膜からなる層間絶縁膜１６を形成した後、この層間絶縁膜１６上にコンタクト孔形成領域が露出するレジストパターンをフォトリソグラフィ技術により形成する。続いて、形成したレジストパターンをエッチングマスクとして、層間絶縁膜１６をエッチングした後、レジストパターンを除去することにより、層間絶縁膜１６にコンタクト孔１７、１８、１９を形成する。コンタクト孔１７は、ゲート電極用引き出し部１１ｂに達しており、コンタクト孔１８は、半導体基板１の主面に形成されたチャネル形成用の半導体領域１３に達している。また、コンタクト孔１９は、保護ダイオード形成領域に形成されており、保護ダイオードのカソード領域となるｎ^＋型半導体領域１５に到達している。

次に、コンタクト孔１８の底面に露出するチャネル形成用の半導体領域１３の一部をエッチングすることにより溝を形成する。その後、溝の底部に、例えばホウ素などのようなｐ型不純物をイオン注入法で導入することにより、ｐ型半導体領域２０を形成する。

ここまでの工程を実施したチップ領域ＣＲの平面図を図２２に示す。図２２において、ゲート電極用引き出し部１１ｂには、コンタクト孔１７が形成され、活性領域内には、コンタクト孔１８が形成されている。また、保護ダイオード領域のｎ^＋型半導体領域１５には、コンタクト孔１９が形成されており、ダミーゲート電極用引き出し部９ｂにはコンタクト孔２１が形成されている。

続いて、半導体基板１の主面上に、バリアメタル膜となるチタンタングステン（ＴｉＷ）膜２２を形成した後、さらに、このチタンタングステン膜２２上に、例えばスパッタリング法を使用してアルミニウム膜２３を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、チタンタングステン膜２２およびアルミニウム膜２３をパターニングする。このパターニングにより、チタンタングステン膜２２およびアルミニウム膜２３よりなるソース電極２４、ゲート配線２５、電極２６を形成する。

ソース電極２４は、コンタクト孔１８を埋め込むように形成され、ソース領域１４およびｐ型半導体領域２０に接続されるように形成される。また、ゲート配線２５は、コンタクト孔１７を介してゲート電極用引き出し部１１ｂに接続されている。このゲート電極用引き出し部１１ｂは、ゲート電極１１ａと接続されているので、ゲート配線２５は、ゲート電極１１ａと電気的に接続されている。保護ダイオード形成領域には、電極２６が形成され、この電極２６は、コンタクト孔１９を介してｎ^＋型半導体領域１５と接続されている。電極２６の一方は、ソース電極２４に接続され、電極２６の他方はゲート配線２５に接続されている。このように電極２６を接続することにより、ソース電極２４とゲート配線２５の間に保護ダイオードが接続される。

次に、半導体基板１の主面上に表面保護膜となるポリイミド樹脂膜（図示せず）を形成した後、フォトリソグラフィ技術を使用してポリイミド樹脂膜をパターニングする。パターニングは、ソース電極２４の一部およびゲート配線２５の一部を露出するように行われ、ソースパッドおよびゲートパッドを形成する。

そして、半導体基板１の裏面を研削した後、例えばスパッタリング法を使用して、半導体基板１の裏面の全面にチタン膜（図示せず）、ニッケル膜（図示せず）および金膜（図示せず）よりなる積層膜を形成する。これにより、チタン膜、ニッケル膜および金膜の積層膜よりなるドレイン電極を形成する。

このようにして、本実施の形態における半導体装置を形成することができる。本実施の形態によれば、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴと、保護ダイオードとを同一半導体基板上に形成したので、ＭＩＳＦＥＴの性能向上を図りながら、ゲート絶縁膜の静電破壊を防止することができる。

保護ダイオードを構成する保護ダイオード用ポリシリコン膜とダミーゲート電極を構成するダミー電極用ポリシリコン膜とを同一工程で形成する。また、保護ダイオードのカソードと、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴのソース領域とを同一工程で形成する。これにより、加工工程の複雑化を抑制して容易に、ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴと保護ダイオードを形成することができる。

次に、本実施の形態における半導体装置のレイアウト構成の一例を図２４に示す。図２４は、ダミーゲート電極とゲート電極とを電気的に接続したレイアウト構成を示した図である。図２４において、ゲート電極用引き出し部に接続されているコンタクト孔（第２コンタクト孔）１７とダミーゲート電極用引き出し部に接続されているコンタクト孔（第１コンタクト孔）２１が直線状に配列されている。そして、直線状に配列されたコンタクト孔１７とコンタクト孔２１上に直線状のゲート配線２５が形成されている。このように構成することにより、ダミーゲート電極とゲート電極とを同電位で接続することができる。さらに、コンタクト孔１７とコンタクト孔２１とを直線状に配列することにより、半導体チップＣＰの有効面積（セル形成領域の面積／チップ全体の面積）を大きくすることができる。図２４では、ゲート配線２５の一部を省略して、ゲート配線２５の下部に存在するコンタクト孔１７およびコンタクト孔２１が見えるようにしている。

なお、図２４では、コンタクト孔１７とコンタクト孔２１を交互に形成しているが、必ずしも交互に配列する必要はない。例えば、ゲート電極の抵抗を低減したい場合には、コンタクト孔１７の割合を増やしたほうが望ましい。

図２５は、ダミーゲート電極をソース電極２４に接続し、ゲート電極をゲート配線２５に接続したレイアウト構成を示した図である。ダミーゲート電極をソース電極２４に接続
することにより、ゲート電極とドレイン領域との間の寄生容量（帰還容量）を低減することができ、高速スイッチングを実現できる利点がある。すなわち、ゲート電極とドレイン領域との間には寄生容量が発生するが、ゲート電極とドレイン領域の間に形成されているダミーゲート電極をソース電位に接続することにより、シールド効果が得られる。このシールド効果により寄生容量を低減できる。

図２５において、ゲート電極用引き出し部に接続されているコンタクト孔１７とダミーゲート電極用引き出し部に接続されているコンタクト孔２１は直線状に配列されている。そして、コンタクト孔１７は、ゲート配線２５に接続され、コンタクト孔２１は、ソース電極２４に接続されている。コンタクト孔１７にゲート配線２５が接続している部分は、凸部４０ａのようになっている。この凸部４０ａに対向するソース電極２４の部分には、凹部４０ｂが形成されている。すなわち、コンタクト孔２１上に形成されるソース電極２４が凹状の形状をしている箇所には、コンタクト孔１７上に形成されるゲート配線２５が凸状に形成されている。一方、コンタクト孔２１にソース電極２４が接続している部分は、凸部４１ａのようになっている。この凸部４１ａに対向するゲート配線２５の部分には、凹部４１ｂが形成されている。つまり、ソース電極２４が凸状の形状をしている箇所には、ゲート配線２５が凹状に形成されている。このようなレイアウト構成とすることにより、半導体チップＣＰの有効面積を大きくすることができる。図２５では、ソース電極２４およびゲート配線２５の一部を省略して、ゲート配線２５の下部に存在するコンタクト孔１７およびコンタクト孔２１が見えるようにしている。

なお、図２５では、コンタクト孔１７とコンタクト孔２１を交互に形成しているが、必ずしも交互に配列する必要はない。例えば、ゲート電極の抵抗を低減したい場合には、コンタクト孔１７の割合を増やしたほうが望ましい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、トレンチゲート構成のパワーＭＩＳＦＥＴを有する半導体装置の製造業に幅広く利用することができる。

１ 半導体基板
２ ｎ型エピタキシャル層
３ ｐ型ウェル
４ 素子分離領域
５ 絶縁膜
６ 溝
７ 絶縁膜
８ ポリシリコン膜
８ａ ｐ⁻型半導体領域
８ｂ ｎ^＋型半導体領域
９ａ ダミーゲート電極
９ｂ ダミーゲート電極用引き出し部
１０ ゲート絶縁膜
１１ａ ゲート電極
１１ｂ ゲート電極用引き出し部
１２ サイドウォール
１３ 半導体領域
１４ ソース領域
１５ ｎ^＋型半導体領域
１６ 層間絶縁膜
１７ コンタクト孔
１８ コンタクト孔
１９ コンタクト孔
２０ ｐ型半導体領域
２１ コンタクト孔
２２ チタンタングステン膜
２３ アルミニウム膜
２４ ソース電極
２５ ゲート配線
２６ 電極
２７ ポリイミド樹脂膜
２８ａ チタン膜
２８ｂ ニッケル膜
２８ｃ 金膜
２９ ドレイン電極
３０ ゲートドライブ回路
３１ モータ
３２〜３５ パワーＭＩＳＦＥＴ
３６ 直流電源
３７〜４０ 保護ダイオード
４０ａ 凸部
４０ｂ 凹部
４１ａ 凸部
４１ｂ 凹部
１０１ パワーＭＩＳＦＥＴ
１０２ 横型ＭＩＳＦＥＴ
１０３ 保護ダイオード
ＣＰ 半導体チップ
ＣＲ チップ領域
ＧＰ ゲートパッド
ＳＰ ソースパッド

Claims (9)

1. 半導体基板の溝内に形成されたゲート電極を含むＭＩＳＦＥＴを有する半導体装置の製造方法であって、
   （ａ）前記半導体基板に前記溝を形成する工程、
   （ｂ）前記（ａ）工程後、前記溝の内壁に第１絶縁膜を形成する工程、
   （ｃ）前記（ｂ）工程後、前記第１絶縁膜を介して前記溝内を埋め込むように、前記半導体基板上に第１導電性膜を形成する工程、
   （ｄ）前記（ｃ）工程後、前記第１導電性膜上に選択的に第１レジストパターンを形成する工程、
   （ｅ）前記（ｄ）工程後、前記第１レジストパターンをマスクにして前記第１導電性膜をエッチングすることにより、前記溝内において前記第１導電性膜の一部を残してダミーゲート電極を形成し、且つ、前記溝外において前記第１導電性膜をパターニングして保護ダイオードを形成する工程、
   （ｆ）前記（ｅ）工程後、前記溝の下方に前記第１絶縁膜と前記ダミーゲート電極が形成されている状態で、前記溝の上方において、前記溝の内壁に前記ＭＩＳＦＥＴのゲート絶縁膜を形成する工程、
   （ｇ）前記（ｆ）工程後、前記ゲート絶縁膜を介して前記溝内を埋め込むように、前記半導体基板上に第２導電性膜を形成する工程、
   （ｈ）前記（ｇ）工程後、前記第２導電性膜上に選択的に第２レジストパターンを形成する工程、
   （ｉ）前記（ｈ）工程後、前記第２レジストパターンをマスクにして前記第２導電性膜をエッチングすることにより、前記溝内において前記第２導電性膜の一部を残して前記ＭＩＳＦＥＴの前記ゲート電極を形成する工程、
   を有することを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記（ｅ）工程にて、前記溝外において前記第１導電性膜をパターニングすることで、前記ダミーゲート電極と一体化している第１ゲート引き出し部も形成されることを特徴とする半導体装置の製造方法。
3. 請求項1または２に記載の半導体装置の製造方法において、
   前記（ｉ）工程にて、前記溝外において前記第２導電性膜をパターニングすることで、前記ＭＩＳＦＥＴの前記ゲート電極と一体化している第２ゲート引き出し部も形成されることを特徴とする半導体装置の製造方法。
4. 請求項1〜３の何れか１項に記載の半導体装置の製造方法において、
   前記ダミーゲート電極に含まれる不純物濃度は、前記ＭＩＳＦＥＴの前記ゲート電極に含まれる不純物濃度よりも薄いことを特徴とする半導体装置の製造方法。
5. 請求項1〜４の何れか１項に記載の半導体装置の製造方法において、
   前記第１絶縁膜の膜厚は、前記ＭＩＳＦＥＴの前記ゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
6. 請求項1〜５の何れか１項に記載の半導体装置の製造方法において、
   前記（ｃ）工程にて形成される前記第１導電性膜の膜厚は、前記（ｇ）工程にて形成される前記第２導電性膜の膜厚よりも薄いことを特徴とする半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法は、更に、
   （ｊ）前記半導体基板に選択的にイオン注入を行うことで、前記溝に隣接する前記半導体基板に前記ＭＩＳＦＥＴのソース領域を形成する工程、
   を有し、
   前記（ｊ）工程にて、前記保護ダイオードにも選択的に前記イオン注入が行われることを特徴とする半導体装置の製造方法。
8. 請求項1〜７の何れか１項に記載の半導体装置の製造方法において、
   前記第１導電性膜および前記第２導電性膜は、ポリシリコン膜からなることを特徴とする半導体装置の製造方法。
9. 請求項1〜８の何れか１項に記載の半導体装置の製造方法は、更に、
   （ｋ）前記半導体基板に第２絶縁膜からなる素子分離領域を形成する工程、
   を有し、
   前記保護ダイオードは、前記素子分離領域上に形成されていることを特徴とする半導体装置の製造方法。