TWI415223B - Semiconductor device and manufacturing method thereof - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置，本發明特別是關於一種將高耐壓MOSFET(metal oxide semiconductor field effect transistor，金屬氧化物半導體場效電晶體)、低耐壓MOSFET及靜電保護用MOSFET混載之半導體裝置。又，本發明係關於一種此種半導體裝置之製造方法。
通常，半導體積體電路(IC：Integrated Circuit)並不耐於因靜電放電(ESD：Electrostatic Discharge)而產生之突波電壓，容易受到破壞。因此，通常係於IC內設置有用以保護IC免受突波電壓影響之靜電保護用之電路。
作為靜電保護用之電路之一例，提出有使用MOSFET者。例如，於圖6所示之電路例中，構成為具備N型MOSFET91作為靜電保護電路，且該N型MOSFET91與作為被保護電路之內部電路92並行連接。該N型MOSFET91使源極與閘極短路，且通常情況下於信號線路SE上施加有通常之信號電壓Vin之狀態下顯示為斷開狀態。然而，若該信號線路SE上施加有遠遠大於Vin之過電壓Vsur，則N型MOSFET91之汲極與基板間之pn接面變成反向偏壓，從而發生擊穿。此時，由於汲極正下方引起碰撞電離而產生多個電洞，故基板之電位上升。與此同時，由於多個電子自源極向基板擴散而產生擴散電流。藉由該擴散電流，汲極作為集極、源極作為射極、且半導體基板作為基底之寄生雙極電晶體成為動作狀態(突返動作)。藉由該動作，可使施加於汲極之過電壓Vsur經由寄生雙極電晶體而向連接有源極之接地線VSS放電。因此，源自過電壓Vsur之高電流不會在內部電路92內流動，從而可保護內部電路92。
因加工技術微細化帶來之寄生電阻(接觸電阻)之增大阻礙了IC之高速化。作為該對策，需要利用自對準矽化物(Self Aligned Silicide)技術來降低寄生電阻。
自對準矽化物技術係一種相對於MOSFET之源極/汲極區域及閘極電極，自我對準地形成金屬與矽之熱反應層(矽化物)之技術。藉由使金屬與矽反應，與通常之矽層或多晶矽層相比可使電阻值下降。
然而，該自對準矽化物技術對於利用上述突返動作後之MOSFET進行靜電保護之靜電保護電路而言，有可能對其功能發揮產生不良影響。
圖7係表示擊穿後之N型MOSFET中之汲極電壓Vd與汲極電流Id之關係之概念圖。若汲極電壓Vd不斷增加，則會產生突返現象：於擊穿電壓Va中發生MOSFET之擊穿，且寄生雙極電晶體開始動作。此時，汲極電壓Vd與汲極電流Id具有負之關係，且出現負電阻區域(參照圖內<I>)。而且，當發生突返現象之後，汲極電壓Vd與汲極電流Id具有正之關係，且形成電阻區域(參照圖內<II>)。
於源極/汲極區域未形成有矽化物層之情形時，如圖7之(a)所示之實線般，正電阻區域中之Id-Vd曲線之傾斜較小。其係由源極/汲極區域內之電阻成分引起。然而，於源極/汲極區域形成有矽化物層之情形時，該區域內之電阻值大幅下降。因此，如(b)所示之虛線般，正電阻區域中之Id-Vd曲線之傾斜與(a)相比變大。
因此，於靜電保護用之MOSFET91之源極/汲極區域形成有矽化物層之情形時，若信號線路SE施加有過電壓Vsur，而執行突返動作，則與未形成有矽化物層之情形相比其電阻值較小，故而MOSFET91內流通非常高之電流。藉此，產生非常大之焦耳熱，MOSFET91容易受到破壞。MOSFET91一旦受到破壞，變不再具有保護內部電路92之功能。即，存在MOSFET91容易受到破壞，結果導致內部電路92之保護功能下降之問題。
又，高耐壓MOSFET中，於在閘極電極之外側設有漂移區域之構造之情形時，漂移區域藉由矽化物層而被低電阻化，從而無法發揮電場緩和之作用。因此，於組合自對準矽化物技術與高耐壓MOSFET之情形時，先前係使用於閘極電極下方形成漂移區域之構造、即所謂之「閘極重疊構造」。
然而，該構造係包含如下問題：閘極-汲極間電容或者閘極-源極間電容變大，不利於高速動作之問題；或因閘極電極邊緣接近矽化物區域或高濃度之源極/汲極區域，而導致被稱為GIDL(Gate Induced Leakage，閘控漏電流)之、自汲極流向基板之漏電流增大的問題。
為消除該等問題，提出有一種高耐壓MOSFET如下：不僅構成為於閘極電極之外側設置漂移區域，且僅對特定之區域不形成矽化物層(參照例如日本專利特開平5-3173號公報(以下稱為文獻1)、日本專利特開2004-47721號公報(以下稱為文獻2))。
圖8係文獻1所揭示之半導體裝置之概略剖面圖，且為方便說明，表示製造過程中之、處於某個步驟之時間點之剖面圖。於半導體基板100上，藉由元件分離區域101而形成區域B1與B2，且於區域B1內形成作為被保護元件之MOSFET121，於區域B2內形成靜電保護用之MOSFET122。
如圖8(a)所示，於MOSFET121中，係於低濃度之擴散區域103之上面、及閘極電極105之上面分別形成矽化物層107、108。再者，於閘極電極105及矽化物層108之側壁形成側壁絕緣膜106。104為閘極氧化膜。
於靜電保護用之MOSFET122中，亦係於低濃度之擴散區域113之上面、及閘極電極115之上面分別形成矽化物層117、118。然而，擴散區域113之上面並非係完全地以矽化物層117覆蓋，而是於閘極電極115側之部分區域設置不形成矽化物層117之部分。即，於矽化物層117與閘極電極115之間設置水平方向之相隔區域(X1)。再者，於MOSFET122中，114為閘極氧化膜、116為側壁絕緣膜。
為形成此種構成而形成矽化物層117之步驟之前階段中，預先將絕緣膜(矽化物阻隔層)120成膜於不欲形成矽化物層117之區域，並於該狀態下進行矽化物化。藉此，可僅使擴散區域113之一部分矽化物化。
再者，作為實際之步驟，係同時形成矽化物層108與矽化物層118，其後形成絕緣膜120，之後同時形成矽化物層107與矽化物層117。作為一例，利用鎢矽化物形成矽化物層108與矽化物層118，利用鈦矽化物形成矽化物層107與矽化物層117。
其後，如圖8(b)所示，於去除絕緣膜120之後，注入高濃度之雜質離子，藉此分別形成高濃度擴散區域(源極/汲極區域)102、112，並且對閘極電極105、115進行雜質摻雜。藉此，於MOSFET121中，源極/汲極區域102完全被矽化物層107覆蓋，但於作為保護元件之MOSFET122中，係源極/汲極區域112形成有部分未被矽化物層117覆蓋之區域(X1)。藉此，可抑制突返動作後之電阻值大幅下降。
圖9係文獻2所揭示之構成之概略剖面圖，且為方便說明，係表示製造過程中之處於某個步驟之時間點的剖面圖。再者，於圖9中，僅圖示靜電保護用之MOSFET。
於半導體基板200上形成元件分離區域201、閘極氧化膜204、閘極電極205之後，首先進行低濃度離子注入。藉由該離子注入，於源極側之低濃度區域202及汲極側形成作為LDD(Lightly Doped Drain，微摻雜之汲極)區域之低濃度區域203。接下來，於形成側壁絕緣膜208之後，如圖9(a)所示般使用光阻圖案220進行高濃度離子注入。藉由該離子注入，於低濃度區域203側形成汲極206，該汲極206係位於自閘極電極205之邊緣起沿水平方向僅相隔X2之位置處。此時，同時形成有源極207，且對閘極電極205進行雜質摻雜。
其後，於去除光阻圖案220之後，如圖9(b)所示，以如汲極206之上面、源極207之上面、及閘極電極205之上面之一部分露出之圖案化形狀，形成作為矽化物阻隔層之絕緣膜212，並進行矽化物化。藉此，於汲極206之上層、源極207之上層、及閘極電極205之上層，分別形成有矽化物層209、210、211。
該情形亦與圖8同樣，由於未覆蓋有矽化物層之擴散區域203形成於相隔區域X2內，故而可抑制突返動作後之電阻值大幅下降。
然而，於文獻1所記載之方法之情形時，不僅需要分2次執行矽化物化，且需要另外形成矽化物阻隔用之絕緣膜120，使得步驟數及製造費用大幅增加。
又，於文獻2所記載之方法之情形時，亦需要另外形成矽化物阻隔用之絕緣膜212，使得步驟數及製造費用大幅增加。此外該絕緣膜212需要以不覆蓋已形成之汲極區域206之方式進行位置對準，而並非自我對準地形成者。因此，需要確保用於位置對準之對準範圍，從而導致電晶體尺寸之擴大。
本發明之目的在於根據此種問題點而提供一種半導體裝置，其將作為被保護元件之MOSFET、及靜電保護用之MOSFET搭載於同一基板上，不僅具有較高的保護能力且可以較少之步驟數加以製造。特別是在實現於半導體基板上搭載高耐壓之MOSFET與靜電保護用MOSFET之半導體裝置時有效。
為達成上述目的，本發明之半導體裝置之特徵在於：其係將高耐壓之第1MOSFET、低耐壓之第2MOSFET、及靜電保護用之第3MOSFET搭載於同一半導體基板上者，於藉由元件分離區域而劃定之第1~第3區域內，分別形成上述第1~第3MOSFET，且，於上述第1區域內包含：井區域；第1低濃度擴散區域，其係於該井區域表面部位相隔而形成；第1閘極電極，其係以如下方式而形成，於上述半導體基板上介隔高耐壓之閘極氧化膜而位於上述第1低濃度擴散區域之相隔區域之上方；第1絕緣膜，其係自上述第1閘極電極之一部分上方起遍及上述第1低濃度擴散區域之一部分上方而重疊；第1高濃度擴散區域，其係形成於在上方未形成有上述第1絕緣膜之上述第1低濃度擴散區域之表面位置；以及第1矽化物層，其係形成於在上方未形成有上述第1絕緣膜之部位之上述第1閘極電極之上層及上述第1高濃度擴散區域之上層；於上述第2區域內包含：井區域；第2低濃度擴散區域，其係於該井區域之表面部位相隔而形成；第2閘極電極，其係以如下方式而形成，於上述半導體基板上介隔低耐壓之閘極氧化膜而位於上述第2低濃度擴散區域之相隔區域之上方；第2絕緣膜，其係形成於上述第2閘極電極之側壁；第2高濃度擴散區域，其係形成於在上方未形成有上述第2絕緣膜之上述第2低濃度擴散區域之表面位置；第2矽化物層，其係形成於上述第2閘極電極之上層及上述第2高濃度擴散區域之上層；於上述第3區域內包含：井區域；第3低濃度擴散區域，其係於該井區域表面部位相隔而形成；第3閘極電極，其係以如下方式而形成，於上述半導體基板上介隔閘極氧化膜而位於上述第3低濃度擴散區域之相隔區域之上方；第3絕緣膜，其係自上述第3閘極電極之一部分上方起遍及上述第3低濃度擴散區域之一部分上方而重疊；第3高濃度擴散區域，其係形成於在上方未形成有上述第3絕緣膜之上述第3低濃度擴散區域之表面位置；第3矽化物層，其係形成於在上方未形成有上述第3絕緣膜之部位之上述第3閘極電極之上層及上述第3高濃度擴散區域之上層。
藉由以此方式構成，可以同一步驟形成第1~第3絕緣膜，且該等絕緣膜可藉由通常之側壁絕緣膜之形成步驟而實現。而且，於形成該第1~第3絕緣膜之後，進行矽化物化，藉此該絕緣膜發揮作為矽化物阻隔層之功能。
即，根據本發明之半導體裝置，可對側壁絕緣膜追加矽化物阻隔層之功能，故而無需另外形成用於矽化物阻隔之絕緣膜。藉此，可將製造時之步驟數減少為少於先前。
進而，藉由將該第1~第3絕緣膜作為遮罩而進行高濃度離子注入，可形成第1~第3高濃度擴散區域。即，若於第1~第3絕緣膜之形成時進行位置對準，則構成源極/汲極區域之第1~第3高濃度擴散區域係自我對準地形成。藉此，與先前相比，必須考慮製程時之偏差之因素減少，故而可減少應確保之對準範圍。
此時，第1及第3閘極電極係於其上方一部分開口，故而在進行用以形成第1~第3高濃度擴散區域之離子注入之同時，可進行向閘極電極之雜質摻雜。
再者，亦可構成為將第1絕緣膜僅於左右之任一方自上述第1閘極電極之一部分上方起遍及上述第1低濃度擴散區域之一部分上方而重疊。藉此，亦可應對第1MOSFET之電壓施加方向固定為一個方向之情形。
又，較佳為第1~第3低濃度擴散區域設為充分低(例如低於1位數以上)於第1~第3高濃度擴散區域之雜質濃度。藉此，特別是第3低濃度擴散區域內之電阻率上升，故而即便使重疊於第3低濃度擴散區域之第3絕緣膜之寬度縮小，亦可確保一定程度之電阻值。即，可將第3低濃度擴散區域之水平方向之寬度縮小化，實現裝置尺寸之縮小化，而不會導致突返動作時流入大電流之情況。
根據本發明，可實現如下半導體裝置，其係將作為被保護元件之MOSFET、及靜電保護用之MOSFET搭載於同一基板上者，不僅具有較高之保護能力且可以較少之步驟數加以製造，而不會導致突返動作後產生明顯較高之電流之情況。
(構造)
圖1表示本發明之半導體裝置之概略剖面圖。本半導體裝置係於同一半導體基板1上包含3個區域A1~A3，且於各區域內分別形成有不同的MOSFET。分別為區域A1對應於第1區域、區域A2對應於第2區域、區域A3對應於第3區域。
而且，分別為於區域A1內形成有高耐壓MOSFET61、區域A2內形成有低耐壓MOSFET62、區域A3內形成有作為靜電保護元件之MOSFET63。以下，將作為靜電保護元件之MOSFET稱為「靜電保護MOSFET」。分別為高耐壓MOSFET61對應於第1MOSFET、低耐壓MOSFET62對應於第2MOSFET、靜電保護MOSFET63對應於第3MOSFET。再者，此處各MOSFET係設為N型之MOSFET。
於本實施形態中，將靜電保護MOSFET63作為低耐壓MOSFET62之保護用元件。即，此處靜電保護MOSFET63係與低耐壓MOSFET62同樣地，形成於低耐壓之P型井4上。
高耐壓MOSFET61係形成於高耐壓之P型井3上。於P型井3之表面區域，持有部分相隔而形成有低濃度N型之漂移區域6。漂移區域6係對應於第1低濃度擴散區域。
又，高耐壓MOSFET61係於P型井3之上面介隔高耐壓用之閘極氧化膜5而具有閘極電極11。該閘極電極11係以如下方式形成，於被相隔之漂移區域6夾持之區域、及漂移區域6之一部分上方重疊。閘極電極11係對應於第1閘極電極。
漂移區域6之表面區域中之、於與閘極電極11為相反側之元件分離區域2側之部分區域中，形成有高濃度N型之源極/汲極區域31。於該源極/汲極區域31之上面，形成有矽化物層41。源極/汲極區域31係對應於第1高濃度擴散區域。
高耐壓MOSFET61係以重疊於閘極電極11之一部分上面及表面未形成有源極/汲極區域31之漂移區域6之上方的方式而具有絕緣膜21a。該絕緣膜21a不僅單單於閘極電極11之側壁部分沿垂直方向形成，且亦沿與半導體基板1平行之水平方向延伸一定程度而形成。藉由該絕緣膜21a，可確保閘極電極11與源極/汲極區域31上之矽化物層41之水平方向之相隔d1。
而且，該絕緣膜21a並非完全地覆蓋閘極電極11之上面，而是僅形成於自邊緣起持有一定寬度之區域，且未形成於該閘極電極11之中央部。於未形成有該絕緣膜21a之閘極電極11之上面，形成有矽化物層42，該矽化物層42有助於接觸電阻之降低。再者，矽化物層41及42係對應於第1矽化物層，且絕緣膜21a係對應於第1絕緣膜。
形成於高濃度MOSFET61內之漂移區域6係為發揮電場緩和效應而形成者，但為發揮該效果，閘極電極11下方與源極/汲極區域31之間，需要一定程度之水平方向之相隔。於圖1之構成中，藉由形成於相隔區域(d1)之漂移區域6之存在，可緩和源極/汲極區域31與閘極電極11之間產生高電場之情形。
然而，即便確保該相隔，若於該相隔位置處之漂移區域6之上面形成有矽化物層41，則亦會導致源極/汲極區域31連同漂移區域6形成於同一矽化物層41之下層，且於該位置處兩者之電位變得大致無差。即，此時無法充分發揮緩和閘極電極11間之電場之漂移區域6之功能。
因此，於本發明之半導體裝置中，如圖1所示，於未形成有源極/汲極區域31之漂移區域6之上面不形成矽化物層41，而是形成絕緣膜21a來代替該矽化物層41。
而且，以覆蓋閘極電極11、絕緣膜21a、矽化物層41、42之方式形成有層間絕緣膜51，且於該層間絕緣膜51內，形成有用以與源極/汲極區域31上之矽化物層41電性連接之接觸電極52。而且，於層間絕緣膜51之上層，形成有與接觸電極52電性連接之配線層55。再者，雖未進行圖示，但於其他位置處亦形成有用以與閘極電極11上之矽化物層42電性連接之接觸電極。
低耐壓MOSFET62係形成於區域A2內之低耐壓之P型井4上。於P型井4之表面區域，持有部分相隔而形成有低濃度N型之LDD區域15。LDD區域15係對應於第2低濃度擴散區域。
低耐壓MOSFET62係於P型井4之上面介隔低耐壓用之閘極氧化膜8而具有閘極電極12。該閘極電極12係以如下方式形成，於被相隔之低濃度LDD區域15夾持之區域、及低濃度LDD區域15之一部分上方重疊。閘極電極12係對應於第2閘極電極。
低濃度LDD區域15之表面區域中之、於與閘極電極12為相反側之元件分離區域2側之部分區域，形成有高濃度N型之源極/汲極區域32。於該源極/汲極區域32之上面，形成有矽化物層43。又，於閘極電極12之上面亦形成有矽化物層44。源極/汲極區域32係對應於第2高濃度擴散區域，矽化物層43及44係對應於第2矽化物層。
低耐壓MOSFET62係於閘極電極12之側壁部分具有絕緣膜21b。該絕緣膜21b係以如下方式形成，於在表面未形成有源極/汲極區域32之低濃度LDD區域15之上方重疊。然而，該絕緣膜21b與高耐壓MOSFET61所具有之絕緣膜21a相比，水平方向之擴展較少。即，該絕緣膜21b並非大致或者完全地形成於閘極電極12之上面，即便在絕緣膜21b接觸於閘極氧化膜之高度位置處，與絕緣膜21a相比水平方向之延伸亦較小。絕緣膜21b係對應於第2絕緣膜。
形成於低耐壓MOSFET62內之LDD區域15亦與形成於高濃度MOSFET61內之漂移區域6同樣地，係以如下目的而設置者：緩和閘極電極12與源極/汲極區域32之間產生高電場之情形。然而，低耐壓MOSFET62與高耐壓MOSFET61相比所要求之耐壓較低。因此，為實現佔據面積之縮小化，於低耐壓MOSFET62中，與高耐壓MOSFET61相比，閘極電極與源極/汲極區域之水平方向之相隔距離變短。而且，於低耐壓MOSFET61之情形時，係藉由形成於閘極電極12之側壁之絕緣膜21b而確保該低耐壓MOSFET61之相隔。
上述層間絕緣膜51係以覆蓋閘極電極12、絕緣膜21b、矽化物層43、44之方式而形成，且於該層間絕緣膜51內，形成有用以與源極/汲極區域32上之矽化物層43電性連接之接觸電極53。而且，於層間絕緣膜51之上層，形成有與接觸電極53電性連接之配線層56。再者，雖未進行圖示，但於其他位置處亦形成有用以與閘極電極12上之矽化物層44電性連接之接觸電極。
低耐壓之靜電保護MOSFET63係形成於區域A3內之低耐壓之P型井4上。於P型井4之表面區域，持有部分相隔而形成有低濃度N型之LDD區域16。LDD區域16係對應於第3低濃度擴散區域。
靜電保護MOSFET63係於P型井4之上面介隔低耐壓用之閘極氧化膜9而具有閘極電極13。該閘極電極13係以如下之方式形成，於被相隔之低濃度LDD區域16夾持之區域、及低濃度LDD區域16之一部分上方重疊。閘極電極13係對應於第3閘極電極。
低濃度LDD區域16之表面區域中之、於與閘極電極13為相反側之元件分離區域2側之部分區域，形成有高濃度N型之源極/汲極區域33。於該源極/汲極區域33之上面，形成有矽化物層45。源極/汲極區域33係對應於第3高濃度擴散區域。
靜電保護MOSFET63係以在閘極電極13之一部分上面及表面未形成有源極/汲極區域33之低濃度LDD區域16之上方重疊的方式而具有絕緣膜21c。該絕緣膜21c不僅單單於閘極電極13之側壁部分沿垂直方向形成，且亦沿與半導體基板1平行之水平方向延伸一定程度而形成。藉由該絕緣膜21c，可確保閘極電極13與源極/汲極區域33上之矽化物層45之水平方向之相隔d3。
如上所述，於靜電保護用之MOSFET中，若於擴散區域形成有矽化物層，則突返動作後之寄生電晶體之電阻值明顯下降，故而當施加有過電壓時，入高電流流而容易受到破壞。因此，於本發明中之半導體裝置中，於區域A3內，對作為擴散區域之低濃度LDD區域16不形成矽化物層45，藉此於源極/汲極33與閘極電極13之間，即於相隔區域d3之位置處設置未形成有矽化物層45之低濃度LDD區域16。藉此，可抑制突返動作後之電阻值大幅下降。
而且，該絕緣膜21c並非完全覆蓋閘極電極13之上面，而是僅形成於自邊緣持有一定之寬度之區域，且不形成於該閘極電極13之中央部。於未形成有該絕緣膜21c之閘極電極13之上面，形成有矽化物層46。再者，矽化物層45及46係對應於第3矽化物層，絕緣膜21c係對應於第3絕緣膜。
上述層間絕緣膜51係以覆蓋閘極電極13、絕緣膜21c、矽化物層45、46之方式而形成，且於該層間絕緣膜51內，形成有用以與源極/汲極區域33上之矽化物層45電性連接之接觸電極54。而且，於層間絕緣膜51之上層，形成有與接觸電極54電性連接之配線層57。再者，雖未進行圖示，但於其他位置處亦形成有用以與閘極電極13上之矽化物層46電性連接之接觸電極。又，靜電保護MOSFET63於通常時為斷開狀態，將閘極電極13與源極/汲極33之內之一方的擴散區域(源極)電性連接。
根據圖1之構成，高耐壓MOSFET61係較低耐壓MOSFET62更能夠實現高耐壓，且靜電保護MOSFET63可保護低耐壓MOSFET62避開過電壓而不容易受到破壞。而且，如以下之說明般，絕緣膜21a、21b、21c可全部以同一步驟形成，故而無須另外追加用於形成作為矽化物阻隔層之絕緣膜。又，矽化物層41~46亦可以同一步驟形成，故而無須將形成於閘極電極之上層之矽化物層與形成於源極/汲極區域之上層之矽化物層，以不同步驟形成。因此，與先前技術相比可以極為少量之步驟數加以製造。
進而，絕緣膜21a、21b、21c係分別作為用於形成源極/汲極區域31、32、33之遮罩而發揮功能。藉此，若於形成絕緣膜21a、21c之時間點，在形成光阻圖案時進行位置對準，則源極/汲極區域係自我對準地形成。藉此，與先前技術相比，必須考慮製程時之偏差之因素減少，故而可減少應確保之對準範圍。以下，存在將絕緣膜21a、21b、21c適當的統稱為「遮罩絕緣膜」之情況。
再者，圖1中係對於P型半導體基板1上形成有N型MOSFET之情形進行了說明，但藉由使各雜質離子之導電型反轉，亦可同樣地對形成有P型MOSFET之情形進行說明。
(製法)
對本半導體裝置之製造方法，參照圖2~圖4中模式性表示之步驟剖面圖進行說明。再者，為便於圖紙使用，將步驟剖面圖分為3個圖式。又，為方便說明，對各步驟附記#1~#15之步驟編號。
首先，如圖2(a)所示，於P型半導體基板1上，使用公知之STI(Shallow Trench Isolation，淺槽隔離)技術，形成深度為0.3~1.0 μm左右之元件分離區域2(步驟#1)。藉此，形成藉由元件分離區域2所區劃之活性區域。
本發明之半導體裝置構成為將高耐壓MOSFET、低耐壓MOSFET、及作為靜電保護元件之MOSFET(以下，稱為靜電保護MOSFET)之3個元件混載於同一基板上。因此，於步驟#1中，至少形成3個區域以上之活性區域。於圖2(a)中，圖示有形成3個活性區域之情形，並分別形成於區域A1、A2、A3內。
再者，於本實施形態中，區域A1為用於形成高耐壓MOSFET之區域、區域A2為用於形成低耐壓MOSFET之區域、區域A3為用於形成靜電保護MOSFET之區域。即，形成於各區域A1~A3內之活性區域係用作形成於各區域之MOSFET之活性區域。
接下來，如圖2(b)所示，分別於區域A1內形成高耐壓用之P型井3、於區域A2及A3內形成低耐壓用之P型井4(步驟#2)。具體而言，於各井之形成係藉由注入P型雜質離子(例如B離子)後進行熱處理而進行。藉由對區域A2及A3同時進行離子注入，低耐壓MOSFET與靜電保護MOSFET共用P型井4。其後，藉由熱氧化法或者CVD(Chemical vapor deposition，化學氣相沈積)法，將高耐壓用閘極氧化膜5以膜厚30~60 nm左右成膜於整個面(步驟#3)。
接下來，如圖2(c)所示，藉由對高耐壓用井3之一部分表面進行離子注入，形成高耐壓MOSFET用之漂移區域6(步驟#4)。具體而言，在未進行離子注入之區域，即，於在區域A2及A3內之整個面與區域A1內之一部分形成有光阻圖案7之狀態下，以5×1012 ions/cm2 之摻雜量及100 keV之注入能量，注入N型雜質離子(例如P離子)。其後，去除光阻圖案7。
接下來，如圖2(d)所示，於去除形成於低耐壓用井4上之高耐壓用閘極氧化膜5後(步驟#5)，於該區域，使低耐壓用閘極氧化膜藉由熱氧化法成長膜厚7 nm左右(步驟#6)。具體而言，於區域A2內形成低耐壓用閘極氧化膜8，並於區域A3內形成閘極氧化膜9。
接下來，如圖3(a)所示，於區域A1內之閘極氧化膜5上之特定區域、區域A2內之閘極氧化膜8上之特定區域、區域A3內之閘極氧化膜9上之特定所定區域，分別形成由多晶矽所構成之閘極電極11、12、13(步驟#7)。具體而言，該等閘極電極11、12、13係於將多晶矽膜成膜於整個面後，實施蝕刻處理而形成。
接下來，如圖3(b)所示，藉由對低耐壓用井4之一部分表面進行離子注入，形成低耐壓MOSFET用之低濃度LDD區域15、及靜電保護MOSFET用之LDD區域16(步驟#8)。具體而言，在未進行離子注入之區域，即於在區域A1整個面形成有光阻圖案17之狀態下，以2×1013 ions/cm2 之摻雜量及20 keV之注入能量，注入N型雜質離子(例如P離子)。於低耐壓用井4上，形成有閘極電極12、13，故而該閘極電極成為遮罩，致使離子不會注入於該閘極電極之下方，而注入於其外側。
接下來，如圖3(c)所示，將絕緣膜21成膜於整個面(步驟#9)。具體而言，例如使由SiN或SiO2 所構成之絕緣膜，藉由CVD法而成長100 nm左右。該絕緣膜21係對應於遮罩絕緣膜者，且利用後段步驟而形成該絕緣膜21，藉此構成MOSFET61之第1絕緣膜21a、MOSFET62之絕緣膜21b、MOSFET63之絕緣膜21c。
接下來，如圖3(d)所示，於區域A1內及A3內之特定區域形成光阻圖案22、23(步驟#10)。此時，於區域A1內，係以自閘極電極11之一部分上方起遍及漂移區域6之一部分上方重疊之方式而形成光阻圖案22。同樣地，於區域A3內，係以自閘極電極13之一部分上方起遍及低濃度LDD區域16之一部分上方重疊之方式而形成光阻圖案23。
即，藉由步驟#10，於區域A1內，係於形成於閘極電極11之中央部之上方及漂移區域6之上方中之、與閘極電極11側相反之元件分離區域2側的絕緣膜21上未形成光阻圖案22。又，於區域A3內，係於形成於閘極電極13之中央部之上方及低濃度LDD區域16之上方中之、與閘極電極13側相反之元件分離區域2側的絕緣膜21上未形成光阻圖案23。
於此種狀態下，藉由各向異性之乾式蝕刻(例如RIE：Reactive Ion Etching，反應性離子蝕刻)，進行絕緣膜21之蝕刻(步驟#11)。藉此，如圖4(a)所示，於區域A1中，係殘存有被光阻圖案22所覆蓋之區域之絕緣膜21a，而其他部分被去除。於區域A2中，係於閘極電極12之側壁部分殘存有絕緣膜21b，而其他部分被去除。又，於區域A3中，係殘存有被光阻圖案23所覆蓋之區域之絕緣膜21c，而其他部分被去除。再者，形成於元件分離區域2上之絕緣膜21亦被去除。
根據本步驟，於區域A1內，漂移區域6中，在上方形成有絕緣膜21a之部分之區域係沿水平方向以d1之寬度而形成。同樣地，於區域A3內，LDD區域16中，在上方形成有絕緣膜21c之部分之區域係沿水平方向以d3之寬度而形成。該絕緣膜21a及21c係於下述之矽化物化之步驟(步驟#13~#14)中發揮如下功能：對重疊於該等絕緣膜之位置處之漂移區域6或者LDD區域16之矽化物化進行阻隔。進而，亦於下述之高濃度雜質離子之注入步驟(步驟#12)中，發揮用作於區域A1及A3內形成源極/汲極區域之遮罩之功能。
另一方面，於區域A2內，LDD區域15中，在上方形成有絕緣膜21b之部分之區域，具有至多相當於在閘極電極12之側壁作為側壁絕緣膜而殘存之絕緣膜21b之膜厚的寬度，且短於d1及d3許多。因此，於下述之矽化物化之步驟中，大致所有之LDD區域15被矽化物化。再者，絕緣膜21b係與絕緣膜21a及21c同樣地，發揮用於源極/汲極區域形成之高濃度雜質離子之注入步驟中之遮罩功能。
又，於區域A1內及A3內，絕緣膜21a及21c係將閘極電極之上方一部分開口而成膜。因此，於下述之步驟#12中，於形成源極/汲極區域時，亦可一併進行對該等閘極電極11及13之雜質摻雜。於在閘極電極上面未形成有絕緣膜21b之區域A2內，當然可進行向閘極電極12之雜質摻雜。
再者，於對該絕緣膜21進行蝕刻之步驟#11中，係亦對閘極氧化膜5、8、9一併進行蝕刻。藉此，如圖4(a)所示，於步驟#11結束時，閘極氧化膜係僅殘存於絕緣膜(21a、21b、21c)或閘極電極(11、12、13)之下層。即，於去除絕緣膜21之位置之正下方，成膜於各擴散區域(6、15、16)之上層之閘極氧化膜(5、8、9)係藉由本步驟而去除。
接下來，如圖4(b)所示，藉由對區域A1、A2、A3內之表面進行離子注入，而形成各個MOSFET之源極/汲極區域31、32、33(步驟#12)。具體而言，以5×1015 ions/cm2 之摻雜量及40 keV之注入能量，注入N型雜質離子(例如As離子)。
此時，於區域A1內，閘極電極11及絕緣膜21a係作為遮罩而發揮功能，且位於閘極電極11及絕緣膜21a之外側之漂移區域6之表面區域，形成有源極/汲極區域31。於區域A2內，閘極電極12及形成於其側壁之絕緣膜21b係作為遮罩而發揮功能，且位於閘極電極12及絕緣膜21b之外側之低濃度LDD區域15之表面區域，形成有源極/汲極區域32。於區域A3內，閘極電極13及絕緣膜21c係作為遮罩而發揮功能，且位於閘極電極13及絕緣膜21c之外側之低濃度LDD區域16之表面區域，形成有源極/汲極區域33。
又，如上所述，藉由本步驟#12而一併完成對各閘極電極11、12、13之雜質摻雜。
接下來，於露出之閘極電極11、12、13之上面、及源極/汲極區域31、32、33之上面，分別形成矽化物層。具體而言，首先，將Ti、Co等高介電金屬膜藉由濺鍍法或CVD法而成膜於整個面(步驟#13)。其後，進行RTA(Rapid Thermal Annealing，快速高熱退火)等熱處理(步驟#14)。
如上所述，於步驟#11之蝕刻步驟中，去除成膜於在上方未形成有絕緣膜21之位置處之各擴散區域(6、15、16)之上層的閘極氧化膜(5、8、9)。因此，該區域之矽基板(活性區域)露出，從而可使該基板面與步驟#13中所成膜之金屬膜接觸。又，所露出之閘極電極上面亦與該金屬膜接觸。而且，藉由步驟#14之熱處理，於金屬膜與矽基板之接觸區域、及金屬膜與多晶矽膜(閘極電極)之接觸區域進行矽化物化。
另一方面，形成於絕緣膜上之金屬膜即便經熱處理後亦會殘存而不會反應。藉由使用有有H2 SO4 、H2 O2 等之化學藥品處理，而選擇性的去除該未反應之金屬膜(步驟#15)。藉此，如圖4(c)所示，分別於區域A1內形成有矽化物層41、42，於區域A2內形成有矽化物層43、44，於區域A3內形成有矽化物層45、46。
更具體而言則如以下所示。於區域A1中，在上方未形成有絕緣膜21a之源極/汲極區域31之上面，形成有矽化物層41，且於閘極電極11之上面之未形成有絕緣膜21a之區域，形成有矽化物層42。另一方面，對在上方形成有絕緣膜21a之區域d1中之漂移區域6而言，該絕緣膜21a係作為矽化物阻隔層而發揮功能，故而於漂移區域6之表面不會形成矽化物層。
於區域A2中，在上方未形成有絕緣膜21b之源極/汲極區域32之上面形成有矽化物層43，且於閘極電極12之上面形成有矽化物層44。於區域A2內，LDD區域15中之、在上方形成有絕緣膜21b之部分之區域，具有至多相當於在閘極電極12之側壁作為側壁絕緣膜而殘存之絕緣膜21b之膜厚的寬度，其短於絕緣膜21a。即，於區域A2內，於大致所有之活性區域上形成有矽化物層43。又，閘極電極12之上面亦基本上未殘存絕緣膜21b，故而該閘極電極12之大致整個上面被矽化物化。
於區域A3中，源極/汲極區域33之上面中之、未形成有絕緣膜21c之區域形成有矽化物層45，且閘極電極13之上面中之、未形成有絕緣膜21c之區域形成有矽化物層46。另一方面，對在上方形成有絕緣膜21c之區域d3中之LDD區域16而言，該絕緣膜21c係作為矽化物阻隔層而發揮功能，故而於LDD區域16表面未形成有矽化物層。
其後，藉由公知之方法將層間絕緣膜51成膜後，例如藉由W等高介電金屬形成接觸插塞52、53、54、及配線層55、56、57。經以上之各步驟形成圖1所示之半導體裝置。
以下對其他實施形態進行說明。
(1)於上述實施形態中，對將高耐壓MOSFET與低耐壓MOSFET、及用於保護低耐壓MOSFET之靜電保護MOSFET搭載於同一基板上之情形進行了說明，但於搭載用於保護高耐壓MOSFET之靜電保護MOSFET之情形時，亦可藉由同樣之方法實現。
(2)於上述實施形態中，係假定高耐壓MOSFET61之電壓施加方向無限定之情形。相對於此，即便於電壓施加方向限定於一個方向之情形時，亦可藉由同樣之步驟實現。
圖5係此種半導體裝置之構成例。與圖1相比，絕緣膜21a之形狀不同。絕緣膜21a係於汲極31d側，與圖1之情形同樣地以如下方式形成，於閘極電極11之一部分上面、及於表面未形成有汲極區域31d之漂移區域6d之上方重疊。另一方面，於源極31s側，與區域A2同樣地，該絕緣膜21a係作為側壁絕緣膜而形成於閘極電極11之側壁部分。
除了於上述步驟#10中，將光阻圖案22僅於汲極31d側覆蓋而形成以外，圖5之構成亦可藉由與上述實施形態同樣之方法實現。
於該情形，構成為分別確定作為汲極而發揮功能之擴散區域、及作為源極而發揮功能之擴散區域。由於耐壓性存在問題之側為汲極側，故對源極側而言，無需將用於高電場緩和之漂移區域之寬度確保為汲極側之程度。因此，具有可將裝置尺寸較圖1進而縮小之效果。
儘管已根據較佳實施例對本發明進行了描述，但應瞭解，在不背離本發明之情況下，熟習此項技術者可進行各種修改及改動。因此本發明之範圍應根據隨附申請專利範圍進行定義。
1．．．半導體基板
2．．．元件分離區域
3．．．高耐壓用P型井
4．．．低耐壓用P型井
5．．．閘極氧化膜
6．．．漂移區域
6d．．．漂移區域
6s．．．漂移區域
7．．．光阻圖案
8、9．．．閘極氧化膜
11、12、13．．．閘極電極
15、16．．．LDD區域
17．．．光阻圖案
21．．．絕緣膜(遮罩絕緣膜)
21a、21b、21c．．．絕緣膜(遮罩絕緣膜)
22、23．．．光阻圖案
31、32、33．．．源極/汲極區域
31d．．．汲極
31s．．．源極
41、42、43、44、45、46．．．矽化物層
51．．．層間絕緣膜
52、53、54．．．接觸電極
55、56、57．．．配線層
61．．．高耐壓MOSFET
62．．．低耐壓MOSFET
63．．．靜電保護用MOSFET
91．．．MOSFET
92．．．內部電路
100．．．半導體基板
101．．．元件分離區域
102．．．高濃度擴散區域
103．．．低濃度擴散區域
104．．．閘極氧化膜
105．．．閘極電極
106．．．側壁絕緣膜
107、108．．．矽化物層
112．．．高濃度擴散區域
113．．．低濃度擴散區域
114．．．閘極氧化膜
115．．．閘極電極
116．．．側壁絕緣膜
117、118．．．矽化物層
120．．．矽化物阻隔用絕緣膜
121．．．MOSFET
122．．．靜電保護用MOSFET
200．．．半導體基板
201．．．元件分離區域
202．．．低濃度擴散區域
203．．．低濃度擴散區域
204．．．閘極氧化膜
205．．．閘極電極
206．．．汲極
207．．．源極
208．．．側壁絕緣膜
209、210、211．．．矽化物層
212．．．矽化物阻隔用絕緣膜
220．．．光阻圖案
A1、A2、A3．．．區域
B1、B2．．．區域
d1、d3．．．相隔區域
Id．．．汲極電流
SE．．．信號線路
Va．．．擊穿電壓
Vd．．．汲極電壓
VSS．．．接地線
X1、X2．．．相隔區域
圖1係本發明之半導體裝置之概略剖面圖。
圖2(a)~(d)係表示本發明之半導體裝置之製造步驟之步驟剖面圖。
圖3(a)~(d)係表示本發明之半導體裝置之製造步驟之步驟剖面圖。
圖4(a)~(c)係表示本發明之半導體裝置之製造步驟之步驟剖面圖。
圖5係本發明之半導體裝置之另一概略剖面圖。
圖6係包含靜電保護電路之電路例。
圖7係表示擊穿後之N型MOSFET中之汲極電壓Vd與汲極電流Id之關係的概念圖。
圖8(a)、(b)係先前之半導體裝置之概略剖面圖。
圖9(a)、(b)係先前之半導體裝置之另一概略剖面圖。
1．．．半導體基板
2．．．元件分離區域
3．．．高耐壓用P型井
4．．．低耐壓用P型井
5．．．閘極氧化膜
6．．．漂移區域
8、9．．．閘極氧化膜
11、12、13．．．閘極電極
15、16．．．LDD區域
21a、21b、21c．．．絕緣膜(遮罩絕緣膜)
31、32、33．．．源極/汲極區域
41、42、43、44、45、46．．．矽化物層
51．．．層間絕緣膜
52、53、54．．．接觸電極
55、56、57．．．配線層
61．．．高耐壓MOSFET
62．．．低耐壓MOSFET
63．．．靜電保護用MOSFET
A1、A2、A3．．．區域
d1、d3．．．相隔區域

Claims (13)

  1. 一種半導體裝置之製造方法，其係製造將高耐壓之第1MOSFET、低耐壓之第2MOSFET、及靜電保護用之第3MOSFET搭載於同一半導體基板上之半導體裝置者，藉由於半導體基板上形成元件分離區域，而分別劃定形成上述第1MOSFET之第1區域、形成上述第2MOSFET之第2區域、及形成上述第3MOSFET之第3區域，且，於上述第1區域內，分別形成構成上述第1MOSFET之井區域、於該井區域之特定之表面位置處形成第1低濃度擴散區域、及於上述半導體基板上介隔高耐壓用之閘極氧化膜形成第1閘極電極；於上述第2區域內，分別形成構成上述第2MOSFET之井區域、於該井區域之特定之表面位置處形成第2低濃度擴散區域、及於上述半導體基板上介隔低耐壓用之閘極氧化膜形成第2閘極電極；於上述第3區域內，分別形成構成上述第3MOSFET之井區域、於該井區域之特定之表面位置處形成第3低濃度擴散區域、及於上述半導體基板上介隔閘極氧化膜形成第3閘極電極；在同一步驟下，形成構成上述第2MOSFET之上述井區域及構成上述第3MOSFET之上述井區域；在同一步驟下，形成構成上述第2MOSFET之上述第2低濃度擴散區域及構成上述第3MOSFET之上述第3低濃度擴散區域； 在同一步驟下，形成構成上述第2MOSFET之上述閘極氧化膜及構成上述第3MOSFET之上述閘極氧化膜；於形成有上述第1~第3閘極電極、上述第1~第3低濃度擴散區域之狀態下，將遮罩絕緣膜成膜於整個面；其後，形成光阻圖案，其係於上述第1區域內，自上述第1閘極電極之一部分上方起遍及上述第1低濃度擴散區域之一部分上方而重疊，且於上述第3區域內，自上述第3閘極電極之一部分上方起遍及上述第3低濃度擴散區域之一部上方而重疊；其後，將上述光阻圖案作為遮罩而對上述遮罩絕緣膜進行各向異性蝕刻，使上述遮罩絕緣膜殘存於上述第1區域及上述第3區域內之上述光阻圖案覆蓋之部位、及上述第2區域內之上述第2閘極電極之側壁部分；其後，將殘存之上述遮罩絕緣膜及上述第1~第3閘極電極作為遮罩而進行高濃度離子注入，於未被上述遮罩絕緣膜覆蓋之上述第1~第3低濃度擴散區域之表面區域分別形成第1~第3高濃度擴散區域，並且對上述第1~第3閘極電極進行摻雜；其後，將高熔點金屬膜成膜於整個面後，進行熱處理，並於上述第1~第3高濃度擴散區域之上面、未被上述遮罩絕緣膜覆蓋之部位之上述第1及第3閘極電極之上面、及上述第2閘極電極之上面形成矽化物層；其後，選擇性的去除殘存於上述遮罩絕緣膜上及上述元件分離區域上之未反應之上述高熔點金屬膜。
  2. 如請求項1之半導體裝置之製造方法，其中於形成上述光阻圖案時，在上述第1區域內，僅於左右任一方使該光阻圖案自上述第1閘極電極之一部分上方起遍及上述第1低濃度擴散區域之一部分上方而重疊。
  3. 如請求項1或2之半導體裝置之製造方法，其中對上述遮罩絕緣膜進行各向異性蝕刻時，係將上述光阻圖案及上述第1~第3閘極電極作為遮罩，連同閘極氧化膜一併蝕刻去除。
  4. 一種半導體裝置，其係將高耐壓之第1MOSFET、低耐壓之第2MOSFET、及靜電保護用之第3MOSFET搭載於同一半導體基板上者，於藉由元件分離區域而劃定之第1~第3區域內，分別形成有上述第1~第3MOSFET，且，於上述第1區域內包含：井區域；第1低濃度擴散區域，其係於該井區域表面部位相隔而形成；第1閘極電極，其係以如下方式形成，即，於上述半導體基板上介隔高耐壓之閘極氧化膜而位於上述第1低濃度擴散區域之相隔區域之上方；第1絕緣膜，其係自上述第1閘極電極之一部分上方起遍及上述第1低濃度擴散區域之一部分上方而重疊；第1高濃度擴散區域，其係形成於在上方未形成有上述第1絕緣膜之上述第1低濃度擴散區域之表面位置處；及第1矽化物層，其係形成於在上方未形成有上述第1絕緣膜之部位之上述第1閘極電極的上層及 上述第1高濃度擴散區域之上層；於上述第2區域內包含：井區域；第2低濃度擴散區域，其係於該井區域之表面部位相隔而形成；第2閘極電極，其係以如下方式形成，即，於上述半導體基板上介隔低耐壓之閘極氧化膜而位於上述第2低濃度擴散區域之相隔區域之上方；第2絕緣膜，其係形成於上述第2閘極電極之側壁；第2高濃度擴散區域，其係形成於在上方未形成有上述第2絕緣膜之上述第2低濃度擴散區域之表面位置處；及第2矽化物層，其係形成於上述第2閘極電極之上層及上述第2高濃度擴散區域之上層；於上述第3區域內包含：井區域；第3低濃度擴散區域，其係於該井區域表面部位相隔而形成；第3閘極電極，其係以如下方式形成，即，於上述半導體基板上介隔閘極氧化膜而位於上述第3低濃度擴散區域之相隔區域之上方；第3絕緣膜，其係自上述第3閘極電極之一部分上方起遍及上述第3低濃度擴散區域之一部分上方而重疊；第3高濃度擴散區域，其係形成於在上方未形成有上述第3絕緣膜之上述第3低濃度擴散區域之表面位置處；及第3矽化物層，其係形成於在上方未形成有上述第3絕緣膜之上述第3閘極電極之上層及上述第3高濃度擴散區域之上層；上述第2區域內之上述井區域及上述第3區域內之上述井區域係在同一步驟下形成；上述第2區域內之上述第2低濃度擴散區域及上述第3 區域內之上述第3低濃度擴散區域係在同一步驟下形成；上述第2區域內之上述閘極氧化膜及上述第3區域內之上述閘極氧化膜係在同一步驟下形成。
  5. 如請求項4之半導體裝置，其中上述第1~第3絕緣膜均係於同一步驟下形成者。
  6. 如請求項4或5之半導體裝置，其中上述第1~第3矽化物層均係於同一步驟下形成者。
  7. 如請求項4或5之半導體裝置，其中上述第1~第3高濃度擴散區域係藉由將上述第1~第3絕緣膜作為遮罩之離子注入而形成者。
  8. 如請求項6之半導體裝置，其中上述第1~第3高濃度擴散區域係藉由將上述第1~第3絕緣膜作為遮罩之離子注入而形成者。
  9. 如請求項4或5之半導體裝置，其中上述第1絕緣膜係僅於左右任一方，自上述第1閘極電極之一部分上方起遍及上述第1低濃度擴散區域之一部分上方而重疊。
  10. 如請求項6之半導體裝置，其中上述第1絕緣膜係僅於左右任一方，自上述第1閘極電極之一部分上方起遍及上述第1低濃度擴散區域之一部分上方而重疊。
  11. 如請求項7之半導體裝置，其中上述第1絕緣膜係僅於左右任一方，自上述第1閘極電極之一部分上方起遍及上述第1低濃度擴散區域之一部分上方而重疊。
  12. 如請求項8之半導體裝置，其中上述第1絕緣膜係僅於左 右任一方，自上述第1閘極電極之一部分上方起遍及上述第1低濃度擴散區域之一部分上方而重疊。
  13. 一種半導體裝置，其係將高耐壓之第1MOSFET、低耐壓之第2MOSFET、及靜電保護用之第3MOSFET搭載於同一半導體基板上者，於藉由元件分離區域而劃定之第1~第3區域內，分別形成有上述第1~第3MOSFET，且，上述第1~第3MOSFET分別包含：井區域；低濃度擴散區域，其係於井區域表面部位相隔而形成；閘極電極，其係以如下方式形成，即，於上述半導體基板上介隔閘極氧化膜而位於上述低濃度擴散區域之相隔區域之上方；遮罩絕緣膜，其係形成於上述閘極電極之側壁；高濃度擴散區域，其係形成於在上方未形成有上述遮罩絕緣膜之上述低濃度擴散區域之表面位置處；矽化物層，其係形成於上述閘極電極之上層及上述高濃度擴散區域之上層；於上述第1及第3區域內，上述遮罩絕緣膜以如下方式形成，即，自上述閘極電極之一部分上方起遍及上述低濃度擴散區域之一部分上方而重疊；上述第2區域內之上述井區域及上述第3區域內之上述井區域係在同一步驟下形成；上述第2區域內之上述第2低濃度擴散區域及上述第3區域內之上述第3低濃度擴散區域係在同一步驟下形成； 上述第2區域內之上述閘極氧化膜及上述第3區域內之上述閘極氧化膜係在同一步驟下形成。
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