JP3775803B2 - 半導体集積回路装置およびその製造方法 - Google Patents
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Description
【産業上の利用分野】
本発明はMOSFETを含む半導体集積回路装置およびその製造方法に関し、特にソース・ドレイン拡散層の表面に金属シリサイド膜を有するMOSFETを含む半導体集積回路装置およびその製造方法に関する。
【0002】
【従来の技術】
半導体集積回路装置は、高密度化,高速化のため、素子寸法の縮小化が急速に進んでいる。特に半導体集積回路装置がMOSFETを含む場合、MOSFETの短チャネル効果の抑制が重要である。これには、ソース・ドレイン拡散層の浅接合化が必要である。しかしながら、ソース・ドレイン拡散層を浅接合化すると、層抵抗が増大する。MOSFETを含む半導体集積回路装置では、ソース・ドレイン拡散層,およびゲート電極は、配線の一部に用いられるので、拡散層の層抵抗の増大,およびゲート電極の縮小化は、配線抵抗の急増,回路の動作速度の著しい低下を招来する。
【0003】
ゲート電極の縮小化に伴なう層抵抗の増大の問題は、ゲート電極の構成材料の選択により対処されいる。近年、多結晶シリコン膜のみによるゲート電極(所謂、シリコンゲート電極)から、多結晶シリコン膜上に金属シリサイド膜を積層した構造(所謂、ポリサイド構造)のゲート電極,あるいは金属シリサイド膜のみによるゲート電極が採用されている。さらには、高融点金属膜によるゲート電極の採用へと変遷しつつある。
【0004】
拡散層の層抵抗の増大を解決する方法が、シー・ケイ・ラウ等により1982年アイ・イー・ディー・エム,テクニカル・ダイジェスト,714−717ページ(C.K.Lau et al,IEDM Tech.Dig.,1982,pp714−717)に提案された。この方法では、シリコン基板表面に形成された拡散層の表面に金属膜が堆積され、熱処理が施されて拡散層のシリコンと金属膜との間のシリサイド化反応が生じ、その後選択的に未反応のまま残された金属膜が除去される。これにより、金属シリサイド膜が拡散層に対して自己整合的に形成される。この方法により得られた構造は、サリサイド(self−aligned silicideの略)と呼ばれる。層抵抗が数十〜百数十Ω/□であった拡散層は、この構造を採用することにより、層抵抗が数Ω/□の拡散層になる。
【0005】
【発明が解決しようとする課題】
しかしながら、上述したサリサイド構造のMOSFETは、1986年,ケイ・エル・チェン等によりアイ・イー・ディー・エム,テクニカル・ダイジェスト,484−487ページ(K.L.Chen et al,IEDM Tech.Dig.,1986,pp484−487)に報告されたように、サリサイド構造を採用しないMOSFETに比較して、ESD耐性が著しく劣化する。本願発明者がこれを追試したところ、サリサイド構造のMOSFETのESD(Electro−static Dischageの略)耐性は、サリサイド構造を採用しないMOSFETのそれの1/3程度であった。
【0006】
この原因は以下のように考えられている。サリサイド構造のMOSFETの拡散層では層抵抗の低下により拡散層自体の抵抗値が低減する。静電気による放電電流がMOSFETの拡散層(特にドレイン拡散層)に流れる場合、この電流はゲート電極の端部に集中しやすくなる。このため、ゲート電極端部近傍のゲート絶縁膜に局所的な熱破壊が生じやすくなる。
【0007】
半導体集積回路の中でMOSFETを構成素子として形成される諸回路のうち外部装置との接続を要しない内部回路では、上記熱破壊の問題は外部装置の直接接続する回路での保護装置により対処できるので、上述したサリサイド構造のMOSFETを採用できる。しかしながら、半導体集積回路における外部装置に直接接続するバッファー回路(これには入力バッファー回路,出力バッファー回路,I/Oバッファー回路の3種類がある)には、上述のサリサイド構造のMOSFETは、そのままの形で採用することは上記の現象のために出来ない。特に、出力バッファー回路は、MOSFETのドレイン拡散層が出力端子に直接に接続されており、出力側の耐圧特性はMOSFETのEDS耐性そのものに依存することになるので、種々の保護装置を設けることが可能な入力バッファー回路に比べてこの問題が重要となる。この対策の一方法として、出力トランジスタのソース・ドレイン拡散層の表面の両側にシリサイドを形成しない領域を設けることが、特開平2−271673号公報にて提案されている。この例は、ゲート電極とソース・ドレイン拡散層上に同時に金属シリサイド層を形成する、いわゆるサリサイド構造を有する半導体装置に関するものである。しかし、この例に開示されている方法では、ゲート電極上およびこのゲート電極からわずかに離れた拡散層上を開口したフォトレジストパターンを形成する必要があるため、微細なゲート電極を有する高集積回路装置では実現が不可能であるという問題がある。
【0008】
【課題を解決するための手段】
本発明の半導体集積回路装置は、第1のMOSFETを有するバッファ回路と、第2のMOSFETを有し前記バッファ回路に結合された内部回路とを備え、前記第1のMOSFETは、静電気による放電電流の経路となり得るソース・ドレイン拡散層の表面においてチャネル領域から第1の距離だけ離れて形成された第1のシリサイド膜を含み、前記第2のMOSFETは、そのソース・ドレイン拡散層の表面においてチャネル領域から第2の距離だけ離れて形成された第2のシリサイド膜を含み、前記第1の距離は前記第2の距離よりも大きいことを特徴とする半導体集積回路装置である。
【0009】
本発明の半導体集積回路装置の製造方法は、第1のMOSFETを有するバッファ回路と、第2のMOSFETを有し前記バッファ回路に結合された内部回路とを備えた半導体集積回路装置の製造方法であって、シリコン基板上にゲート絶縁膜を介してシリコン膜とシリサイド膜とから形成されるゲート電極を形成する工程と、前記シリコン基板の表面にソース・ドレイン拡散層を形成する工程と、前記第1のMOSFETのゲート電極とその近傍を覆う絶縁膜を形成する工程と、前記絶縁膜で覆われた領域以外の前記第1のMOSFETおよび前記第2のMOSFETの前記ソース・ドレイン拡散層の所定の表面領域においてシリサイド膜を形成する工程であって、前記第1のMOSFETにおいては、静電気による放電電流の経路となり得るソース・ドレイン拡散層の表面においてチャネル領域から第1の距離だけ離して第1のシリサイド膜を形成し、前記第2のMOSFETにおいては、ソース・ドレイン拡散層の表面においてチャネル領域から第2の距離だけ離して第2のシリサイド膜を形成するに際し、前記第1の距離が前記第2の距離よりも大きくなるように前記第1および第2のシリサイド膜を形成する工程とを有している。
【0012】
【実施例】
次に本発明について図面を参照して説明する。
【0013】
図1は本発明の第1の実施例の構成を説明するための略平面図,および略断面図である。分図(B)は、分図(A)のXY線での略断面図である。
【0014】
本発明の半導体集積回路装置は、外部装置に直接接続されるバッファー回路(これには入力バッファー回路,出力バッファー回路,I/Oバッファー回路の3種類があるが、以後バッファー回路と略記する)と外部装置への接続を要しない内部回路とから構成される。バッファー回路および内部回路は、単チャネルのMOSFET,C−MOSFET,あるいはBi−CMOSFETから構成される。説明を容易にするため本実施例では、LDD構造のソース・ドレイン拡散層を有するNチャネルのMOSFETのみから構成された半導体集積回路装置について説明する。
【0015】
P型シリコン基板101の表面には、フィールド酸化膜102が選択的に設けられている。フィールド酸化膜102の膜厚は、800nm程度である。フィールド酸化膜102により、シリコン基板101の表面には、バッファー回路領域121,および内部回路領域122が区画されて形成される。バッファー回路領域121,および内部回路領域122には、第1のNチャネルMOSFET,第2のNチャネルMOSFETが設けられている。
【0016】
第1,第2のMOSFETは膜厚21.5nmのゲート酸化膜103を有している。第1,第2のMOSFETは、ポリサイド構造のゲート電極106a,106bを有している、ゲート電極106aはN+ 型の多結晶シリコン膜104aとタングステンシリサイド膜105aとから形成される。ゲート電極106bはN+ 型の多結晶シリコン膜104bとタングステンシリサイド膜105bとから形成される。多結晶シリコン膜104a,104bの膜厚は約200nmである。タングステンシリサイド膜105a,105bの膜厚は約200nmである。ゲート電極106a,106bの層抵抗は6Ω/□程度である。ゲート電極106a,106bの側面には、シリコン酸化膜からなるスペーサ109が形成されている。スペーサ109の幅は200nm程度である。
【0017】
第1,第2のMOSFETは、ゲート電極106a,106bに自己整合的に形成されたN- 型ソース・ドレイン拡散層107a,107bを有している。第1,第2のMOSFETは、スペーサ109並びにゲート電極106a,スペーサ109並びにゲート電極106bに自己整合的に形成されたN+ 型ソース・ドレイン拡散層113a,113bを有している。N+ 型ソース・ドレイン拡散層113aの表面には、ゲート電極106aから間隔d(分図(A)参照)以上離れた領域にチタンシリサイド膜112aが形成されている。N+ 型ソース・ドレイン拡散層113bの表面には、これと自己整合的にチタンシリサイド膜112bが形成されている。チタンシリサイド膜112a,112bの膜厚は160nm程度であり、層抵抗は2Ω/□程度である。N+ 型ソース・ドレイン拡散層113a,113bのみでの層抵抗は40Ω/□程度である。
【0018】
この半導体集積回路装置の表面には、膜厚1μm程度の層間絶縁膜114が形成されている。層間絶縁膜114にはチタンシリサイド膜112a,112bに達するコンタクト孔115が設けられている。本実施例では、チタンシリサイド膜112a,112bがバリアメタルとして機能する。このため、コンタクト孔115の径は小さくしても、コンタクト抵抗の増大は大きくない。また、第1のMOSFETのコンタクト孔の径をあえて大きくする必要もない。
【0019】
本実施例におけるソース・ドレイン拡散層(N- 型ソース・ドレイン拡散層107,チタンシリサイド膜112,およびN+ 型ソース・ドレイン拡散層113から構成される),およびゲート電極は、配線の一部に転用さても支障は来たさない。これは、本実施例におけるソース・ドレイン拡散層,およびゲート電極の層抵抗が従来のものより充分低いためである。
【0020】
また、本実施例においては、バッファー回路を構成する第1のNチャネルMOSFETでは、ゲート電極106aとチタンシリサイド膜112aとが分離している。その間のソース・ドレイン領域は、40Ω/□程度の層抵抗を有するN+ 型ソース・ドレイン拡散層113aにより構成されている。このため、バッファー回路のソース・ドレイン拡散層に外部装置から放電電流が流入しても、ゲート電極106a端部での熱破壊は顕著でない。
【0021】
次に、図2,図3,および図1を用いて、本発明の第1の実施例の半導体集積回路装置に係わる製造方法を説明する。
【0022】
まず、P型シリコン基板101表面に、選択酸化法によるフィールド酸化膜102が形成される。フィールド酸化膜102の膜厚は800nm程度である。フィールド酸化膜102の形成により、バッファー回路領域121,内部回路領域122が同時に形成される。領域121,122はそれぞれフィールド酸化膜102に囲まれている(図1(A)参照)。領域121,122表面には、熱酸化法によるゲート酸化膜103が形成される。ゲート酸化膜の膜厚は21.5nmである。全面に膜厚約200nmのN+ 型の多結晶シリコン膜104がCVD法による形成される。引き続いて、スパッタ法により、膜厚約200nmのタングステンシリサイド膜105が全面に堆積される。タングステンシリサイド膜105上には、フォトレジスト膜131のパターンが形成される。フォトレジスト膜131はゲート電極用のエッチングマスクである〔図2(A)〕。フォトレジスト膜131の幅はゲート長に対応する。ここでは第1,第2のMOSFETのゲート長が同じであるとしてあるが、これに限定されるものではない。
【0023】
次に、フォトレジスト膜131をマスクに用いて、タングステンシリサイド膜105,多結晶シリコン膜104が順次エッチングされる。これにより、第1,第2のMOSFETのポリサイド構造のゲート電極106a,106bが形成される。ゲート電極106aはN+ 型の多結晶シリコン膜104aとタングステンシリサイド膜105aとから形成される。ゲート電極106bはN+ 型の多結晶シリコン膜104bとタングステンシリサイド膜105bとから形成される。燐のイオン注入により、第1,第2のMOSFETのN- 型ソース・ドレイン領域107a,107bが形成される。N- 型ソース・ドレイン領域107a,107bは、ゲート電極106a,106bに対して自己整合的である。燐のイオン注入条件は、注入エネルギーが20keV−100keV,ドーズ量が1×1013cm-2程度である。フォトレジスト膜131が除去された後、全面に膜厚約200nmのシリコン酸化膜108が、CVD法により、堆積される〔図2(B)〕。
【0024】
次に、シリコン酸化膜108がエッチバックされ、シリコン酸化膜からなるスペーサ109がゲート電極106a,106bの側面に形成される。全面に膜厚30nm程度のシリコン酸化膜110が、CVD法により堆積される〔図2(C)〕。
【0025】
次に、フォトレジスト膜132のパターンがバッファー回路領域121上の所定領域に形成される。この所定領域は、ゲート電極106aおよびゲート電極106aから間隔d(図1(A)参照)以内の領域である。フォトレジスト膜132をマスクにしてシリコン酸化膜110がエッチングされ、シリコン酸化膜110aが形成される〔図2(D)〕。
【0026】
次に、フォトレジスト膜132が除去され、全面に膜厚約100nmのチタン膜111がスパッタ法により堆積される〔図3(A)〕。
【0027】
次に、不活性雰囲気で600℃−800℃の熱処理が行なわれ、チタンシリサイド膜112a,112bが形成される。未反応のチタン膜111はエッチング除去される〔図3(B)〕。このシリサイド化反応の際、タングステンシリサイド膜105bとチタン膜111とは直接接触しているが、この部分ではシリサイド化反応は起らない。
【0028】
本実施例の製造方法は、第1の金属からなる金属シリサイド膜がゲート電極の構成要素となっているときには、第1の金属(本実施例ではタングステン)と第2の金属(本実施例ではチタン)とを異ならせることにより適用できる。しかし、第1の金属と第2の金属とが同一の場合,およびゲート電極が第1の金属からなる膜で形成されている場合には、適用できない。
【0029】
次に、シリコン酸化膜110aが除去される。フィールド酸化膜102,ゲート電極106a,106b,スペーサ109をマスクとした砒素のイオン注入により、N+ 型ソース・ドレイン拡散層113a,113bが形成される。イオン注入条件は、注入エネルギーが70keV−100keV,ドーズ量が1×1015cm-2−5×1015cm-2である〔図3(C)〕。
【0030】
次に、CVD法により、全面に膜厚1μm程度の層間絶縁膜114が形成される〔図3(C)〕。層間絶縁膜114にはチタンシリサイド膜112a,112bに達するコンタクト孔115が形成される〔図1(A),(B)〕。
【0031】
上述の製造方法は、NチャネルMOSFETの場合であるが、この製造方法はPチャネルMOSFETにも応用できる。さらに、C−MOSFET,Bi−CMOSFETにも応用できる。
【0032】
本実施例を適用した半導体集積回路装置のESDに関して、図11,および図12(A),(B)を参照して説明する。
バッファー回路並びに内部回路は、本実施例を適用したC−MOSFETにより構成する。出力バッファー回路はC−MOSインバータからなる。このC−MOSインバータにおいて、ゲート長L/ゲート幅Wは、NチャネルMOSFET,PチャネルMOSFETともに、1.5μm/500μmである。NチャネルMOSFETおよびPチャネルMOSFETのゲート酸化膜の膜厚は約21.5nmである。ゲート電極は、NチャネルMOSFET,PチャネルMOSFETともに、膜厚200nmのタングステンシリサイド膜,膜厚200nmのN+ 型の多結晶シリコン膜から構成される。スペーサはシリコン酸化膜から形成され、それの幅は約200nmである。NチャネルMOSFET,PチャネルMOSFETともに、ソース・ドレイン拡散層表面には、膜厚160nm程度のチタンシリサイド膜が形成されている。チタンシリサイド膜とゲート電極の間隔dは、NチャネルMOSFET,PチャネルMOSFETともに、4μmである。
【0033】
一方、従来構造の半導体集積回路装置として、チタンシリサイド膜とゲート電極の間隔dが200nm(スペーサの幅)であること以外は本実施例と同一のものを作成した。これは、出力バッファー回路を構成するC−MOSインバータのソース・ドレイン拡散層表面には、全面にチタンシリサイド膜が形成されている。このC−MOSインバータでは、ゲート電極とコンタクト孔の間隔が、本実施例の適用例より、4μm短かくなっている。
【0034】
上述の2つの出力バッファー回路に対して、MIL−STD−883C,方法3015.2に基ずくEDS試験を行なった。EDS試験の一例は、図11に示す回路において、GND端子を基準とし、出力端子とGND端子との間は印加電圧が加えられ、Vdd端子,入力端子(図示せず),I/O端子(図示せず),および他の出力端子(図示せず)はオープンにした。結果は図12(A),(B)のとうりである。図12(A)はプラスの印加電圧を変数とし、プラスの印加電圧を加えた後の良品率を示すグラフである。図12(B)はマイナスの印加電圧を変数とし、マイナスの印加電圧を加えた後の良品率を示すグラフである。
【0035】
図12(A),(B)において、折線Aは本実施例の適用例の結果であり、折線Cは従来構造の結果である。図から明らかなように、プラスの印加電圧の場合、本実施例の適用例では従来構造に比べてEDS耐性が1.5倍程度に高くなる。一方、マイナスの印加電圧の場合、本実施例の適用例では従来構造に比べてEDS耐性が1.2倍程度に高くなる。
【0036】
本発明の第1の実施例は、LDD構造のソース・ドレイン拡散層を有するNチャネルMOSFETに適用した場合である。これは、バッファー回路および内部回路が、例えば5V系の比較的高い電源電圧で駆動される場合に適している。図4,図5,図6は、他の構造(あるいは他の構造との組み合わせ)のソース・ドレイン拡散層を有するNチャネルMOSFETに第1の実施例を応用した例を説明するための略断面図である。
【0037】
図4は、上述の第1の実施例の第1の応用例を説明するための略断面図である。本応用例では、バッファー回路領域121の第1のNチャネルMOSFETは第1の実施例と同じである。一方、内部回路領域122の第2のNチャネルMOSFETはシングル・ドレイン構造のソース・ドレイン拡散層を有している。このソース・ドレイン拡散層は、チタンシリサイド膜112bとゲート電極に自己整合的に形成されたN+ 型ソース・ドレイン拡散層113dとから構成されている。
【0038】
本応用例は、バッファー回路を含む周辺回路が5V系の電源電圧で駆動し、内部回路が例えば3.3V系の電源電圧で駆動する半導体集積回路装置に適している。本応用例では、内部回路領域を第1の実施例より微細化することができ、第1の実施例を用いるより高速化が果せる。
【0039】
本応用例の製造方法の要点を述べる。ゲート電極を形成した後、フォトレジスト膜により内部回路領域122を覆い、燐のイオン注入によりN- 型ソース・ドレイン拡散層107aを形成する。その後、別のフォトレジスト膜によりバッファー回路領域121を覆い、70keV,1×1015cm-2程度の砒素のイオン注入によりN+ 型ソース・ドレイン拡散層113dを形成する。これら以外に第1の実施例と異なる工程は、N+ 型ソース・ドレイン拡散層113aの形成のイオン注入の際、内部回路領域122側がフォトレジスト膜により覆われていることである。
【0040】
図5は、上述の第1の実施例の第2の応用例を説明するための略断面図である。本応用例では、内部回路領域122の第2のNチャネルMOSFETはDDD構造のソース・ドレイン拡散層を有している。このソース・ドレイン拡散層は、チタンシリサイド膜112b,ゲート電極に自己整合的に形成されたN- 型ソース・ドレイン拡散層107d,およびゲート電極に自己整合的に形成されたN+ 型ソース・ドレイン拡散層113dと、から構成されている。
【0041】
本応用例も、第1の応用例と同様に、バッファー回路を含む周辺回路が5V系の電源電圧で駆動し、内部回路が例えば3.3V系の電源電圧で駆動する半導体集積回路装置に適している。本応用例は、第1の応用例に比べて、ホット・キャリアに対する信頼性が高い。
【0042】
本応用例の製造方法の要点を述べる。ゲート電極を形成した後、フォトレジスト膜により内部回路領域122を覆い、燐のイオン注入によりN- 型ソース・ドレイン拡散層107aを形成する。その後、別のフォトレジスト膜によりバッファー回路領域121を覆い、70keV,1×1014cm-2程度の燐のイオン注入によりN- 型ソース・ドレイン拡散層107dを形成し、さらに70keV,1×1015cm-2程度の砒素のイオン注入によりN+ 型ソース・ドレイン拡散層113dを形成する。これら以外に第1の実施例と異なる工程は、N+ 型ソース・ドレイン拡散層113aの形成のイオン注入の際、内部回路領域122側がフォトレジスト膜により覆われていることである。
【0043】
図6は、上述の第1の実施例の第3の応用例を説明するための略断面図である。本応用例では、バッファー回路領域121の第1のMOSFET,および内部回路領域122の第2のMOSFETは、ともにDDD構造のソース・ドレイン拡散層を有している。第1のMOSFETのソース・ドレイン拡散層は、チタンシリサイド膜112a,ゲート電極に自己整合的に形成されたN- 型ソース・ドレイン拡散層107c,およびゲート電極に自己整合的に形成されたN+ 型ソース・ドレイン拡散層113cと、から構成されている。
【0044】
本応用例は、バッファー回路を含む周辺回路,および内部回路が、比較的低い例えば3.3V系の電源電圧により駆動される半導体集積回路装置に適している。
【0045】
本応用例の製造方法の要点は、ゲート電極が形成された後、70keV,1×1014cm-2程度の燐のイオン注入によりN- 型ソース・ドレイン拡散層107c,107dが形成され、さらに70keV,1×1015cm-2程度の砒素のイオン注入によりN+ 型ソース・ドレイン拡散層113c,113dが形成される点にある。
【0046】
図7は、本発明の第2の実施例を、その製造方法に沿って説明するための工程順の略断面図である。本実施例は、第1の実施例および第1の実施例の応用例にも適用でき、さらにまた、第2の金属が第1の金属と同一の場合,およびゲート電極が金属膜からなる場合にも適用できる。本実施例では、第1の金属,および第2の金属をチタンとしたNチャネルMOSFETの場合について説明する。
【0047】
まず、P型シリコン基板201の表面に、選択酸化法によるフィールド酸化膜202が形成される。フィールド酸化膜202の膜厚は800nm程度である。フィールド酸化膜202の形成により、バッファー回路領域221,内部回路領域222が同時に形成される。領域221,222はそれぞれフィールド酸化膜202に囲まれている。領域221,222表面には、熱酸化法によるゲート酸化膜203が形成される。ゲート酸化膜203の膜厚は21.5nmである。全面に膜厚約300nmのN型の多結晶シリコン膜204がCVD法により形成され、さらに、スパッタ法により、膜厚100nm程度のチタン膜216が堆積される〔図7(A)〕。
【0048】
次に、不活性雰囲気で600℃−800℃の熱処理が行なわれる。この熱処理により、膜厚200nm程度のチタンシリサイド膜217が形成され、同時にN型の多結晶シリコン膜204は膜厚200nm程度のN型の多結晶シリコン膜224になる。この積層膜の層抵抗は、2Ω/□程度である。全面に、CVD法により、膜厚200nm程度のシリコン酸化膜218が堆積される。シリコン酸化膜218上には、フォトレジスト膜231のパターンが形成される。フォトレジスト膜231はゲート電極用のエッチングマスクである〔図7(B)〕。
【0049】
次に、フォトレジスト膜231をマスクに用いて、シリコン酸化膜218,チタンシリサイド膜217,多結晶シリコン膜224が順次エッチングされる。これにより、第1,第2のMOSFETのポリサイド構造のゲート電極206a,206bが形成される。ゲート電極206aはN型の多結晶シリコン膜224aとチタンシリサイド膜217aとから形成される。ゲート電極206bはN型の多結晶シリコン膜224bとチタンシリサイド膜217bとから形成される。ゲート電極206a,206bの上面には、シリコン酸化膜218が残留している。燐のイオン注入により、第1,第2のMOSFETのN- 型ソース・ドレイン領域207a,207bが形成される。フォトレジスト膜231が除去された後、全面に膜厚約200nmのシリコン酸化膜がCVD法により堆積され、このシリコン酸化膜がエッチバックされてスペーサ209が形成される。このエッチバックに際して、シリコン酸化膜218の膜厚は多少減少するが、150nm程度は残留する。全面に、CVD法による膜厚30nm程度のシリコン酸化膜210を堆積する〔図7(C)〕。
【0050】
その後、第1の実施例の製造方法と同様の方法により、チタンシリサイド膜212a,212b,N+ 型ソース・ドレイン拡散層213a,213bが形成され、CVD法による層間絶縁膜214が堆積され、コンタクト孔215が形成される〔図7(D)〕。
【0051】
本実施例は、第1の実施例に比べて、ゲート電極の層抵抗が低いため、より高速の半導体集積回路装置が得られる。
【0052】
なお、本実施例において、チタンシリサイド膜217,チタンシリサイド膜212を別個に形成する方法が採用されている。これは、多結晶シリコン膜のみによりゲート電極のパターンを形成し、スペーサを形成した後、ソース・ドレイン形成領域と同時にゲート電極のシリサイド化する方法をとると、ゲート電極部では体積膨張のため、ゲート電極の形状が崩れやすくなり、ゲート電極が微細化がきわめて困難となるからである。
【0053】
図8(A),(B)は本発明の参考例の構成を説明するための略平面図,略断面図である。本参考例は、説明を容易にするためにLDD構造のソース・ドレイン拡散層を有するNチャネルのMOSFETのみから構成された半導体集積回路装置である。
【0054】
N型シリコン基板301表面には、フィールド酸化膜302が選択的に設けられている。フィールド酸化膜302の膜厚は、800nm程度である。フィールド酸化膜302により、シリコン基板301表面には、バッファー回路領域321,および内部回路領域322が区画されて形成される。バッファー回路領域321,および内部回路領域322には、第1のNチャネルMOSFET,第2のNチャネルMOSFETが設けられている。
【0055】
第1,第2のMOSFETは膜厚21.5nmのゲート酸化膜303を有している。第1,第2のMOSFETは、ポリサイド構造のゲート電極306a,306bを有している、ゲート電極306aはN+ 型の多結晶シリコン膜304aとタングステンシリサイド膜305aとから形成される。ゲート電極306bはN+ 型の多結晶シリコン膜304bとタングステンシリサイド膜305bとから形成される。多結晶シリコン膜304a,304bの膜厚は約200nmである。タングステンシリサイド膜305a,305bの膜厚は約200nmである。ゲート電極306a,306bの層抵抗は6Ω/□程度である。ゲート電極306a,306bの側面には、シリコン酸化膜からなるスペーサ309が形成されている。スペーサ309の幅は200nm程度である。
【0056】
第1,第2のMOSFETは、ゲート電極306a,306bに自己整合的に形成されたN- 型ソース・ドレイン拡散層307a,307bを有している。第1,第2のMOSFETは、スペーサ309並びにゲート電極306a,スペーサ309並びにゲート電極306bに自己整合的に形成されたN+ 型ソース・ドレイン拡散層313a,313bを有している。N+ 型ソース・ドレイン拡散層313b表面には、これと自己整合的にチタンシリサイド膜312bが形成されている。チタンシリサイド膜312bの膜厚は160nm程度であり、層抵抗は2Ω/□程度である。N+ 型ソース・ドレイン拡散層313a,313bのみでの層抵抗は40Ω/□程度である。
【0057】
半導体集積回路装置の表面には、膜厚1μm程度の層間絶縁膜314が形成される。層間絶縁膜314には、N+ 型ソース・ドレイン拡散層313a,チタンシリサイド膜312bに達するコンタクト孔315a,315が設けられている。チタンシリサイド膜312bがバリアメタルとして機能する。このため、コンタクト孔315の径は小さくしても、コンタクト抵抗の増大は大きくない。しかしながら、コンタクト孔315aにはバリアメタルとして機能する膜が無いため、径をコンタクト孔315より広くする必要がある。
【0058】
本参考例におけるゲート電極,および内部回路領域322でのソース・ドレイン拡散層は、配線の一部に転用さても支障は来たさない。これは、これらの層抵抗が従来のものより充分低いためである。また、本参考例において、バッファー回路を構成する第1のNチャネルMOSFETのゲート電極306aとコンタクト孔315aとの間に存在するソース・ドレイン領域は、層抵抗が40Ω/□程度の層抵抗を有するN+型ソース・ドレイン拡散層313aにより構成されているので、バッファー回路のソース・ドレイン拡散層に外部装置から放電電流が流入しても、ゲート電極306a端部での熱破壊は起りにくくなる。
【0059】
次に、図9,図10,および図8を用いて、本発明の参考例の半導体集積回路装置の製造方法を説明する。
【0060】
まず、P型シリコン基板301表面に、選択酸化法によるフィールド酸化膜302が形成される。フィールド酸化膜302の膜厚は800nm程度である。フィールド酸化膜302の形成により、バッファー回路領域321,内部回路領域322が同時に形成される。領域321,322はそれぞれフィールド酸化膜302に囲まれている。領域321,322表面には、熱酸化法によるゲート酸化膜303が形成される。ゲート酸化膜の膜厚は21.5nmである。全面に膜厚約200nmのN+ 型の多結晶シリコン膜304がCVD法による形成される。引き続いて、スパッタ法により、膜厚約200nmのタングステンシリサイド膜305が全面に堆積される。タングステンシリサイド膜305上には、フォトレジスト膜331のパターンが形成される。フォトレジスト膜331はゲート電極用のエッチングマスクである〔図9(A)〕。
【0061】
次に、フォトレジスト膜331をマスクに用いて、タングステンシリサイド膜305,多結晶シリコン膜304が順次エッチングされる。これにより、第1,第2のMOSFETのポリサイド構造のゲート電極306a,306bが形成される。ゲート電極306aはN+ 型の多結晶シリコン膜304aとタングステンシリサイド膜305aとから形成される。ゲート電極306bはN+ 型の多結晶シリコン膜304bとタングステンシリサイド膜305bとから形成される。燐のイオン注入により、第1,第2のMOSFETのN- 型ソース・ドレイン領域307a,307bが形成される。燐のイオン注入条件は、注入エネルギーが20keV−100keV,ドーズ量が1×1013cm-2程度である。フォトレジスト膜331が除去された後、全面に膜厚約200nmのシリコン酸化膜308が、CVD法により、堆積される〔図9(B)〕。
【0062】
次に、シリコン酸化膜308がエッチバックされ、シリコン酸化膜からなるスペーサ309がゲート電極306a,306bの側面に形成される。全面に膜厚30nm程度のシリコン酸化膜310が、CVD法により堆積される。内部回路領域322を覆うフォトレジスト膜333が形成される。これをマスクにした砒素のイオン注入により、第1のNチャネルMOSFETのN+ 型ソース・ドレイン拡散層313aが形成される〔図9(C)〕。
【0063】
次に、フォトレジスト膜333が除去された後、フォトレジスト膜332のパターンがバッファー回路 領域321上に形成される。フォトレジスト膜332をマスクにしてシリコン酸化膜310がエッチングされ、シリコン酸化膜310aが形成される〔図9(D)〕。
【0064】
次に、フォトレジスト膜332が除去され、全面に膜厚約100nmのチタン膜311がスパッタ法により堆積される〔図10(A)〕。
【0065】
次に、不活性雰囲気で600℃−800℃の熱処理が行なわれ、チタンシリサイド膜312bが形成される。未反応のチタン膜311はエッチング除去される。内部回路領域322に開口部を有するフォトレジスト膜334が形成され、これをマスクにした砒素のイオン注入により、第2のNチャネルMOSFETのN+ 型ソース・ドレイン拡散層313bが形成される〔図10(B)〕。
【0066】
次に、フォトレジスト膜334が除去され、シリコン酸化膜310aがエッチング除去される。CVD法により、全面に膜厚1μm程度の層間絶縁膜314が形成される。層間絶縁膜314にはチタンシリサイド膜312b,N+型ソース・ドレイン拡散層313aに達するコンタクト孔315,315aが形成される〔図8(A),(B)〕。コンタクト孔315aのため、本参考例では第1の実施例よりN+型ソース・ドレイン拡散層の面積が広くなる。
【0067】
本参考例の製造方法は、NチャネルMOSFETの場合について述べてきたが、この製造方法はPチャネルMOSFETにも応用できる。さらに、C−MOSFET,Bi−CMOSFETにも応用できる。
【0068】
本参考例を適用した半導体集積回路装置のESDに関してして説明する。本参考例の適用例による半導体集積回路装置は、第1の実施例の適用例に準ずる。図11の測定による本参考例のESDの測定結果は、図12(A),(B)における折線Bから明かなように、本参考例が第1の実施例よりさらにESD耐性を改善していることを示している。
【0069】
【発明の効果】
以上説明したように本発明の半導体集積回路装置は、第1のMOSFETのゲート電極および第2のMOSFETのゲート電極並びにソース・ドレイン拡散層が低抵抗化され、高速化された半導体集積回路装置となる。さらに、第1のMOSFETでゲート電極端の近傍領域に金属シリサイド層が存在しない領域を、微細な高集積回路装置に対しても、精度良く形成することが可能となる。その結果、第1のMOSFETにおけるソース・ドレイン拡散層は、すくなくともゲート電極に隣接する領域が高抵抗であるため、この半導体集積回路装置のESD耐性は高くなる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を説明するための略平面図,略断面図であり、分図Bは分図AのXY線での略断面図である。
【図2】上記第1の実施例に係わる半導体集積回路装置の製造方法を説明するための工程順の略断面図である。
【図3】上記第1の実施例に係わる半導体集積回路装置の製造方法を説明するための工程順の略断面図である。
【図4】上記第1の実施例の第1の応用例を説明するための略断面図である。
【図5】上記第1の実施例の第2の応用例を説明するための略断面図である。
【図6】上記第1の実施例の第3の応用例を説明するための略断面図である。
【図7】本発明の第2の実施例を、その製造方法に沿って、説明するための工程順の略断面図である。
【図8】本発明の参考例を説明するための略平面図,略断面図であり、分図Bは分図AのXY線での略断面図である。
【図9】上記参考例に係わる半導体集積回路装置の製造方法を説明するための工程順の略断面図である。
【図10】上記参考例に係わる半導体集積回路装置の製造方法を説明するための工程順の略断面図である。
【図11】出力バッファー回路のESDの測定をそれぞれ説明するための模式的回路図である。
【図12】本発明の第1の実施例および参考例の効果をそれぞれ説明するための図であり、本発明の第1の実施例および参考例を適用した半導体集積回路装置における出力バッファー回路のESDの測定結果を示すグラフである。
Claims (5)
- 第1のMOSFETを有するバッファ回路と、第2のMOSFETを有し前記バッファ回路に結合された内部回路とを備え、前記第1のMOSFETは、静電気による放電電流の経路となり得るソース・ドレイン拡散層の表面においてチャネル領域から第1の距離だけ離れて形成された第1のシリサイド膜を含み、前記第2のMOSFETは、そのソース・ドレイン拡散層の表面においてチャネル領域から第2の距離だけ離れて形成された第2のシリサイド膜を含み、前記第1の距離は前記第2の距離よりも大きいことを特徴とする半導体集積回路装置。
- 前記第1および前記第2のシリサイド膜は高融点金属のシリサイド膜であることを特徴とする請求項1記載の半導体集積回路装置。
- 前記高融点金属はチタン、コバルトあるいはタンタルであることを特徴とする請求項2記載の半導体集積回路装置。
- 第1のMOSFETを有するバッファ回路と、第2のMOSFETを有し前記バッファ回路に結合された内部回路とを備えた半導体集積回路装置の製造方法であって、
シリコン基板上にゲート絶縁膜を介してシリコン膜とシリサイド膜とから形成されるゲート電極を形成する工程と、
前記シリコン基板の表面にソース・ドレイン拡散層を形成する工程と、
前記第1のMOSFETのゲート電極とその近傍を覆う絶縁膜を形成する工程と、
前記絶縁膜で覆われた領域以外の前記第1のMOSFETおよび前記第2のMOSFETの前記ソース・ドレイン拡散層の所定の表面領域においてシリサイド膜を形成する工程であって、前記第1のMOSFETにおいては、静電気による放電電流の経路となり得るソース・ドレイン拡散層の表面においてチャネル領域から第1の距離だけ離して第1のシリサイド膜を形成し、前記第2のMOSFETにおいては、ソース・ドレイン拡散層の表面においてチャネル領域から第2の距離だけ離して第2のシリサイド膜を形成するに際し、前記第1の距離が前記第2の距離よりも大きくなるように前記第1および第2のシリサイド膜を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。 - 第1のMOSFETを有するバッファ回路と、第2のMOSFETを有し前記バッファ回路に結合された内部回路とを備えた半導体集積回路装置の製造方法であって、
シリコン基板上にゲート絶縁膜を介してシリコン膜とシリサイド膜とから形成され上面に第1の絶縁膜を持つゲート電極を形成する工程と、
前記シリコン基板の表面にソース・ドレイン拡散層を形成する工程と、
前記第1のMOSFETのゲート電極とその近傍とを覆う第2の絶縁膜を形成する工程と、
前記第2の絶縁膜で覆われた領域以外の前記第1のMOSFETおよび前記第2のMOSFETの前記ソース・ドレイン拡散層の所定の表面領域においてシリサイド膜を形成する工程であって、前記第1のMOSFETにおいては、静電気による放流電流の経路となり得るソース・ドレイン拡散層の表面においてチャネル領域から第1の距離だけ離して第1のシリサイド膜を形成し、前記第2のMOSFETにおいては、ソース・ドレイン拡散層の表面においてチャネル領域から第2の距離だけ離して第2のシリサイド領域を形成するに際し、前記第1の距離が前記第2の距離よりも大きくなるように前記第1および第2のシリサイド膜を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方法。
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