JP2000223670A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ストレージノードからゲート電極へのリーク
電流を抑制し、ビット線に接続される拡散領域及びゲー
ト電極での抵抗値を下げたＭＯＳＦＥＴを得る。 【解決手段】 拡散領域７ａにビット線が接続され拡散
領域８ａにストレージノードが接続されるとした場合
に、ゲート電極３ａの表面のうちストレージノードから
遠い部分にシリサイド化領域１１ａを形成する。また、
ビット線が接続される拡散領域７ａの表面にもシリサイ
ド化領域１２ａを形成する。
電流を抑制し、ビット線に接続される拡散領域及びゲー
ト電極での抵抗値を下げたＭＯＳＦＥＴを得る。 【解決手段】 拡散領域７ａにビット線が接続され拡散
領域８ａにストレージノードが接続されるとした場合
に、ゲート電極３ａの表面のうちストレージノードから
遠い部分にシリサイド化領域１１ａを形成する。また、
ビット線が接続される拡散領域７ａの表面にもシリサイ
ド化領域１２ａを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、シリサイド化を
施した電界効果型トランジスタ（以下、ＭＯＳＦＥＴと
記す）及びその製造方法に関するものである。
施した電界効果型トランジスタ（以下、ＭＯＳＦＥＴと
記す）及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、マイクロプロセッサなどのロジッ
ク素子とＤＲＡＭに代表されるメモリ素子とは別個に製
造されていた。しかし近年、半導体装置の高集積化が進
み、別個に製造されていたロジック素子とメモリ素子と
が１チップ内に搭載されるようになっている（以下、そ
のようなチップをロジック・メモリ混載デバイスと称す
る）。
ク素子とＤＲＡＭに代表されるメモリ素子とは別個に製
造されていた。しかし近年、半導体装置の高集積化が進
み、別個に製造されていたロジック素子とメモリ素子と
が１チップ内に搭載されるようになっている（以下、そ
のようなチップをロジック・メモリ混載デバイスと称す
る）。
【０００３】ロジック・メモリ混載デバイスの備えるロ
ジック素子とメモリ素子は、共にトランジスタを備えて
いる。そして、そのどちらの素子においてもトランジス
タの大部分がＭＯＳＦＥＴである。しかし、ロジック素
子を構成するＭＯＳＦＥＴとメモリ素子を構成するＭＯ
ＳＦＥＴとでは求められる特性が異なるため、その構造
も異なったものとなる。
ジック素子とメモリ素子は、共にトランジスタを備えて
いる。そして、そのどちらの素子においてもトランジス
タの大部分がＭＯＳＦＥＴである。しかし、ロジック素
子を構成するＭＯＳＦＥＴとメモリ素子を構成するＭＯ
ＳＦＥＴとでは求められる特性が異なるため、その構造
も異なったものとなる。
【０００４】例えば図１０（ａ）に示すように、ロジッ
ク素子のＭＯＳＦＥＴでは図示されない半導体基板内の
ウェル２ｃにゲート電極３ｃ、ゲート絶縁膜４ｃ、側壁
６、ソース／ドレイン拡散領域７ｃ，８ｃが形成された
うえ、さらにゲート電極３ｃ及びソース／ドレイン拡散
領域７ｃ，８ｃの表面にコバルトなどの金属とシリコン
との化合物（シリサイド）１１ｃ，１２ｃ，１３ｃが形
成されることが多い。ロジック素子のＭＯＳＦＥＴは高
駆動能力を要求されるため、金属を用いたシリサイド化
によって電極部分の寄生抵抗を低減する必要があるから
である。なお、拡散領域の表面をシリサイド化すること
により、拡散領域へのコンタクト配線を形成する際に発
生しやすいスパイクを防ぐ効果もある。
ク素子のＭＯＳＦＥＴでは図示されない半導体基板内の
ウェル２ｃにゲート電極３ｃ、ゲート絶縁膜４ｃ、側壁
６、ソース／ドレイン拡散領域７ｃ，８ｃが形成された
うえ、さらにゲート電極３ｃ及びソース／ドレイン拡散
領域７ｃ，８ｃの表面にコバルトなどの金属とシリコン
との化合物（シリサイド）１１ｃ，１２ｃ，１３ｃが形
成されることが多い。ロジック素子のＭＯＳＦＥＴは高
駆動能力を要求されるため、金属を用いたシリサイド化
によって電極部分の寄生抵抗を低減する必要があるから
である。なお、拡散領域の表面をシリサイド化すること
により、拡散領域へのコンタクト配線を形成する際に発
生しやすいスパイクを防ぐ効果もある。
【０００５】一方、メモリ素子のＭＯＳＦＥＴ（図１０
（ｂ））ではゲート電極３ａ、ゲート絶縁膜４ａ、側壁
６、ソース／ドレイン拡散領域７ａ，８ａをウェル２ａ
に備える点でロジック素子と同様であるが、ロジック素
子のＭＯＳＦＥＴのように電極部分の全てがシリサイド
化領域を有するのではなく、ゲート電極３ａのみシリサ
イド化領域２３ａを備えた構造が採用される。
（ｂ））ではゲート電極３ａ、ゲート絶縁膜４ａ、側壁
６、ソース／ドレイン拡散領域７ａ，８ａをウェル２ａ
に備える点でロジック素子と同様であるが、ロジック素
子のＭＯＳＦＥＴのように電極部分の全てがシリサイド
化領域を有するのではなく、ゲート電極３ａのみシリサ
イド化領域２３ａを備えた構造が採用される。
【０００６】ゲート電極３ａをシリサイド化する理由は
上記と同様であるが、その他の電極部分をシリサイド化
しない理由は、ソース／ドレイン拡散領域７ａ，８ａか
らウェル２ａへと流れやすいリーク電流を防ぐためであ
る。リーク電流が流れると、ソース／ドレイン拡散領域
７ａ，８ａの一方にキャパシタのストレージノードを接
続した場合にキャパシタのストレージノードから電荷が
流出し、キャパシタが情報を保持する能力が低下してし
まうという弊害が生じる。金属を用いたシリサイド化
は、シリコンのバンドギャップ中に新たな準位を形成
し、電極部分のキャリア数を増加させるのでリーク電流
を発生させやすい。そのためソース／ドレイン拡散領域
７ａ，８ａにはシリサイド化を施さない。
上記と同様であるが、その他の電極部分をシリサイド化
しない理由は、ソース／ドレイン拡散領域７ａ，８ａか
らウェル２ａへと流れやすいリーク電流を防ぐためであ
る。リーク電流が流れると、ソース／ドレイン拡散領域
７ａ，８ａの一方にキャパシタのストレージノードを接
続した場合にキャパシタのストレージノードから電荷が
流出し、キャパシタが情報を保持する能力が低下してし
まうという弊害が生じる。金属を用いたシリサイド化
は、シリコンのバンドギャップ中に新たな準位を形成
し、電極部分のキャリア数を増加させるのでリーク電流
を発生させやすい。そのためソース／ドレイン拡散領域
７ａ，８ａにはシリサイド化を施さない。
【０００７】以下に、上記のようなロジック・メモリ混
載デバイスの備えるＭＯＳＦＥＴを製造する方法につい
て、図１１〜１６を用いて説明する。なお、図１１〜１
６では、図１１において「ＤＲＡＭ」及び「ＬＯＧＩ
Ｃ」と示しているように、図の右半分の２つの領域をメ
モリ素子領域、左半分の２つの領域をロジック素子領域
とする。また、それぞれの領域においてＮ型、Ｐ型両方
のＭＯＳＦＥＴの形成過程を表す。
載デバイスの備えるＭＯＳＦＥＴを製造する方法につい
て、図１１〜１６を用いて説明する。なお、図１１〜１
６では、図１１において「ＤＲＡＭ」及び「ＬＯＧＩ
Ｃ」と示しているように、図の右半分の２つの領域をメ
モリ素子領域、左半分の２つの領域をロジック素子領域
とする。また、それぞれの領域においてＮ型、Ｐ型両方
のＭＯＳＦＥＴの形成過程を表す。
【０００８】まず、半導体基板１上にＬＯＣＯＳ（LOCa
l Oxidation of Silicon）法等により素子分離領域５を
形成する。そして、図示しないレジストを半導体基板１
の表面に塗布しパターニングしてマスクとし、不純物を
注入してＰ型ウェル２ａ，２ｃを形成する。続いてレジ
ストを除去し、同様にしてＮ型ウェル２ｂ，２ｄも形成
する（図１１）。
l Oxidation of Silicon）法等により素子分離領域５を
形成する。そして、図示しないレジストを半導体基板１
の表面に塗布しパターニングしてマスクとし、不純物を
注入してＰ型ウェル２ａ，２ｃを形成する。続いてレジ
ストを除去し、同様にしてＮ型ウェル２ｂ，２ｄも形成
する（図１１）。
【０００９】次に、メモリ素子のＭＯＳＦＥＴを形成す
る。まず、各ウェル２ａ〜２ｄの表面を熱酸化させゲー
ト絶縁膜４ａ〜４ｄを形成する。そして、ゲート絶縁膜
４ａ〜４ｄ及び素子分離領域５上の全面に、例えばリン
を含む多結晶シリコンを減圧ＣＶＤ法（以下、ＬＰＣＶ
Ｄ法と記す）により堆積する。さらに、例えばタングス
テンを堆積し、その後熱処理を行ってタングステンと多
結晶シリコンの化合物（タングステンシリサイド）を形
成する。次に、多結晶シリコン及びタングステンシリサ
イドをゲート電極の形に形成する際のパターニング用マ
スクとして、シリコン酸化膜をＣＶＤ法により堆積す
る。そして、レジストを塗布しパターニングした後、シ
リコン酸化膜をエッチングしてレジストを除去する。こ
れによりパターニングされたシリコン酸化膜２４ａ，２
４ｂが得られる。次にシリコン酸化膜２４ａ，２４ｂを
マスクとしてエッチングし、多結晶シリコン３ａ及びタ
ングステンシリサイド２３ａからなるゲート電極と、多
結晶シリコン３ｂ及びタングステンシリサイド２３ｂか
らなるゲート電極とを、メモリ素子領域に形成する（図
１２、なおこのようなシリサイド化した多結晶シリコン
をゲート電極として有する構造を、Polycide（ポリサイ
ド）と呼ぶ）。
る。まず、各ウェル２ａ〜２ｄの表面を熱酸化させゲー
ト絶縁膜４ａ〜４ｄを形成する。そして、ゲート絶縁膜
４ａ〜４ｄ及び素子分離領域５上の全面に、例えばリン
を含む多結晶シリコンを減圧ＣＶＤ法（以下、ＬＰＣＶ
Ｄ法と記す）により堆積する。さらに、例えばタングス
テンを堆積し、その後熱処理を行ってタングステンと多
結晶シリコンの化合物（タングステンシリサイド）を形
成する。次に、多結晶シリコン及びタングステンシリサ
イドをゲート電極の形に形成する際のパターニング用マ
スクとして、シリコン酸化膜をＣＶＤ法により堆積す
る。そして、レジストを塗布しパターニングした後、シ
リコン酸化膜をエッチングしてレジストを除去する。こ
れによりパターニングされたシリコン酸化膜２４ａ，２
４ｂが得られる。次にシリコン酸化膜２４ａ，２４ｂを
マスクとしてエッチングし、多結晶シリコン３ａ及びタ
ングステンシリサイド２３ａからなるゲート電極と、多
結晶シリコン３ｂ及びタングステンシリサイド２３ｂか
らなるゲート電極とを、メモリ素子領域に形成する（図
１２、なおこのようなシリサイド化した多結晶シリコン
をゲート電極として有する構造を、Polycide（ポリサイ
ド）と呼ぶ）。
【００１０】次に、メモリ素子領域のうちＮ型ウェル２
ｂとロジック素子領域の全体とをレジストによって覆
い、メモリ素子領域のＰ型ウェル２ａに例えばリンをイ
オン注入法により注入して、ＬＤＤ（Lightly Doped Dr
ain）構造に用いるＮ-ソース／ドレイン拡散領域９ａを
形成する。レジスト除去後、同様にしてＰ型ウェル２ａ
とロジック素子領域の全体とをレジストによって覆い、
Ｎ型ウェル２ｂに例えばボロンを注入してＬＤＤ構造に
用いるＰ-ソース／ドレイン拡散領域９ｂを形成する。
ｂとロジック素子領域の全体とをレジストによって覆
い、メモリ素子領域のＰ型ウェル２ａに例えばリンをイ
オン注入法により注入して、ＬＤＤ（Lightly Doped Dr
ain）構造に用いるＮ-ソース／ドレイン拡散領域９ａを
形成する。レジスト除去後、同様にしてＰ型ウェル２ａ
とロジック素子領域の全体とをレジストによって覆い、
Ｎ型ウェル２ｂに例えばボロンを注入してＬＤＤ構造に
用いるＰ-ソース／ドレイン拡散領域９ｂを形成する。
【００１１】続いてレジストを除去し、シリコン酸化膜
を半導体基板１の表面に堆積した後エッチバックするこ
とで側壁６を形成する。なお、ゲート絶縁膜４ａ，４ｂ
のうち側壁６よりも外側の部分は、このとき一緒にエッ
チングされる。その後、再びＮ型ウェル２ｂとロジック
素子領域の全体とをレジストによって覆い、Ｐ型ウェル
２ａにリンを注入して、Ｎ+ソース／ドレイン拡散領域
７ａ，８ａを形成する。そしてレジストを除去した後、
再びＰ型ウェル２ａとロジック素子領域の全体とをレジ
ストによって覆い、Ｎ型ウェル２ｂにボロンを注入し
て、Ｐ+ソース／ドレイン拡散領域７ｂ，８ｂを形成す
る。そしてレジストを除去する（図１３）。
を半導体基板１の表面に堆積した後エッチバックするこ
とで側壁６を形成する。なお、ゲート絶縁膜４ａ，４ｂ
のうち側壁６よりも外側の部分は、このとき一緒にエッ
チングされる。その後、再びＮ型ウェル２ｂとロジック
素子領域の全体とをレジストによって覆い、Ｐ型ウェル
２ａにリンを注入して、Ｎ+ソース／ドレイン拡散領域
７ａ，８ａを形成する。そしてレジストを除去した後、
再びＰ型ウェル２ａとロジック素子領域の全体とをレジ
ストによって覆い、Ｎ型ウェル２ｂにボロンを注入し
て、Ｐ+ソース／ドレイン拡散領域７ｂ，８ｂを形成す
る。そしてレジストを除去する（図１３）。
【００１２】次にロジック素子領域のＭＯＳＦＥＴを形
成するが、その前にメモリ素子領域での酸化が進まない
ように耐酸化性のシリコン窒化膜２５を形成してメモリ
素子領域全体を覆っておく（図１４）。
成するが、その前にメモリ素子領域での酸化が進まない
ように耐酸化性のシリコン窒化膜２５を形成してメモリ
素子領域全体を覆っておく（図１４）。
【００１３】まず、不純物を含まない多結晶シリコンを
ＬＰＣＶＤ法により半導体基板１上の全面に堆積する。
そして、ロジック素子領域のＰ型ウェル２ｃ上の多結晶
シリコンのみが露出するようレジストをパターニング
し、露出した多結晶シリコンにリンを注入してＮ型多結
晶シリコンとしておく。次にレジストを除去し、先と同
様にして今度はＮ型ウェル２ｄ上の多結晶シリコンのみ
が露出するようレジストをパターニングし、露出した多
結晶シリコンにボロンを注入してＰ型多結晶シリコンに
する。その後レジストを除去して、ゲート電極整形用の
レジストパターンを新たに形成し多結晶シリコンをエッ
チングして、Ｎ+ゲート電極３ｃ及びＰ+ゲート電極３ｄ
を形成する。なお、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥ
Ｔとでゲート電極に注入する不純物の種類を変えている
のは、それぞれのＭＯＳＦＥＴの閾値電圧の値を調整す
るためである。続いてレジストを除去し、メモリ素子領
域と同様にして、Ｐ型ウェル２ｃに、Ｎ-ソース／ドレ
イン拡散領域９ｃ及びＮ+ソース／ドレイン拡散領域７
ｃ，８ｃ及び側壁６を、また、Ｎ型ウェル２ｄに、Ｐ-
ソース／ドレイン拡散領域９ｄ及びＰ+ソース／ドレイ
ン拡散領域７ｄ，８ｄ及び側壁６を、それぞれ形成する
（図１５）。
ＬＰＣＶＤ法により半導体基板１上の全面に堆積する。
そして、ロジック素子領域のＰ型ウェル２ｃ上の多結晶
シリコンのみが露出するようレジストをパターニング
し、露出した多結晶シリコンにリンを注入してＮ型多結
晶シリコンとしておく。次にレジストを除去し、先と同
様にして今度はＮ型ウェル２ｄ上の多結晶シリコンのみ
が露出するようレジストをパターニングし、露出した多
結晶シリコンにボロンを注入してＰ型多結晶シリコンに
する。その後レジストを除去して、ゲート電極整形用の
レジストパターンを新たに形成し多結晶シリコンをエッ
チングして、Ｎ+ゲート電極３ｃ及びＰ+ゲート電極３ｄ
を形成する。なお、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥ
Ｔとでゲート電極に注入する不純物の種類を変えている
のは、それぞれのＭＯＳＦＥＴの閾値電圧の値を調整す
るためである。続いてレジストを除去し、メモリ素子領
域と同様にして、Ｐ型ウェル２ｃに、Ｎ-ソース／ドレ
イン拡散領域９ｃ及びＮ+ソース／ドレイン拡散領域７
ｃ，８ｃ及び側壁６を、また、Ｎ型ウェル２ｄに、Ｐ-
ソース／ドレイン拡散領域９ｄ及びＰ+ソース／ドレイ
ン拡散領域７ｄ，８ｄ及び側壁６を、それぞれ形成する
（図１５）。
【００１４】そして、ロジック素子の電極部分をシリサ
イド化する。そのために、例えばコバルトをスパッタ法
によって半導体基板１の表面に堆積し、熱処理によりロ
ジック素子領域のＭＯＳＦＥＴのゲート電極３ｃ，３ｄ
及びソース／ドレイン拡散領域７ｃ，８ｃ，７ｄ，８ｄ
の表面のコバルトをコバルトシリサイド１１ｃ，１２
ｃ，１３ｃ，１１ｄ，１２ｄ，１３ｄに変化させる。そ
して、シリサイド化されないで残った未反応のコバルト
を除去する（図１６）。なお、シリコンが露出していな
い部分では加熱してもシリサイド化しない（このような
自己整合的にシリサイド化された部分を備える構造を、
Self Aligned Silicide：SAlicide（サリサイド）と呼
ぶ）。
イド化する。そのために、例えばコバルトをスパッタ法
によって半導体基板１の表面に堆積し、熱処理によりロ
ジック素子領域のＭＯＳＦＥＴのゲート電極３ｃ，３ｄ
及びソース／ドレイン拡散領域７ｃ，８ｃ，７ｄ，８ｄ
の表面のコバルトをコバルトシリサイド１１ｃ，１２
ｃ，１３ｃ，１１ｄ，１２ｄ，１３ｄに変化させる。そ
して、シリサイド化されないで残った未反応のコバルト
を除去する（図１６）。なお、シリコンが露出していな
い部分では加熱してもシリサイド化しない（このような
自己整合的にシリサイド化された部分を備える構造を、
Self Aligned Silicide：SAlicide（サリサイド）と呼
ぶ）。
【００１５】その後、シリコン窒化膜２５を除去し、層
間絶縁膜形成や配線形成などの工程に移る。
間絶縁膜形成や配線形成などの工程に移る。
【００１６】
【発明が解決しようとする課題】従来は、上記のように
ロジック素子領域とメモリ素子領域とのそれぞれに適し
た構造のＭＯＳＦＥＴが、それぞれの領域において別個
に製造されていた。しかし、メモリ素子側ではポリサイ
ドの形成方法を、ロジック素子側ではサリサイドの形成
方法をそれぞれ採用していたため、工程数が多くなり非
常に煩雑であった。
ロジック素子領域とメモリ素子領域とのそれぞれに適し
た構造のＭＯＳＦＥＴが、それぞれの領域において別個
に製造されていた。しかし、メモリ素子側ではポリサイ
ドの形成方法を、ロジック素子側ではサリサイドの形成
方法をそれぞれ採用していたため、工程数が多くなり非
常に煩雑であった。
【００１７】また、コバルトやニッケルのシリサイドは
抵抗率が低く、これらの材料をメモリ素子のＭＯＳＦＥ
Ｔのゲート電極においても用いるのが望ましい。しか
し、これらのシリサイドを除去するのに適した方法が発
見されておらず、上記のような基板の全面をシリサイド
化してパターニングするというポリサイド形成方法によ
っては、コバルトやニッケルを用いたシリサイド化を実
現することができなかった。
抵抗率が低く、これらの材料をメモリ素子のＭＯＳＦＥ
Ｔのゲート電極においても用いるのが望ましい。しか
し、これらのシリサイドを除去するのに適した方法が発
見されておらず、上記のような基板の全面をシリサイド
化してパターニングするというポリサイド形成方法によ
っては、コバルトやニッケルを用いたシリサイド化を実
現することができなかった。
【００１８】そこで、メモリ素子領域のＭＯＳＦＥＴを
製造する場合にも、ロジック素子領域におけると同様、
サリサイド形成方法を採用することが望まれる。このよ
うな半導体装置の製造方法として、特開平１−２６４２
５７号公報に記載された技術がある。この技術を以下に
説明する。
製造する場合にも、ロジック素子領域におけると同様、
サリサイド形成方法を採用することが望まれる。このよ
うな半導体装置の製造方法として、特開平１−２６４２
５７号公報に記載された技術がある。この技術を以下に
説明する。
【００１９】まず、半導体基板１に素子分離領域５を形
成し、ウェル２ａ〜２ｄを形成する（図１１）。そし
て、ゲート絶縁膜４ａ〜４ｄを形成し、ゲート絶縁膜４
ａ〜４ｄ及び素子分離領域５上の全面に、多結晶シリコ
ンをＣＶＤ法により堆積する。次に、多結晶シリコンの
上面にシリコン窒化膜を形成し、シリコン窒化膜の上面
にレジストを形成してパターニングしてエッチングを行
い、ゲート電極３ａ〜３ｄ及びシリコン窒化膜２６ａ〜
２６ｄを形成する（図１７）。次に、シリコン窒化膜２
６ａ〜２６ｄ及びゲート電極３ａ〜３ｄをマスクとし
て、ソース／ドレイン拡散領域９ａ〜９ｄを形成する。
その後、半導体基板１の表面にＣＶＤ法でシリコン酸化
膜を形成し、反応性イオンエッチング（以下、ＲＩＥと
記す）を行ってゲート電極３ａ〜３ｄの側面に側壁６を
形成する。そして、シリコン窒化膜２６ａ〜２６ｄ及び
ゲート電極３ａ〜３ｄ及び側壁６をマスクとしてソース
／ドレイン拡散領域７ａ〜７ｄ，８ａ〜８ｄを形成す
る。次に、ゲート絶縁膜４ｃ，４ｄの側壁６よりも外側
の部分及びシリコン窒化膜２６ａ〜２６ｄを選択的に除
去し、半導体基板１の全面にスパッタ法でタングステン
等の高融点金属膜を被着させた後、熱処理を施してシリ
コン露出面をシリサイド化する。このようにしてシリサ
イド化領域２３ａ〜２３ｄ，２７ｃ，２７ｄ，２８ｃ，
２８ｄが形成される。また、未反応の高融点金属膜は除
去する（図１８）。この後、層間絶縁膜２２、ビット線
１４、ストレージノード１５、ストレージノード１５に
対向する電極１６、配線１７〜２１等を順次形成する
（図１９）。なお一般に、メモリ素子においては、Ｎ型
ＭＯＳＦＥＴがメモリセルとして採用され、Ｐ型ＭＯＳ
ＦＥＴがセンスアンプなどの周辺回路に採用されること
が多い。よって、図１９においてもメモリ素子領域のＮ
型ＭＯＳＦＥＴについてのみストレージノード１５やビ
ット線１４等を表示している。
成し、ウェル２ａ〜２ｄを形成する（図１１）。そし
て、ゲート絶縁膜４ａ〜４ｄを形成し、ゲート絶縁膜４
ａ〜４ｄ及び素子分離領域５上の全面に、多結晶シリコ
ンをＣＶＤ法により堆積する。次に、多結晶シリコンの
上面にシリコン窒化膜を形成し、シリコン窒化膜の上面
にレジストを形成してパターニングしてエッチングを行
い、ゲート電極３ａ〜３ｄ及びシリコン窒化膜２６ａ〜
２６ｄを形成する（図１７）。次に、シリコン窒化膜２
６ａ〜２６ｄ及びゲート電極３ａ〜３ｄをマスクとし
て、ソース／ドレイン拡散領域９ａ〜９ｄを形成する。
その後、半導体基板１の表面にＣＶＤ法でシリコン酸化
膜を形成し、反応性イオンエッチング（以下、ＲＩＥと
記す）を行ってゲート電極３ａ〜３ｄの側面に側壁６を
形成する。そして、シリコン窒化膜２６ａ〜２６ｄ及び
ゲート電極３ａ〜３ｄ及び側壁６をマスクとしてソース
／ドレイン拡散領域７ａ〜７ｄ，８ａ〜８ｄを形成す
る。次に、ゲート絶縁膜４ｃ，４ｄの側壁６よりも外側
の部分及びシリコン窒化膜２６ａ〜２６ｄを選択的に除
去し、半導体基板１の全面にスパッタ法でタングステン
等の高融点金属膜を被着させた後、熱処理を施してシリ
コン露出面をシリサイド化する。このようにしてシリサ
イド化領域２３ａ〜２３ｄ，２７ｃ，２７ｄ，２８ｃ，
２８ｄが形成される。また、未反応の高融点金属膜は除
去する（図１８）。この後、層間絶縁膜２２、ビット線
１４、ストレージノード１５、ストレージノード１５に
対向する電極１６、配線１７〜２１等を順次形成する
（図１９）。なお一般に、メモリ素子においては、Ｎ型
ＭＯＳＦＥＴがメモリセルとして採用され、Ｐ型ＭＯＳ
ＦＥＴがセンスアンプなどの周辺回路に採用されること
が多い。よって、図１９においてもメモリ素子領域のＮ
型ＭＯＳＦＥＴについてのみストレージノード１５やビ
ット線１４等を表示している。
【００２０】この特開平１−２６４２５７号公報に記載
された技術は、ロジック素子領域及びメモリ素子領域の
両方のＭＯＳＦＥＴの製造においてサリサイド形成方法
を採用しているため、サリサイド形成方法とポリサイド
形成方法とを両方用いる場合に比べ工程数を減少させる
ことができ、比較的簡単にシリサイド化を施すことが可
能となる。
された技術は、ロジック素子領域及びメモリ素子領域の
両方のＭＯＳＦＥＴの製造においてサリサイド形成方法
を採用しているため、サリサイド形成方法とポリサイド
形成方法とを両方用いる場合に比べ工程数を減少させる
ことができ、比較的簡単にシリサイド化を施すことが可
能となる。
【００２１】しかしながら、この製造方法によれば、ソ
ース／ドレイン拡散領域のうちどの部分をシリサイド化
するかはゲート絶縁膜４ａ〜４ｄのどの部分を除去する
かに依存している。一般にゲート絶縁膜４ａ〜４ｄはゲ
ート電極３ａ〜３ｄに比べて薄く形成されるが、そうす
ると、上記のように側壁６をＲＩＥによって形成する際
にゲート絶縁膜４ａ〜４ｄが一緒に除去されてしまいや
すい。よって、メモリ素子領域ではゲート絶縁膜４ａ，
４ｂをエッチングせずに残置し、ロジック素子領域では
ゲート絶縁膜４ｃ，４ｄの一部をエッチングするように
ＲＩＥ装置を制御することは、かなり困難である。これ
は、他のドライエッチング法やウェットエッチング法を
用いたとしても起こり得る問題である。
ース／ドレイン拡散領域のうちどの部分をシリサイド化
するかはゲート絶縁膜４ａ〜４ｄのどの部分を除去する
かに依存している。一般にゲート絶縁膜４ａ〜４ｄはゲ
ート電極３ａ〜３ｄに比べて薄く形成されるが、そうす
ると、上記のように側壁６をＲＩＥによって形成する際
にゲート絶縁膜４ａ〜４ｄが一緒に除去されてしまいや
すい。よって、メモリ素子領域ではゲート絶縁膜４ａ，
４ｂをエッチングせずに残置し、ロジック素子領域では
ゲート絶縁膜４ｃ，４ｄの一部をエッチングするように
ＲＩＥ装置を制御することは、かなり困難である。これ
は、他のドライエッチング法やウェットエッチング法を
用いたとしても起こり得る問題である。
【００２２】また、製造方法上の問題の他に構造上の問
題も考えられる。この製造方法で製造されたＭＯＳＦＥ
Ｔも構造としては図１０（ａ）、（ｂ）に示した従来の
ものと同じであるが、このうち問題となるのは、メモリ
セルに採用されるＭＯＳＦＥＴのゲート電極のシリサイ
ド化である。図１９のＭＯＳＦＥＴを例にとり説明する
と、ゲート電極３ａの全面にシリサイド化が施されてゲ
ート電極が低抵抗となっているために、ストレージノー
ド１５に蓄えられた電荷が層間絶縁膜２２を通りぬけて
シリサイド化領域２３ａに飛び込み新たなリーク電流
（矢印Ｚで示している）を発生させやすくしてしまう。
このようなリーク電流が発生すると、先述の拡散領域か
ら基板へのリーク電流と同様、ストレージノード１５か
ら電荷が流出し、キャパシタの情報保持能力が低下す
る。
題も考えられる。この製造方法で製造されたＭＯＳＦＥ
Ｔも構造としては図１０（ａ）、（ｂ）に示した従来の
ものと同じであるが、このうち問題となるのは、メモリ
セルに採用されるＭＯＳＦＥＴのゲート電極のシリサイ
ド化である。図１９のＭＯＳＦＥＴを例にとり説明する
と、ゲート電極３ａの全面にシリサイド化が施されてゲ
ート電極が低抵抗となっているために、ストレージノー
ド１５に蓄えられた電荷が層間絶縁膜２２を通りぬけて
シリサイド化領域２３ａに飛び込み新たなリーク電流
（矢印Ｚで示している）を発生させやすくしてしまう。
このようなリーク電流が発生すると、先述の拡散領域か
ら基板へのリーク電流と同様、ストレージノード１５か
ら電荷が流出し、キャパシタの情報保持能力が低下す
る。
【００２３】このほかにも、メモリセルに採用されるＭ
ＯＳＦＥＴの構造について次のことが言える。即ち、図
１９のＭＯＳＦＥＴを例にとれば、ストレージノード１
５が接続されていない側の拡散領域７ａについてはビッ
ト線１４が接続されており、リーク電流の発生による情
報保持能力低下の問題はない。それどころか逆に、抵抗
値を下げるためにシリサイド化を施す方がよい。
ＯＳＦＥＴの構造について次のことが言える。即ち、図
１９のＭＯＳＦＥＴを例にとれば、ストレージノード１
５が接続されていない側の拡散領域７ａについてはビッ
ト線１４が接続されており、リーク電流の発生による情
報保持能力低下の問題はない。それどころか逆に、抵抗
値を下げるためにシリサイド化を施す方がよい。
【００２４】本発明は、以上の点に鑑みて、電極部分に
シリサイド化を施しつつストレージノードとゲート電極
間のリーク電流を発生させないＭＯＳＦＥＴの構造とそ
の製造方法を提供することを目的とする。
シリサイド化を施しつつストレージノードとゲート電極
間のリーク電流を発生させないＭＯＳＦＥＴの構造とそ
の製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、表面を備える半導体基板と、前記半導
体基板中の前記表面に面する部分に互いに離隔して形成
された第１及び第２の拡散領域と、前記第１及び第２の
拡散領域に挟まれる前記表面上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜を介して前記表面に対向して形
成され、半導体を主成分とし、前記半導体基板から遠い
方の面において前記第２の拡散領域から遠い位置で部分
的に前記半導体と金属の化合物を有するゲート電極と、
前記第２の拡散領域に接続されるストレージノードを有
するキャパシタとを備える電界効果型トランジスタであ
る。
にかかるものは、表面を備える半導体基板と、前記半導
体基板中の前記表面に面する部分に互いに離隔して形成
された第１及び第２の拡散領域と、前記第１及び第２の
拡散領域に挟まれる前記表面上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜を介して前記表面に対向して形
成され、半導体を主成分とし、前記半導体基板から遠い
方の面において前記第２の拡散領域から遠い位置で部分
的に前記半導体と金属の化合物を有するゲート電極と、
前記第２の拡散領域に接続されるストレージノードを有
するキャパシタとを備える電界効果型トランジスタであ
る。
【００２６】この発明のうち請求項２にかかるものは、
表面を備える半導体基板と、前記半導体基板中の前記表
面に面する部分に互いに離隔して形成され、その一方の
みが前記表面において金属との化合物を有する一対の拡
散領域と、前記一対の拡散領域に挟まれる前記表面上に
形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して
前記表面に対向して形成されたゲート電極と、前記化合
物を介して前記一方の前記一対の拡散領域に接続される
配線と、他方の前記一対の拡散領域に接続されるストレ
ージノードを有するキャパシタとを備える電界効果型ト
ランジスタである。
表面を備える半導体基板と、前記半導体基板中の前記表
面に面する部分に互いに離隔して形成され、その一方の
みが前記表面において金属との化合物を有する一対の拡
散領域と、前記一対の拡散領域に挟まれる前記表面上に
形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して
前記表面に対向して形成されたゲート電極と、前記化合
物を介して前記一方の前記一対の拡散領域に接続される
配線と、他方の前記一対の拡散領域に接続されるストレ
ージノードを有するキャパシタとを備える電界効果型ト
ランジスタである。
【００２７】この発明のうち請求項３にかかるものは、
表面を備える半導体基板を準備する第１の工程と、前記
半導体基板の前記表面に絶縁膜を形成する第２の工程
と、前記絶縁膜を覆う導電性材料を形成する第３の工程
と、前記導電性材料及び前記絶縁膜をパターニングして
ＭＯＳゲートを形成する第４の工程と、前記ＭＯＳゲー
トの周囲の前記半導体基板の前記表面に不純物を注入す
ることで第１及び第２の拡散領域を形成する第５の工程
と、前記導電性材料の前記第２の拡散領域から遠い部分
及び前記第１の拡散領域のうち少なくとも一方のみを露
出するマスクを形成する第６の工程と、前記マスクを介
して前記半導体基板の全面に金属膜を形成する第７の工
程と、前記金属膜に熱処理を施して、前記導電性材料の
前記第２の拡散領域から遠い部分及び前記第１の拡散領
域のうち少なくとも一方と前記金属膜との化合物を形成
する第８の工程とを備える電界効果型トランジスタの製
造方法である。
表面を備える半導体基板を準備する第１の工程と、前記
半導体基板の前記表面に絶縁膜を形成する第２の工程
と、前記絶縁膜を覆う導電性材料を形成する第３の工程
と、前記導電性材料及び前記絶縁膜をパターニングして
ＭＯＳゲートを形成する第４の工程と、前記ＭＯＳゲー
トの周囲の前記半導体基板の前記表面に不純物を注入す
ることで第１及び第２の拡散領域を形成する第５の工程
と、前記導電性材料の前記第２の拡散領域から遠い部分
及び前記第１の拡散領域のうち少なくとも一方のみを露
出するマスクを形成する第６の工程と、前記マスクを介
して前記半導体基板の全面に金属膜を形成する第７の工
程と、前記金属膜に熱処理を施して、前記導電性材料の
前記第２の拡散領域から遠い部分及び前記第１の拡散領
域のうち少なくとも一方と前記金属膜との化合物を形成
する第８の工程とを備える電界効果型トランジスタの製
造方法である。
【００２８】この発明のうち請求項４にかかるものは、
請求項３に記載の電界効果型トランジスタの製造方法で
あって、前記第５の工程と第６の工程との間に、前記第
５の工程で得られた構造の全面に絶縁物を形成する第９
の工程と、前記絶縁物をエッチバックして、前記ＭＯＳ
ゲートの周囲に側壁として前記絶縁物を残置する第１０
の工程と、前記ＭＯＳゲート及び前記側壁をマスクとし
て前記半導体基板の前記表面に不純物を注入して第３及
び第４の拡散領域を形成する第１１の工程とを更に備え
る。
請求項３に記載の電界効果型トランジスタの製造方法で
あって、前記第５の工程と第６の工程との間に、前記第
５の工程で得られた構造の全面に絶縁物を形成する第９
の工程と、前記絶縁物をエッチバックして、前記ＭＯＳ
ゲートの周囲に側壁として前記絶縁物を残置する第１０
の工程と、前記ＭＯＳゲート及び前記側壁をマスクとし
て前記半導体基板の前記表面に不純物を注入して第３及
び第４の拡散領域を形成する第１１の工程とを更に備え
る。
【００２９】
【発明の実施の形態】実施の形態１．図１に本実施の形
態にかかるＭＯＳＦＥＴの構造を示す。このＭＯＳＦＥ
Ｔは、半導体基板上のウェル２ａ内に形成されたソース
／ドレイン拡散領域７ａ，８ａ（拡散領域７ａにビット
線が接続され、拡散領域８ａにストレージノードが接続
されるものとする）を備え、半導体基板上の表面にゲー
ト絶縁膜４ａを介してゲート電極３ａを備える。また、
ゲート電極３ａの側面には側壁６が形成されている。ゲ
ート電極３ａの表面では、ストレージノードが接続され
る拡散領域８ａから遠い部分にのみシリサイド化領域１
１ａが形成されている。また、ビット線が接続される拡
散領域７ａの表面にもシリサイド化領域１２ａを備え
る。
態にかかるＭＯＳＦＥＴの構造を示す。このＭＯＳＦＥ
Ｔは、半導体基板上のウェル２ａ内に形成されたソース
／ドレイン拡散領域７ａ，８ａ（拡散領域７ａにビット
線が接続され、拡散領域８ａにストレージノードが接続
されるものとする）を備え、半導体基板上の表面にゲー
ト絶縁膜４ａを介してゲート電極３ａを備える。また、
ゲート電極３ａの側面には側壁６が形成されている。ゲ
ート電極３ａの表面では、ストレージノードが接続され
る拡散領域８ａから遠い部分にのみシリサイド化領域１
１ａが形成されている。また、ビット線が接続される拡
散領域７ａの表面にもシリサイド化領域１２ａを備え
る。
【００３０】なお、シリサイド化領域の材質としては、
先述のコバルトやニッケルやタングステンの他、モリブ
デン、チタン等が考えられる。ただし、例えばチタンの
場合、酸化膜中の酸素を還元する性質があるので、例え
ばゲート電極上の層間絶縁膜を分解してしまう可能性も
ある。一方、コバルトやニッケルやタングステン等は酸
化性金属であるため、これらの材質を用いる方が望まし
い。
先述のコバルトやニッケルやタングステンの他、モリブ
デン、チタン等が考えられる。ただし、例えばチタンの
場合、酸化膜中の酸素を還元する性質があるので、例え
ばゲート電極上の層間絶縁膜を分解してしまう可能性も
ある。一方、コバルトやニッケルやタングステン等は酸
化性金属であるため、これらの材質を用いる方が望まし
い。
【００３１】また、コバルト及びニッケルのシリサイド
は抵抗率が低く、例えばゲート電極に用いた場合、タン
グステンシリサイドのシート抵抗値の１／４〜１／１０
である２〜３Ω／□程度であるため、高駆動能力化の点
からこれらの材質を用いる方が望ましい。
は抵抗率が低く、例えばゲート電極に用いた場合、タン
グステンシリサイドのシート抵抗値の１／４〜１／１０
である２〜３Ω／□程度であるため、高駆動能力化の点
からこれらの材質を用いる方が望ましい。
【００３２】本実施の形態にかかるＭＯＳＦＥＴを用い
れば、ゲート電極３ａの表面のうち、拡散領域８ａに接
続されるストレージノードに近い部分にはシリサイド化
領域を設けていないので、ストレージノードとゲート電
極上のシリサイド化領域１１ａとの間のリーク電流が生
じにくい。よって、ストレージノードに蓄積した電荷が
流出しにくく、キャパシタの情報保持能力の低下を防ぐ
ことができる。また、ソース／ドレイン拡散領域のう
ち、ビット線が接続される拡散領域７ａにのみシリサイ
ド化を施し、ストレージノードが接続される拡散領域８
ａはシリサイド化しないので、拡散領域７ａでは寄生抵
抗が低減してビット線へのまたはビット線からの信号が
減衰しにくく、拡散領域８ａでは半導体基板１へと流れ
るリーク電流が抑制されキャパシタの蓄える電荷が損な
われにくい。よってキャパシタの蓄える電荷に基づく信
号が、ＭＯＳＦＥＴのチャネルを介して効率よくビット
線を伝播する。
れば、ゲート電極３ａの表面のうち、拡散領域８ａに接
続されるストレージノードに近い部分にはシリサイド化
領域を設けていないので、ストレージノードとゲート電
極上のシリサイド化領域１１ａとの間のリーク電流が生
じにくい。よって、ストレージノードに蓄積した電荷が
流出しにくく、キャパシタの情報保持能力の低下を防ぐ
ことができる。また、ソース／ドレイン拡散領域のう
ち、ビット線が接続される拡散領域７ａにのみシリサイ
ド化を施し、ストレージノードが接続される拡散領域８
ａはシリサイド化しないので、拡散領域７ａでは寄生抵
抗が低減してビット線へのまたはビット線からの信号が
減衰しにくく、拡散領域８ａでは半導体基板１へと流れ
るリーク電流が抑制されキャパシタの蓄える電荷が損な
われにくい。よってキャパシタの蓄える電荷に基づく信
号が、ＭＯＳＦＥＴのチャネルを介して効率よくビット
線を伝播する。
【００３３】なお、ビット線の信号の減衰の問題がない
場合には、ゲート電極３ａにのみシリサイド化領域１１
ａを形成してソース／ドレイン拡散領域７ａ，８ａには
シリサイド化領域を設けない図２のような構造としても
よく、また、キャパシタの情報保持能力の低下の問題が
ない場合には、ゲート電極３ａに従来どおりのシリサイ
ド化領域２３ａを設けてビット線が接続される側の拡散
領域７ａにのみシリサイド化領域１２ａを設ける図３の
ような構造としてもよい。
場合には、ゲート電極３ａにのみシリサイド化領域１１
ａを形成してソース／ドレイン拡散領域７ａ，８ａには
シリサイド化領域を設けない図２のような構造としても
よく、また、キャパシタの情報保持能力の低下の問題が
ない場合には、ゲート電極３ａに従来どおりのシリサイ
ド化領域２３ａを設けてビット線が接続される側の拡散
領域７ａにのみシリサイド化領域１２ａを設ける図３の
ような構造としてもよい。
【００３４】また、本実施の形態にかかるＭＯＳＦＥＴ
は、ロジック・メモリ混載デバイスのみならずＤＲＡＭ
等のメモリ素子単体に適用してもその効果がある。
は、ロジック・メモリ混載デバイスのみならずＤＲＡＭ
等のメモリ素子単体に適用してもその効果がある。
【００３５】実施の形態２．図４〜９に図１に示したＭ
ＯＳＦＥＴの製造方法について示す。まず、従来の技術
と同様にして図１１に示した構造を製造する工程を行
う。つまり、半導体基板１の表面に素子分離領域５及び
Ｐ型ウェル２ａ，２ｃ及びＮ型ウェル２ｂ，２ｄを形成
する。次に、ウェル２ａ〜２ｄの表面に熱酸化により３
〜１５ｎｍの酸化膜を形成する。そして、ＬＰＣＶＤ法
により半導体基板１の全面に不純物を含まない多結晶シ
リコンを１００〜１５０ｎｍ程度堆積する。
ＯＳＦＥＴの製造方法について示す。まず、従来の技術
と同様にして図１１に示した構造を製造する工程を行
う。つまり、半導体基板１の表面に素子分離領域５及び
Ｐ型ウェル２ａ，２ｃ及びＮ型ウェル２ｂ，２ｄを形成
する。次に、ウェル２ａ〜２ｄの表面に熱酸化により３
〜１５ｎｍの酸化膜を形成する。そして、ＬＰＣＶＤ法
により半導体基板１の全面に不純物を含まない多結晶シ
リコンを１００〜１５０ｎｍ程度堆積する。
【００３６】次に、多結晶シリコンの表面にレジストを
形成し、メモリ素子領域のＰ型ウェル２ａ及びロジック
素子領域のＰ型ウェル２ｃの多結晶シリコンのみが露出
するようにパターニングする。そして、多結晶シリコン
に対しイオン注入法により例えばリンを１．０×１０15
個／ｃｍ2以上注入し、露出した部分をＮ型多結晶シリ
コンにする。
形成し、メモリ素子領域のＰ型ウェル２ａ及びロジック
素子領域のＰ型ウェル２ｃの多結晶シリコンのみが露出
するようにパターニングする。そして、多結晶シリコン
に対しイオン注入法により例えばリンを１．０×１０15
個／ｃｍ2以上注入し、露出した部分をＮ型多結晶シリ
コンにする。
【００３７】次にレジストを除去し、新たなレジストを
形成して今度はメモリ素子領域のＮ型ウェル２ｂ及びロ
ジック素子領域のＮ型ウェル２ｄの多結晶シリコンのみ
が露出するようにパターニングする。そして、多結晶シ
リコンに対しイオン注入法により例えばボロンを１．０
×１０15個／ｃｍ2以上注入し、露出した部分をＰ型多
結晶シリコンにする。
形成して今度はメモリ素子領域のＮ型ウェル２ｂ及びロ
ジック素子領域のＮ型ウェル２ｄの多結晶シリコンのみ
が露出するようにパターニングする。そして、多結晶シ
リコンに対しイオン注入法により例えばボロンを１．０
×１０15個／ｃｍ2以上注入し、露出した部分をＰ型多
結晶シリコンにする。
【００３８】その後レジストを除去し、再び新たなレジ
ストを形成して今度はゲート電極整形用のパターニング
を行う。そしてエッチングを行って、ゲート電極３ａ〜
３ｄを形成し、続いて酸化膜もエッチングしてゲート絶
縁膜４ａ〜４ｄを形成する（図４）。なおゲート電極３
ａ，３ｃがＮ+型、ゲート電極３ｂ，３ｄがＰ+型となっ
ている。
ストを形成して今度はゲート電極整形用のパターニング
を行う。そしてエッチングを行って、ゲート電極３ａ〜
３ｄを形成し、続いて酸化膜もエッチングしてゲート絶
縁膜４ａ〜４ｄを形成する（図４）。なおゲート電極３
ａ，３ｃがＮ+型、ゲート電極３ｂ，３ｄがＰ+型となっ
ている。
【００３９】次に、レジストを形成してＮ型ウェル２
ｂ，２ｄを覆うようパターニングし、Ｐ型ウェル２ａ，
２ｃの表面にイオン注入法により例えばリンを１５〜７
０ｋｅｖの条件で１．０×１０13〜４．０×１０13個／
ｃｍ2程度注入して、Ｎ-ソース／ドレイン拡散領域９
ａ，９ｃを形成する。そしてレジストを除去し、新たに
レジストを形成して今度はＰ型ウェル２ａ，２ｃを覆う
ようパターニングし、Ｎ型ウェル２ｂ，２ｄの表面にイ
オン注入法により例えばボロンを５〜３０ｋｅｖの条件
で１．０×１０13〜４．０×１０13個／ｃｍ2程度注入
して、Ｐ-ソース／ドレイン拡散領域９ｂ，９ｄを形成
する。そしてレジストを除去し、半導体基板１の全面に
酸化膜を５０〜１００ｎｍ程度堆積してエッチバックす
ることで、ゲート電極３ａ〜３ｄの側面に側壁６を形成
する。
ｂ，２ｄを覆うようパターニングし、Ｐ型ウェル２ａ，
２ｃの表面にイオン注入法により例えばリンを１５〜７
０ｋｅｖの条件で１．０×１０13〜４．０×１０13個／
ｃｍ2程度注入して、Ｎ-ソース／ドレイン拡散領域９
ａ，９ｃを形成する。そしてレジストを除去し、新たに
レジストを形成して今度はＰ型ウェル２ａ，２ｃを覆う
ようパターニングし、Ｎ型ウェル２ｂ，２ｄの表面にイ
オン注入法により例えばボロンを５〜３０ｋｅｖの条件
で１．０×１０13〜４．０×１０13個／ｃｍ2程度注入
して、Ｐ-ソース／ドレイン拡散領域９ｂ，９ｄを形成
する。そしてレジストを除去し、半導体基板１の全面に
酸化膜を５０〜１００ｎｍ程度堆積してエッチバックす
ることで、ゲート電極３ａ〜３ｄの側面に側壁６を形成
する。
【００４０】続いて、再び半導体基板１の表面にレジス
トを形成してＮ型ウェル２ｂ，２ｄを覆うようパターニ
ングし、Ｐ型ウェル２ａ，２ｃの表面にイオン注入法に
より例えばリンを１５〜７０ｋｅｖの条件で１．０×１
０15個／ｃｍ2以上注入して、Ｎ+ソース／ドレイン拡散
領域７ａ，７ｃ，８ａ，８ｃを形成する。そしてレジス
トを除去し、新たにレジストを形成して今度はＰ型ウェ
ル２ａ，２ｃを覆うようパターニングし、Ｎ型ウェル２
ｂ，２ｄの表面にイオン注入法により例えばボロンを５
〜３０ｋｅｖの条件で１．０×１０15個／ｃｍ2以上注
入して、Ｐ+ソース／ドレイン拡散領域７ｂ，７ｄ，８
ｂ，８ｄを形成する（図５）。なお、各ソース／ドレイ
ン拡散領域７ａ，８ａ，９ａ及び７ｂ，８ｂ，９ｂ及び
７ｃ，８ｃ，９ｃ及び７ｄ，８ｄ，９ｄは、それぞれが
ＬＤＤ構造をなす。
トを形成してＮ型ウェル２ｂ，２ｄを覆うようパターニ
ングし、Ｐ型ウェル２ａ，２ｃの表面にイオン注入法に
より例えばリンを１５〜７０ｋｅｖの条件で１．０×１
０15個／ｃｍ2以上注入して、Ｎ+ソース／ドレイン拡散
領域７ａ，７ｃ，８ａ，８ｃを形成する。そしてレジス
トを除去し、新たにレジストを形成して今度はＰ型ウェ
ル２ａ，２ｃを覆うようパターニングし、Ｎ型ウェル２
ｂ，２ｄの表面にイオン注入法により例えばボロンを５
〜３０ｋｅｖの条件で１．０×１０15個／ｃｍ2以上注
入して、Ｐ+ソース／ドレイン拡散領域７ｂ，７ｄ，８
ｂ，８ｄを形成する（図５）。なお、各ソース／ドレイ
ン拡散領域７ａ，８ａ，９ａ及び７ｂ，８ｂ，９ｂ及び
７ｃ，８ｃ，９ｃ及び７ｄ，８ｄ，９ｄは、それぞれが
ＬＤＤ構造をなす。
【００４１】次に、メモリセルとなるＭＯＳＦＥＴのス
トレージノードが接続される側のソース／ドレイン拡散
領域及びゲート電極の一部をシリコン窒化膜で覆い、シ
リサイド化に対するマスクとする。まず、レジストをパ
ターニングして、メモリセルのうちストレージノードが
接続される拡散領域８ａの存在する部分及びゲート電極
３ａのストレージノード側の一部に、シリコン窒化膜１
０を５０〜１００ｎｍ程度の膜厚で形成する。そしてレ
ジストを除去する。図６は、ゲート電極３ａ及びソース
／ドレイン拡散領域７ａ，８ａにより構成されるメモリ
セルを複数配置したメモリ素子領域にシリコン窒化膜１
０が形成された様子を示したものである。図６の上側は
メモリ素子領域を表面から眺めたときの正面図、下側は
切断線Ｘ−Ｘにおける断面図であり、この図からシリコ
ン窒化膜１０がマスクとして機能していることがわか
る。なお、シリコン窒化膜１０形成後の、周辺回路やロ
ジック素子領域でのＭＯＳＦＥＴをあわせて示したのが
図７である。図７における領域Ｙは、図６における領域
Ｙと同じ領域を示している。なお、図７に示すようにメ
モリセルとなるＭＯＳＦＥＴ以外にはシリコン窒化膜１
０は形成されない。
トレージノードが接続される側のソース／ドレイン拡散
領域及びゲート電極の一部をシリコン窒化膜で覆い、シ
リサイド化に対するマスクとする。まず、レジストをパ
ターニングして、メモリセルのうちストレージノードが
接続される拡散領域８ａの存在する部分及びゲート電極
３ａのストレージノード側の一部に、シリコン窒化膜１
０を５０〜１００ｎｍ程度の膜厚で形成する。そしてレ
ジストを除去する。図６は、ゲート電極３ａ及びソース
／ドレイン拡散領域７ａ，８ａにより構成されるメモリ
セルを複数配置したメモリ素子領域にシリコン窒化膜１
０が形成された様子を示したものである。図６の上側は
メモリ素子領域を表面から眺めたときの正面図、下側は
切断線Ｘ−Ｘにおける断面図であり、この図からシリコ
ン窒化膜１０がマスクとして機能していることがわか
る。なお、シリコン窒化膜１０形成後の、周辺回路やロ
ジック素子領域でのＭＯＳＦＥＴをあわせて示したのが
図７である。図７における領域Ｙは、図６における領域
Ｙと同じ領域を示している。なお、図７に示すようにメ
モリセルとなるＭＯＳＦＥＴ以外にはシリコン窒化膜１
０は形成されない。
【００４２】次に、例えばコバルトを５〜２０ｎｍ程度
の膜厚で半導体基板１の表面にスパッタ法により堆積し
て熱処理を行い、未反応のコバルトを除去し、もう一度
熱処理を加える。その結果、メモリ素子領域の周辺回路
部を構成するＰ型ＭＯＳＦＥＴ及びロジック素子領域で
のＭＯＳＦＥＴのゲート電極３ｂ〜３ｄの表面及びソー
ス／ドレイン拡散領域７ｂ〜７ｄ，８ｂ〜８ｄの表面
と、メモリ素子領域のメモリセル部におけるＮ型ＭＯＳ
ＦＥＴのゲート電極３ａの表面のうちストレージノード
１５から遠い部分及びストレージノードが接続されない
方のソース／ドレイン拡散領域７ａの表面とがシリサイ
ド化される。こうしてコバルトとシリコンとのシリサイ
ド１１ａ〜１１ｄ，１２ａ〜１２ｄ，１３ｂ〜１３ｄを
形成する（図８）。その後、シリコン窒化膜１０を除去
し、層間絶縁膜２２、ビット線１４、ストレージノード
１５、ストレージノード１５に対向する電極１６、配線
１７〜２１等を順次形成する（図９）。
の膜厚で半導体基板１の表面にスパッタ法により堆積し
て熱処理を行い、未反応のコバルトを除去し、もう一度
熱処理を加える。その結果、メモリ素子領域の周辺回路
部を構成するＰ型ＭＯＳＦＥＴ及びロジック素子領域で
のＭＯＳＦＥＴのゲート電極３ｂ〜３ｄの表面及びソー
ス／ドレイン拡散領域７ｂ〜７ｄ，８ｂ〜８ｄの表面
と、メモリ素子領域のメモリセル部におけるＮ型ＭＯＳ
ＦＥＴのゲート電極３ａの表面のうちストレージノード
１５から遠い部分及びストレージノードが接続されない
方のソース／ドレイン拡散領域７ａの表面とがシリサイ
ド化される。こうしてコバルトとシリコンとのシリサイ
ド１１ａ〜１１ｄ，１２ａ〜１２ｄ，１３ｂ〜１３ｄを
形成する（図８）。その後、シリコン窒化膜１０を除去
し、層間絶縁膜２２、ビット線１４、ストレージノード
１５、ストレージノード１５に対向する電極１６、配線
１７〜２１等を順次形成する（図９）。
【００４３】本実施の形態にかかるＭＯＳＦＥＴの製造
方法を用いれば、メモリ素子領域においてもサリサイド
の形成方法を用いるので、抵抗率が低いコバルトやニッ
ケルのシリサイドをメモリ素子のＭＯＳＦＥＴにおいて
も用いることができる。さらに、ポリサイドの形成方法
及びサリサイドの形成方法の両方を用いる場合に比べ、
比較的簡単にシリサイド化を施すことが可能となる。よ
って、実施の形態１にかかるＭＯＳＦＥＴを製造するこ
とができる。また、ゲート絶縁膜４ａ〜４ｄをシリサイ
ド化のマスクとして用いないため、側壁６の形成時にエ
ッチング装置の制御の困難さを伴うことなくＬＤＤ構造
を備えた実施の形態１にかかるＭＯＳＦＥＴを製造する
ことができる。
方法を用いれば、メモリ素子領域においてもサリサイド
の形成方法を用いるので、抵抗率が低いコバルトやニッ
ケルのシリサイドをメモリ素子のＭＯＳＦＥＴにおいて
も用いることができる。さらに、ポリサイドの形成方法
及びサリサイドの形成方法の両方を用いる場合に比べ、
比較的簡単にシリサイド化を施すことが可能となる。よ
って、実施の形態１にかかるＭＯＳＦＥＴを製造するこ
とができる。また、ゲート絶縁膜４ａ〜４ｄをシリサイ
ド化のマスクとして用いないため、側壁６の形成時にエ
ッチング装置の制御の困難さを伴うことなくＬＤＤ構造
を備えた実施の形態１にかかるＭＯＳＦＥＴを製造する
ことができる。
【００４４】なお、図２や図３に示したＭＯＳＦＥＴを
製造する場合には、上記の製造方法においてシリコン窒
化膜１０のパターニングを変更すればよい。
製造する場合には、上記の製造方法においてシリコン窒
化膜１０のパターニングを変更すればよい。
【００４５】また、本実施の形態にかかるＭＯＳＦＥＴ
の製造方法は、ロジック・メモリ混載デバイスの製造の
みならずＤＲＡＭ等のメモリ素子単体の製造に適用して
もその効果がある。
の製造方法は、ロジック・メモリ混載デバイスの製造の
みならずＤＲＡＭ等のメモリ素子単体の製造に適用して
もその効果がある。
【００４６】
【発明の効果】この発明のうち請求項１にかかる電界効
果型トランジスタを用いれば、ゲート電極のうち、第２
の拡散領域に近い部分には半導体と金属の化合物を設け
ていないので、ストレージノードと化合物との間のリー
ク電流が生じにくい。よって、ストレージノードに蓄積
した電荷が流出しにくく、キャパシタの情報保持能力の
低下を防ぐことができる。
果型トランジスタを用いれば、ゲート電極のうち、第２
の拡散領域に近い部分には半導体と金属の化合物を設け
ていないので、ストレージノードと化合物との間のリー
ク電流が生じにくい。よって、ストレージノードに蓄積
した電荷が流出しにくく、キャパシタの情報保持能力の
低下を防ぐことができる。
【００４７】この発明のうち請求項２にかかる電界効果
型トランジスタを用いれば、一方の拡散領域の表面に半
導体と金属の化合物が形成されているので、配線の寄生
抵抗が低減される。他方の拡散領域の表面には化合物が
形成されないので、他方の拡散領域におけるリーク電流
が抑制され、キャパシタの蓄える電荷が損なわれにく
い。よってキャパシタの蓄える電荷に基づく信号が効率
よく配線を伝播する。
型トランジスタを用いれば、一方の拡散領域の表面に半
導体と金属の化合物が形成されているので、配線の寄生
抵抗が低減される。他方の拡散領域の表面には化合物が
形成されないので、他方の拡散領域におけるリーク電流
が抑制され、キャパシタの蓄える電荷が損なわれにく
い。よってキャパシタの蓄える電荷に基づく信号が効率
よく配線を伝播する。
【００４８】この発明のうち請求項３にかかる電界効果
型トランジスタの製造方法を用いれば、請求項１又は２
に記載の電界効果型トランジスタを製造することができ
る。
型トランジスタの製造方法を用いれば、請求項１又は２
に記載の電界効果型トランジスタを製造することができ
る。
【００４９】この発明のうち請求項４にかかる電界効果
型トランジスタの製造方法を用いれば、ＭＯＳゲートの
絶縁膜を化合物形成のマスクとして用いないため、側壁
の形成時にＭＯＳゲートの絶縁膜をエッチングしないよ
うに制御するという困難さを伴うことなく、請求項１又
は２に記載の電界効果型トランジスタでＬＤＤ構造を採
るものを製造することができる。
型トランジスタの製造方法を用いれば、ＭＯＳゲートの
絶縁膜を化合物形成のマスクとして用いないため、側壁
の形成時にＭＯＳゲートの絶縁膜をエッチングしないよ
うに制御するという困難さを伴うことなく、請求項１又
は２に記載の電界効果型トランジスタでＬＤＤ構造を採
るものを製造することができる。
【図１】 実施の形態１のＭＯＳＦＥＴの構造を示す図
である。
である。
【図２】 実施の形態１のＭＯＳＦＥＴの構造を示す図
である。
である。
【図３】 実施の形態１のＭＯＳＦＥＴの構造を示す図
である。
である。
【図４】 実施の形態２のＭＯＳＦＥＴの製造方法を示
す図である。
す図である。
【図５】 実施の形態２のＭＯＳＦＥＴの製造方法を示
す図である。
す図である。
【図６】 実施の形態２のＭＯＳＦＥＴの製造方法を示
す図である。
す図である。
【図７】 実施の形態２のＭＯＳＦＥＴの製造方法を示
す図である。
す図である。
【図８】 実施の形態２のＭＯＳＦＥＴの製造方法を示
す図である。
す図である。
【図９】 実施の形態２のＭＯＳＦＥＴの製造方法を示
す図である。
す図である。
【図１０】 従来のＭＯＳＦＥＴの構造を示す図であ
る。
る。
【図１１】 従来のＭＯＳＦＥＴの製造方法を示す図で
ある。
ある。
【図１２】 従来のＭＯＳＦＥＴの製造方法を示す図で
ある。
ある。
【図１３】 従来のＭＯＳＦＥＴの製造方法を示す図で
ある。
ある。
【図１４】 従来のＭＯＳＦＥＴの製造方法を示す図で
ある。
ある。
【図１５】 従来のＭＯＳＦＥＴの製造方法を示す図で
ある。
ある。
【図１６】 従来のＭＯＳＦＥＴの製造方法を示す図で
ある。
ある。
【図１７】 従来のＭＯＳＦＥＴの製造方法を示す図で
ある。
ある。
【図１８】 従来のＭＯＳＦＥＴの製造方法を示す図で
ある。
ある。
【図１９】 従来のＭＯＳＦＥＴの製造方法を示す図で
ある。
ある。
１ 半導体基板、２ａ〜２ｄ ウェル、３ａ〜３ｄ ゲ
ート電極、４ａ〜４ｄゲート絶縁膜、７ａ〜７ｄ，８ａ
〜８ｄ ソース／ドレイン拡散領域、１０ シリコン窒
化膜、１１ａ，１２ａ シリサイド化領域。
ート電極、４ａ〜４ｄゲート絶縁膜、７ａ〜７ｄ，８ａ
〜８ｄ ソース／ドレイン拡散領域、１０ シリコン窒
化膜、１１ａ，１２ａ シリサイド化領域。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 (72)発明者 上野 修一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB25 BB26 BB28 CC01 CC05 DD02 DD04 DD37 DD84 EE09 FF14 GG09 GG10 GG16 GG19 HH16 HH20 5F040 DA01 DA10 DA21 DB03 DB09 DC01 EA08 EC01 EC05 EC07 EC13 EF02 EF03 EF18 EH02 EK01 FA05 FB02 FC19 5F083 AD01 AD10 AD42 AD48 GA02 GA06 GA11 GA28 JA02 JA32 JA35 JA53 PR22 PR33 PR43 PR44 PR45 PR46 PR53 PR54 PR55 PR56 ZA05 ZA06 ZA12 ZA13
Claims (4)
- 【請求項１】 表面を備える半導体基板と、 前記半導体基板中の前記表面に面する部分に互いに離隔
して形成された第１及び第２の拡散領域と、 前記第１及び第２の拡散領域に挟まれる前記表面上に形
成されたゲート絶縁膜と、 前記ゲート絶縁膜を介して前記表面に対向して形成さ
れ、半導体を主成分とし、前記半導体基板から遠い方の
面において前記第２の拡散領域から遠い位置で部分的に
前記半導体と金属の化合物を有するゲート電極と、 前記第２の拡散領域に接続されるストレージノードを有
するキャパシタとを備える電界効果型トランジスタ。 - 【請求項２】 表面を備える半導体基板と、 前記半導体基板中の前記表面に面する部分に互いに離隔
して形成され、その一方のみが前記表面において金属と
の化合物を有する一対の拡散領域と、 前記一対の拡散領域に挟まれる前記表面上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜を介して前記表面に対向して形成され
たゲート電極と、 前記化合物を介して前記一方の前記一対の拡散領域に接
続される配線と、 他方の前記一対の拡散領域に接続されるストレージノー
ドを有するキャパシタとを備える電界効果型トランジス
タ。 - 【請求項３】 表面を備える半導体基板を準備する第１
の工程と、 前記半導体基板の前記表面に絶縁膜を形成する第２の工
程と、 前記絶縁膜を覆う導電性材料を形成する第３の工程と、 前記導電性材料及び前記絶縁膜をパターニングしてＭＯ
Ｓゲートを形成する第４の工程と、 前記ＭＯＳゲートの周囲の前記半導体基板の前記表面に
不純物を注入することで第１及び第２の拡散領域を形成
する第５の工程と、 前記導電性材料の前記第２の拡散領域から遠い部分及び
前記第１の拡散領域のうち少なくとも一方のみを露出す
るマスクを形成する第６の工程と、 前記マスクを介して前記半導体基板の全面に金属膜を形
成する第７の工程と、 前記金属膜に熱処理を施して、前記導電性材料の前記第
２の拡散領域から遠い部分及び前記第１の拡散領域のう
ち少なくとも一方と前記金属膜との化合物を形成する第
８の工程とを備える電界効果型トランジスタの製造方
法。 - 【請求項４】 前記第５の工程と第６の工程との間に、 前記第５の工程で得られた構造の全面に絶縁物を形成す
る第９の工程と、 前記絶縁物をエッチバックして、前記ＭＯＳゲートの周
囲に側壁として前記絶縁物を残置する第１０の工程と、 前記ＭＯＳゲート及び前記側壁をマスクとして前記半導
体基板の前記表面に不純物を注入して第３及び第４の拡
散領域を形成する第１１の工程とを更に備える請求項３
に記載の電界効果型トランジスタの製造方法。
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