JP3378512B2 - 半導体装置 - Google Patents

半導体装置

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JP3378512B2
JP3378512B2 JP29552798A JP29552798A JP3378512B2 JP 3378512 B2 JP3378512 B2 JP 3378512B2 JP 29552798 A JP29552798 A JP 29552798A JP 29552798 A JP29552798 A JP 29552798A JP 3378512 B2 JP3378512 B2 JP 3378512B2
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、CMOS(Complem
entary MOS) トランジスタを有する半導体装置に関す
る。
【0002】
【従来の技術】半導体素子の1つとして、CMOSトラ
ンジスタが知られている。図11に、従来のCMOSト
ランジスタの断面図を示す。図中、71はn型シリコン
基板を示しており、このn型シリコン基板71の表面に
はp型ウェル層72が選択的に形成されている。
【0003】CMOSトランジスタは、p型ウェル層7
2に形成されたnチャネルMOSトランジスタTr1
と、n型シリコン基板71に形成されたnチャネルMO
SトランジスタTrとからなり、nチャネルMOSト
ランジスタTr1のn+ 型ドレイン拡散層76とnチャ
ネルMOSトランジスタTr2のp+ 型ドレイン拡散層
80とが共通ドレイン電極85を介して互いに接続され
た構成になっている。
【0004】図中、73,78はゲート酸化膜、74,
79はゲート電極、75,81はn+ 型,p+ 型ソース
拡散層、77,82はp+ 型,n+ 型コンタクト層、8
4,86はソース電極、83,87はコンタクト電極、
88,89,90は素子分離絶縁膜をそれぞれ示してい
る。
【0005】ゲート電極74,79の印加電圧Vinがハ
イレベルの場合には、nチャネルMOSトランジスタT
r1がオン、pチャネルMOSトランジスタTr2がオ
フして、共通ドレイン電極85からVss(Low )の電圧
が出力される。一方、ゲート電極74,79の印加電圧
Vinがローレベルの場合には、nチャネルMOSトラン
ジスタTr1がオフ、pチャネルMOSトランジスタT
r2がオンして、共通ドレイン電極85からVdd(Hig
h)の電圧が出力される。どちらの状態にしても、片方
のMOSトランジスタがオフするので、消費電力は抑制
される。
【0006】しかしながら、この種の従来のCMOSト
ランジスタには以下のような問題があった。すなわち、
2つのn+ 型ドレイン拡散層76とn+ 型ドレイン拡散
層80とを分離するための素子分離絶縁膜89が必要と
なり、微細化が妨げられるという問題があった。
【0007】
【発明が解決しようとする課題】上述の如く、従来のC
MOSトランジスタは、n+ 型ドレイン拡散層とp+ 型
ドレイン拡散層を分離するために素子分離絶縁膜が必要
となり、微細化が妨げられるという問題があった。
【0008】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、従来よりも微細化なC
MOSトランジスタを備えた半導体装置を提供すること
にある。
【0009】
【課題を解決するための手段】
[構成] 上記の目的を達成するために、本発明に係る半導体装置
は、第1導電型半導体基板の表面に第2導電型チャネル
が誘起される第1の電界効果トランジスタと、前記第1
導電型半導体基板の表面に形成された第2導電型ウェル
層の表面にチャネルが誘起される第2の電界効果トラン
ジスタとからなるCMOSトランジスタを具備してな
り、前記第1および第2の電界効果トランジスタは、第
1のショットキー電極を共通のドレイン領域とし、前記
第1の電界効果トランジスタは、前記第1導電型半導体
基板の表面に形成された第2のショットキー電極をソー
ス領域とし、かつこの第2のショットキー電極下の前記
第1導電型半導体基板の表面に第1導電型コンタクト層
を有し、前記第2の電界効果トランジスタは、前記第2
導電型ウェル層の表面に形成された第3のショットキー
電極をソース領域とし、かつこの第3のショットキー電
極下の前記第2導電型ウェル層の表面に第2導電型コン
タクト層を有することを特徴とする。
【0010】[作用] 本発明(請求項1〜)によれば、ドレイン領域が共通
の第1のショットキー電極で構成されているので、従来
存在していた、nチャネルMOSトランジスタのn+ 型
ドレイン拡散層とpチャネルMOSトランジスタのp+
型ドレイン拡散層とを素子分離絶縁膜により分離する構
造が不要になり、その結果として素子分離絶縁膜の分だ
け微細化を図れるようになる。
【0011】ここで、第1のショットキー電極から、C
MOSトランジスタでは必須なn型p型コンタクト層お
よびp型コンタクト層へのリーク電流の防止は、本発明
者らが見出した新規な事実を利用する。すなわち、本発
明者らの鋭意研究によれば、第1導電型半導体基板と第
2導電型ウェル層との界面から広がる空乏層によって、
上記リーク電流の発生を抑制できることが明らかになっ
た(請求項)。
【0012】なお、第1導電型半導体基板と前記第2導
電型ウェル層との接合界面の位置によっては、空乏層に
よるリーク電流の抑制効果が不十分になる可能性合もあ
るが、このような場合には、本発明(請求項)の
ように、適切な仕事関数を有するショットキー電極、言
い換えれば適切なショットキー電極の材料と第1導電型
半導体基板(第2導電型ウェル層)の材料との組合せに
よって、リーク電流を十分に抑制できる。
【0013】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態(以下、実施形態という)を説明する。
【0014】(第1の実施形態)図1は、本発明の第1
の実施形態に係るCMOSトランジスタを示す断面図で
ある。
【0015】図中、1はn型シリコン基板を示してお
り、このn型シリコン基板1の表面にはp型ウェル層2
が選択的に拡散形成されている。このp型ウェル層2に
はnチャネルMOSトランジスタTr1が形成されてい
る。
【0016】このnチャネルMOSトランジスタTr1
は、大きく分けて、p型ウェル層2の表面に形成された
ゲート酸化膜3と、このゲート酸化膜2上に形成された
ゲート電極4と、p型ウェル層2の表面に形成され、か
つp型ウェル層2とショットキー接合するショットキー
ソース電極5と、p型ウェル層2およびn型シリコン基
板1の表面に形成され、かつp型ウェル層2およびn型
シリコン基板1とショットキー接合するショットキード
レイン電極6と、ショットキーソース電極5下のp型ウ
ェル層2の表面に選択的に拡散形成されたp+ 型コンタ
クト層7とから構成されている。
【0017】ショットキードレイン電極6は、pチャネ
ルMOSトランジスタTr2のドレイン電極としても用
いられる共通のドレイン電極である。ショットキードレ
イン電極6の長さは、n型シリコン基板1とp型ウェル
層2の双方に広がる空乏層8よりも短く設定されてい
る。
【0018】言い換えれば、ショットキードレイン電極
6を包むように空乏層7が形成されるようになってい
る。このような空乏層7が容易に形成されるように、p
型ウェル層2およびn型シリコン基板1の表面における
これらの接合界面はショットキードレイン電極6の中央
下に設定されている。
【0019】一方、pチャネルMOSトランジスタTr
2は、大きく分けて、n型シリコン基板1の表面に形成
されたゲート酸化膜9と、このゲート酸化膜9上に形成
されたゲート電極10と、n型シリコン基板1の表面に
形成され、かつn型シリコン基板1とショットキー接合
するショットキーソース電極11と、前述したショット
キードレイン電極6と、ショットキーソース電極10下
のn型シリコン基板1の表面に選択的に拡散形成された
n+ 型コンタクト層12とから構成されている。
【0020】ショットキーソース電極5,11およびシ
ョットキードレイン電極6はシリサイドで形成している
が、金属で形成しても良い。シリサイドで形成する場
合、その形成工程で、図に示すように、ゲート電極4,
10の側面および上面にシリサイド層13が形成され
る。
【0021】ゲート電極4,10の印加電圧Vinがハイ
レベルの場合には、ショットキーソース電極5とn型シ
リコン基板1との界面に形成されたショットキー障壁を
電子がトンネルすることによってnチャネルMOSトラ
ンジスタTr1がオン、pチャネルMOSトランジスタ
Tr2がオフして、ショットキードレイン電極6からV
ss(Low )の電圧が出力される。
【0022】一方、ゲート電極4,10の印加電圧Vin
がローレベルの場合には、nチャネルMOSトランジス
タTr1がオフ、ショットキーソース電極11とn型シ
リコン基板1との界面に形成されたショットキー障壁を
正孔がトンネルすることによってpチャネルMOSトラ
ンジスタTr2がオンして、ショットキードレイン電極
6からVdd(High)の電圧が出力される。どちらの状態
にしても、片方のMOSトランジスタがオフするので、
従来と同様に消費電力は抑制される。
【0023】さらに、本実施形態によれば、出力Vout
用のショットキードレイン電極6がnチャネルMOSト
ランジスタTr1とpチャネルMOSトランジスタTr
2とで共有され、図11に示した素子分離絶縁膜89が
不要になるので、素子の微細化を図れるようになる。
【0024】また、ショットキードレイン電極6の長さ
を、n型シリコン基板1とp型ウェル層2の双方に広が
る空乏層7の幅よりも短く設定したことにより、ショッ
トキードレイン電極6からn+ 型コンタクト層12に流
れる電子によるリーク電流、およびショットキードレイ
ン電極6からp+ 型コンタクト層7に流れる正孔による
リーク電流を空乏層7によって十分に抑制できるように
なる。このように空乏層7によってリーク電流を抑制で
きるという効果は本発明者らによって初めて見出された
新規な事実である。
【0025】また、ショットキーソース電極5,11を
用いたことにより、p+ 型コンタクト層7をショットキ
ーソース電極5下のp型ウェル層2の表面に、n+ 型コ
ンタクト層12をショットキーソース電極11下のn型
シリコン基板1の表面に形成できるようになる。その結
果、図11に示した素子分離絶縁膜88,90が不要に
なるので、これによっても素子の微細化を図れるように
なる。
【0026】また、一般に、同じ印加電圧でも、ショッ
トキー接合の金属/半導体界面からの空乏層の広がり
は、pn接合のp型半導体層/p型半導体層界面のそれ
に比べて小さい。その結果、ショットキードレイン電極
6を用いた本実施形態のCMOSトランジスタは、従来
のCMOSトランジスタに比べて短チャネル効果が抑制
されるので、これによっても素子の微細化を図れるよう
になる。
【0027】以上述べたように本実施形態によれば、図
11に示した素子分離絶縁膜88,89,90が不要に
なり、さらに短チャネル効果が抑制されるので、微細な
CMOSトランジスタを容易に実現できるようになる。
【0028】微細化について具体的に説明すると、デザ
インルールをFとすると、図11の従来のCMOSトラ
ンジスタの場合、図2(a)に示すように、拡散層領域
および素子分離領域は2F、ゲート領域はFであり、合
計で約18Fとなり、一方、本実施形態のCMOSトラ
ンジスタの場合、図2(b)に示すように、8Fとなる
ので、その比は8F/18F=0.44…となる。した
がって、従来の約45%まで小さくできる。
【0029】(第2の実施形態)図3は、本発明の第2
の実施形態に係るCMOSトランジスタを示す断面図で
ある。なお、図1と対応する部分には図1と同一符号を
付してあり、詳細な説明は省略する(第2の実施形態よ
りも後の実施形態についても同様)。
【0030】本実施形態のCMOSトランジスタの特徴
は、プロセス的に有利な構造を有することにある。すな
わち、従来は、ゲート電極4としての多結晶シリコン膜
にn型不純物イオンを注入する工程と、ゲート電極10
としての多結晶シリコン膜にp型不純物イオンを注入す
る工程とが必要であったが、本素子はこれらのイオン注
入工程を経ずに形成でき、これにより工程数の削減化を
図れるようになる。
【0031】図4および図5は、本実施形態のCMOS
トランジスタの製造方法を示す工程断面図である。
【0032】まず、図4(a)に示すように、n型シリ
コン基板1の表面にゲート酸化膜9を熱酸化によって形
成し、次にpチャネルMOSトランジスタTr2のゲー
ト電極となるp+ 型多結晶シリコン膜10をCVD法に
より形成する。
【0033】このp+ 型多結晶シリコン膜10は、nチ
ャネルMOSトランジスタTr1のゲート電極4には用
いられない。したがって、ゲート電極10となる部分に
選択的にp型不純物イオンを注入する工程が不要にな
り、その分工程数の削減化を図れるようになる。
【0034】次に図4(b)に示すように、p+ 型多結
晶シリコン膜10をパターニングしてp型ウェル層2と
なる領域に開口部を形成し、この開口部を介して基板表
面にホウ素イオン(B+ )を注入し、しかる後アニール
を行ってp型ウェル層2を形成する。
【0035】次に図4(c)に示すように、p+ 型多結
晶シリコン膜10の表面に窒化膜14を熱窒化によって
形成した後、p型ウェル層2上のゲート酸化膜9を選択
的に除去する。
【0036】次に図4(d)に示すように、p型ウェル
層2の表面に熱酸化によってゲート酸化膜3を形成した
後、nチャネルMOSトランジスタTr1のゲート電極
となるn+ 型多結晶シリコン膜4をCVD法により形成
する。
【0037】このn+ 型多結晶シリコン膜4は、pチャ
ネルMOSトランジスタTr2のゲート電極10には用
いられない。したがって、ゲート電極4となる部分に選
択的にn型不純物イオンを注入する工程が不要になり、
その分工程数の削減化を図れるようになる。
【0038】次に図4(e)に示すように、レジストパ
ターン15をマスクにしてn+ 型多結晶シリコン膜4を
エッチングすることにより、ゲート電極4を形成する。
このとき、pチャネルMOSトランジスタの形成領域上
に電極(以下、ダミーゲート電極という)4’を形成す
る。
【0039】次に図4(f)に示すように、レジストパ
ターン15を剥離した後、露出しているゲート酸化膜3
を選択的に除去する。
【0040】次に図5(g)に示すように、露出したシ
リコン表面をシリサイド化することによって、ショット
キーソース電極5、ショットキードレイン電極6a、シ
リサイド層13aを形成する。
【0041】ここで、ダミーゲート電極4’の側面およ
び上面に形成されたシリサイド層13aは、後工程でゲ
ート電極10となるp+ 型多結晶シリコン膜をパターニ
ングする際のマスクとして使用される。ダミーゲート電
極4’は図4(e)の工程でゲート電極4と同時に形成
され、同様にダミーゲート電極4’上のシリサイド層1
3aも本工程でゲート電極4上のシリサイド層13aと
同時に形成される。
【0042】したがって、p+ 型多結晶シリコン膜をパ
ターニングする際に使用するマスク(ダミーゲート電極
4’上のシリサイド層13a)は、工程数の増加を招く
ことなく形成できる。
【0043】次に図5(h)に示すように、露出してい
る窒化膜14を除去した後、シリサイド層13aをマス
クにしてp+ 型多結晶シリコン膜10をエッチングする
ことにより、ゲート電極10を形成する。
【0044】次に図5(i)に示すように、シリサイド
層13a、ダミーゲート電極4’および窒化膜14を化
学的機械的研磨(CMP:Chemical Mechanical Polish
ing)によって除去する。
【0045】次に図5(j)に示すように、露出してい
るゲート酸化膜9を除去して現れたシリコン表面をシリ
サイド化することによって、ショットキードレイン電極
6b、シリサイド層13bおよびショットキーソース電
極11を形成する。この工程で、共通のショットキード
レイン電極6が完成する 次に図5(k)に示すように、レジストパターン17を
マスクにして、ショットキーソース電極11を介して砒
素イオン(As+ )を基板表面に注入し、しかる後アニ
ールを行ってn+ 型コンタクト層12を形成する。この
後、レジストパターン17を剥離する。
【0046】最後に、図5(l)に示すように、レジス
トパターン18をマスクにして、ショットキーソース電
極5を介してホウ素イオン(As+ )を基板表面に注入
し、しかる後アニールを行ってp+ 型コンタクト層7を
形成して、CMOSトランジスタが完成する。
【0047】(第3の実施形態)図6は、本発明の第3
の実施形態に係るCMOSトランジスタを示す断面図で
ある。
【0048】本実施形態が第1の実施形態と異なる点
は、ショットキードレイン電極6の全体がp型ウェル2
の表面に形成されていること、言い換えれば、ショット
キードレイン電極6がp型ウェル層2によって包まれる
位置に形成されていることにある。このような構成で
も、第1の実施形態と同様な効果が得られる。
【0049】ただし、ショットキードレイン電極6のn
チャネルMOSトランジスタTr1側の端部が空乏層に
よって包まれない可能性があり、その結果として正孔に
よるリーク電流が流れる可能性がある。
【0050】しかし、ショットキードレイン電極6とし
て、ショットキードレイン電極6からp型ウェル層2に
注入される正孔に対するバリアが、ショットキードレイ
ン電極6からp型ウェル層2に注入される電子に対する
バリアよりも高くなる仕事関数を有するものを使用すれ
ば、リーク電流の発生は防止できる。
【0051】(第4の実施形態)図7は、本発明の第4
の実施形態に係るCMOSトランジスタを示す断面図で
ある。
【0052】本実施形態が第1の実施形態と異なる点
は、ショットキードレイン電極6の全体がn型シリコン
基板1の表面に形成されていること、言い換えればショ
ットキードレイン電極6がn型シリコン基板1によって
包まれる位置に形成されていることにある。このような
構成でも、第1の実施形態と同様な効果が得られる。
【0053】ただし、ショットキードレイン電極6のp
チャネルMOSトランジスタTr2側の端部が空乏層に
よって包まれない可能性があり、その結果として電子に
よるリーク電流が流れる可能性がある。
【0054】しかし、ショットキードレイン電極6とし
て、ショットキードレイン電極6からn型シリコン基板
1に注入される電子に対するバリアが、ショットキード
レイン電極6からn型シリコン基板1に注入される正孔
に対するバリアよりも高くなる仕事関数を有するものを
使用すれば、リーク電流の発生は防止できる。
【0055】(第5の実施形態)図8は、本発明の第5
の実施形態に係るCMOSトランジスタを示す断面図で
ある。
【0056】本実施形態が第1の実施形態と異なる点
は、n型シリコン基板1およびp型ウェル層2の表面に
おけるこれらの接合界面が、ショットキードレイン電極
6の中央からpチャンネルMOSトランジスタTr2側
にシフトした位置に形成されていることにある。p型ウ
ェル層2は拡散によって形成されたものなので、上記接
合界面より下の接合界面も同様にpチャンネルMOSト
ランジスタTr2側にシフトした位置に形成される。こ
のような構成でも、第1の実施形態と同様な効果が得ら
れる。
【0057】ただし、ショットキードレイン電極6のn
チャンネルMOSトランジスタTr1側の端部が空乏層
によって包まれない可能性があり、その結果として正孔
によるリーク電流が流れる可能性がある。
【0058】しかし、ショットキードレイン電極6とし
て、ショットキードレイン電極6からp型ウェル層2に
注入される正孔に対するバリアが、ショットキードレイ
ン電極6からp型ウェル層2に注入される電子に対する
バリアよりも高くなる仕事関数を有するものを使用すれ
ば、リーク電流の発生は防止できる。
【0059】(第6の実施形態)図9は、本発明の第6
の実施形態に係るCMOSトランジスタを示す断面図で
ある。
【0060】本実施形態が第1の実施形態と異なる点
は、n型シリコン基板1およびp型ウェル層2の表面に
おけるこれらの接合界面ならびにその下の接合界面がシ
ョットキードレイン電極6の中央からnチャンネルMO
SトランジスタTr1側にシフトした位置に形成されて
いることにある。このような構成でも、第1の実施形態
と同様な効果が得られる。
【0061】ただし、ショットキードレイン電極6のp
チャンネルMOSトランジスタTr1側の端部が空乏層
によって包まれない可能性があり、その結果として電子
によるリーク電流が流れる可能性がある。
【0062】しかし、ショットキードレイン電極6とし
て、ショットキードレイン電極6からn型シリコン基板
1に注入される電子に対するバリアが、ショットキード
レイン電極6からn型シリコン基板1に注入される正孔
に対するバリアよりも高くなる仕事関数を有するものを
使用すれば、リーク電流の発生は防止できる。
【0063】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態において、ショ
ットキーソース電極5の材料としては、電子にとってシ
リコンに対するバリアが低い材料を、ショットキーソー
ス電極11の材料としては、正孔にとってシリコンに対
するバリアが高い材料を選んでも良い。このような材料
を選択することによって、トンネル抵抗が減少し、駆動
力が向上する。
【0064】このようにショットキーソース電極5とシ
ョットキーソース電極11とで互いに異なる材料を用い
るCMOSトランジスタを形成するためには、第2の実
施形態(図5(g),図5(j))において、ショット
キーソース電極8、ショットキードレイン電極6a、シ
リサイド層13aを形成する工程で使用する金属(第1
金属)と、ショットキードレイン電極6b、シリサイド
層13bおよびショットキーソース電極11を形成する
工程で使用する金属(第2金属)とで仕事関数が異なる
金属を使用すれば良い。
【0065】より詳細には、第1金属としてはその仕事
関数が正孔にとってシリコンに対するバリアが高くなる
もの、第2金属としてはその仕事関数が電子にとってバ
リアの低くなるものを使用すれば良い。このような組合
せの第1,第2金属を用いることにより、ショットキー
ドレイン電極6からショットキーソース電極5に流れる
正孔によるリーク電流、ショットキードレイン電極6か
らショットキーソース電極11に流れる電子によるリー
ク電流をより一層低減できるようになる。
【0066】また、本発明は、SOI基板を用いた場合
に適用できる。図10に、第1の実施形態のCMOSト
ランジスタをSOI基板に形成した場合の断面図を示
す。図中、19は支持基板、20は埋込み酸化膜を示し
ている。SOI基板としては例えば直接接着法を用いて
形成したものを使用すると良い。
【0067】図10の素子の場合、高駆動力、高放射線
耐性というSOI基板を用いたことによる利点の他に、
p+ 型コンタクト層7、n+ 型コンタクト層12によっ
てSOI基板の欠点である浮遊効果を抑制できるという
点も得られる。
【0068】その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【0069】
【発明の効果】以上詳説したように本発明によれば、n
型およびp型MOSトランジスタのドレイン領域が共通
の第1のショットキー電極で構成されているので、従来
存在していた、nチャネルMOSトランジスタのn型ド
レイン拡散層とpチャネルMOSトランジスタのp型ド
レイン拡散層とを素子分離絶縁膜によって分離する構造
が不要になるので、CMOSトランジスタの微細化を図
れるようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るCMOSトラン
ジスタを示す断面図
【図2】図1のCMOSトランジスタの効果(微細化)
を説明するための図
【図3】本発明の第2の実施形態に係るCMOSトラン
ジスタを示す断面図
【図4】同CMOSトランジスタの製造方法の前半を示
す工程断面図
【図5】同CMOSトランジスタの製造方法の後半を示
す工程断面図
【図6】本発明の第3の実施形態に係るCMOSトラン
ジスタを示す断面図
【図7】本発明の第4の実施形態に係るCMOSトラン
ジスタを示す断面図
【図8】本発明の第5の実施形態に係るCMOSトラン
ジスタを示す断面図
【図9】本発明の第6の実施形態に係るCMOSトラン
ジスタを示す断面図
【図10】第7の実施形態のCMOSトランジスタをS
OI基板に形成した場合の断面図
【図11】従来のCMOSトランジスタを示す断面図
【符号の説明】
1…n型シリコン基板 2…p型ウェル層 3…ゲート酸化膜 4…ゲート電極 4…ダミーゲート電極 5…ショットキーソース電極(第2のショットキー電
極) 6,6a,6b…ショットキードレイン電極(第1のシ
ョットキー電極) 7…空乏層 8…p+ 型コンタクト層(第2導電型コンタクト層) 9…ゲート酸化膜 10…ゲート電極 11…ショットキーソース電極(第3のショットキー電
極) 12…n+ 型コンタクト層(第1導電型コンタクト層) 13,13a,13b…シリサイド層 14…窒化膜 15…レジストパターン 16a,16b,16…シリサイド層 17,18…レジストパターン 19…支持基板 20…埋込み酸化膜 Tr1…nチャネルMOSトランジスタ(第2のMOS
トランジスタ) Tr2…pチャネルMOSトランジスタ(第1のMOS
トランジスタ)
フロントページの続き (56)参考文献 特開 平2−86163(JP,A) 特開 昭58−223362(JP,A) 特開 昭63−168046(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 27/085 - 27/092 H01L 21/8234 - 21/8238

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】第1導電型半導体基板の表面に第2導電型
    チャネルが誘起される第1の電界効果トランジスタと、
    前記第1導電型半導体基板の表面に形成された第2導電
    型ウェル層の表面にチャネルが誘起される第2の電界効
    果トランジスタとからなるCMOSトランジスタを具備
    してなり、 前記第1および第2の電界効果トランジスタは、第1の
    ショットキー電極を共通のドレイン領域とし、 前記第1の電界効果トランジスタは、前記第1導電型半
    導体基板の表面に形成された第2のショットキー電極を
    ソース領域とし、かつこの第2のショットキー電極下の
    前記第1導電型半導体基板の表面に第1導電型コンタク
    ト層を有し、前記第2の電界効果トランジスタは、前記
    第2導電型ウェル層の表面に形成された第3のショット
    キー電極をソース領域とし、かつこの第3のショットキ
    ー電極下の前記第2導電型ウェル層の表面に第2導電型
    コンタクト層を有することを特徴とする半導体装置。
  2. 【請求項2】第1導電型半導体基板の表面に第2導電型
    チャネルが誘起される第1の電界効果トランジスタと、
    前記第1導電型半導体基板の表面に形成された第2導電
    型ウェル層の表面にチャネルが誘起される第2の電界効
    果トランジスタとからなるCMOSトランジスタを具備
    してなり、 前記第1および第2の電界効果トランジスタは、第1の
    ショットキー電極を共通のドレイン領域とし、 前記第1導電型半導体基板および前記第2導電型ウェル
    層の表面におけるこれらの接合界面は、前記第1のショ
    ットキー電極によって横切られる位置に形成され、前記
    第1のショットキー電極の幅は、前記第1導電型半導体
    基板と前記第2導電型ウェル層との接合界面から広がる
    空乏層の幅よりも短く設定されていることを特徴とす
    導体装置。
  3. 【請求項3】第1導電型半導体基板の表面に第2導電型
    チャネルが誘起される第1の電界効 果トランジスタと、
    前記第1導電型半導体基板の表面に形成された第2導電
    型ウェル層の表面にチャネルが誘起される第2の電界効
    果トランジスタとからなるCMOSトランジスタを具備
    してなり、 前記第1および第2の電界効果トランジスタは、第1の
    ショットキー電極を共通のドレイン領域とし、 前記第1のショットキー電極は、前記第1導電型半導体
    基板または前記第2導電型ウェル層の表面に形成され、
    前記第1のショットキー電極が前記第1導電型半導体基
    板の表面に形成されている場合には、前記第1のショッ
    トキー電極は、該第1のショットキー電極から前記第1
    導電型半導体基板に注入される該第1導電型半導体基板
    の多数キャリアと同極性の第1極性キャリアに対するバ
    リアが、前記第1のショットキー電極から前記第1導電
    型半導体基板に注入される前記第2導電型ウェル層の多
    数キャリアと同極性の第2極性キャリアに対するバリア
    よりも高くなる仕事関数を有するものであり、前記第1
    のショットキー電極が前記第2導電型ウェル層の表面に
    形成されている場合には、前記第1のショットキー電極
    は、該第1のショットキー電極から前記第2導電型ウェ
    ル層に注入される前記第2極性キャリアに対するバリア
    が、前記第1のショットキー電極から前記第2導電型ウ
    ェル層に注入される前記第1極性キャリアに対するバリ
    アよりも高くなる仕事関数を有するものであることを特
    徴する半導体装置。
  4. 【請求項4】第1導電型半導体基板の表面に第2導電型
    チャネルが誘起される第1の電界効果トランジスタと、
    前記第1導電型半導体基板の表面に形成された第2導電
    型ウェル層の表面にチャネルが誘起される第2の電界効
    果トランジスタとからなるCMOSトランジスタを具備
    してなり、 前記第1および第2の電界効果トランジスタは、第1の
    ショットキー電極を共通のドレイン領域とし、 前記第1導電型半導体基板および前記第2導電型ウェル
    層の表面におけるこれらの接合界面は、前記第1のショ
    ットキー電極によって横切られている場合において、前
    記第1導電型半導体基板から前記第2導電型ウェル層に
    広がる空乏層が、前記第1のショットキー電極の前記第
    1の電界効果トランジスタ側の端部を包むように形成さ
    れない場合には、前記第1のショットキー電極は、該第
    1のショットキー電極から前記第1導電型半導体基板に
    注入される該第1導電型半導体基板の多数キャリアと同
    極性の第1極性キャリアに対するバリアが、前記第1の
    ショットキー電極から前記第1導電型半導体基板に注入
    される前記第2導電型ウェル層の多数キャリアと同極性
    の第2極性キャリアに対するバリアよりも高くなる仕事
    関数を有するものであり、前記第1導電型半導体基板か
    ら前記第2導電型ウェル層に広がる空乏層が、前記第1
    のショットキー電極の前記第2の電界効果トランジスタ
    側の端部を包むように形成されない場合には、前記第1
    のショットキー電極は、該第1のショットキー電極から
    前記第2導電型ウェル層に注入される前記第2極性キャ
    リアに対するバリアが、前記第1のショットキー電極か
    ら前記第2導電型ウェル層に注入される前記第1極性キ
    ャリアに対するバリアよりも高くなる仕事関数を有する
    ものであることを特徴する半導体装置。
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