JP3381147B2 - 半導体装置及びその製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、不揮発メモリとＣＭＯＳロジ
ックトランジスタとを混載した半導体装置において必要
となる高耐圧トランジスタ及びその製造方法に関する。
の製造方法に関し、特に、不揮発メモリとＣＭＯＳロジ
ックトランジスタとを混載した半導体装置において必要
となる高耐圧トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】ＣＭＯＳロジックトランジスタと不揮発
メモリとを混載する半導体装置においては、不揮発メモ
リを駆動するための高耐圧トランジスタを形成すること
を必要とする。
メモリとを混載する半導体装置においては、不揮発メモ
リを駆動するための高耐圧トランジスタを形成すること
を必要とする。
【０００３】この高耐圧トランジスタは、従来、以下の
ようにしてつくられてきた。
ようにしてつくられてきた。
【０００４】図１９は第一の従来例に係る半導体装置を
示す。
示す。
【０００５】この半導体装置は、半導体基板１０１上に
形成されたメモリセル１８１、高耐圧ＮＭＯＳトランジ
スタ１８２、高耐圧ＰＭＯＳトランジスタ１８３、Ｖｃ
ｃＮＭＯＳトランジスタ１８４、ＶｃｃＰＭＯＳトラン
ジスタ１８５を備えている。
形成されたメモリセル１８１、高耐圧ＮＭＯＳトランジ
スタ１８２、高耐圧ＰＭＯＳトランジスタ１８３、Ｖｃ
ｃＮＭＯＳトランジスタ１８４、ＶｃｃＰＭＯＳトラン
ジスタ１８５を備えている。
【０００６】高耐圧トランジスタ１８２、１８３には、
低濃度のウェル１０３、１０４と、厚いゲート酸化膜１
５２（膜厚約２５０オングストローム）と、ソース及び
ドレイン電極としての薄い拡散層１６８、１６９が形成
されている。このような構成により、耐圧の向上を図る
ことができる。
低濃度のウェル１０３、１０４と、厚いゲート酸化膜１
５２（膜厚約２５０オングストローム）と、ソース及び
ドレイン電極としての薄い拡散層１６８、１６９が形成
されている。このような構成により、耐圧の向上を図る
ことができる。
【０００７】
【発明が解決しようとする課題】しかしながら、ＣＭＯ
Ｓロジックトランジスタと不揮発メモリとを混載する半
導体装置において、このような高耐圧トランジスタ１８
２、１８３を形成しようとすると、以下のように、Ｔｉ
Ｓｉ形成プロセスとの不整合が生じるという問題を引き
起こす。
Ｓロジックトランジスタと不揮発メモリとを混載する半
導体装置において、このような高耐圧トランジスタ１８
２、１８３を形成しようとすると、以下のように、Ｔｉ
Ｓｉ形成プロセスとの不整合が生じるという問題を引き
起こす。
【０００８】第一に、Ｖｃｃトランジスタ１８４、１８
５における高濃度拡散層１６５、１６６と、高耐圧トラ
ンジスタ１８２、１８３における低濃度拡散層１６８、
１６９とを同時にＴｉＳｉ化する際に、高耐圧トランジ
スタ１８２、１８３の低濃度拡散層１６８、１６９上に
おいて、ＴｉＳｉが異常成長を引き起こす恐れがある。
このため、高耐圧トランジスタ１８２、１８３の低濃度
拡散層１６８、１６９のＴｉＳｉ化を防止することが必
要となるが、そのためには、アモルファス化ヒ素イオン
注入に対する保護及びチタンスパッタリングに対する保
護として、２回のフォトリソグラフィー工程と１回の膜
成長工程とが必要となる。
５における高濃度拡散層１６５、１６６と、高耐圧トラ
ンジスタ１８２、１８３における低濃度拡散層１６８、
１６９とを同時にＴｉＳｉ化する際に、高耐圧トランジ
スタ１８２、１８３の低濃度拡散層１６８、１６９上に
おいて、ＴｉＳｉが異常成長を引き起こす恐れがある。
このため、高耐圧トランジスタ１８２、１８３の低濃度
拡散層１６８、１６９のＴｉＳｉ化を防止することが必
要となるが、そのためには、アモルファス化ヒ素イオン
注入に対する保護及びチタンスパッタリングに対する保
護として、２回のフォトリソグラフィー工程と１回の膜
成長工程とが必要となる。
【０００９】第二に、図１９に示すように、保護膜（例
えば、ＨＴＯ）１５５を用いて、高耐圧トランジスタ１
８２、１８３の低濃度拡散層１６８、１６９のＴｉＳｉ
化を防止する場合には、コンタクトの形成についての問
題が生じる。
えば、ＨＴＯ）１５５を用いて、高耐圧トランジスタ１
８２、１８３の低濃度拡散層１６８、１６９のＴｉＳｉ
化を防止する場合には、コンタクトの形成についての問
題が生じる。
【００１０】通常、ＴｉＳｉ化を行わない拡散層に対し
ては、前処理として電極の埋め込み前にウェットエッチ
を行う必要がある。ウェットエッチを行わない場合に
は、コンタクト抵抗が著しく増大してしまう（数１０Ｋ
Ω/個）。これに対して、ＴｉＳｉ化を行うＶｃｃトラ
ンジスタ１８４、１８５における高濃度拡散層１６５、
１６６はドライエッチのみで形成しなければならない。
これは、ウェットエッチを行うと、ＴｉＳｉ層がダメー
ジを蒙るためである。
ては、前処理として電極の埋め込み前にウェットエッチ
を行う必要がある。ウェットエッチを行わない場合に
は、コンタクト抵抗が著しく増大してしまう（数１０Ｋ
Ω/個）。これに対して、ＴｉＳｉ化を行うＶｃｃトラ
ンジスタ１８４、１８５における高濃度拡散層１６５、
１６６はドライエッチのみで形成しなければならない。
これは、ウェットエッチを行うと、ＴｉＳｉ層がダメー
ジを蒙るためである。
【００１１】このため、フォトリソグラフィー技術を伴
ったウェットエッチを行う必要があり、さらに１回のフ
ォトリソグラフィー工程とウェットエッチ工程が必要と
なり、工程数の増加を招く。
ったウェットエッチを行う必要があり、さらに１回のフ
ォトリソグラフィー工程とウェットエッチ工程が必要と
なり、工程数の増加を招く。
【００１２】図２０は第二の従来例に係る半導体装置を
示す。
示す。
【００１３】この半導体装置は、図１９に示した第一の
従来例に係る半導体装置と同様に、半導体基板２０１上
に形成されたメモリセル１９１、高耐圧ＮＭＯＳトラン
ジスタ１９２、高耐圧ＰＭＯＳトランジスタ１９３、Ｖ
ｃｃＮＭＯＳトランジスタ１９４、ＶｃｃＰＭＯＳトラ
ンジスタ１９５を備えている。
従来例に係る半導体装置と同様に、半導体基板２０１上
に形成されたメモリセル１９１、高耐圧ＮＭＯＳトラン
ジスタ１９２、高耐圧ＰＭＯＳトランジスタ１９３、Ｖ
ｃｃＮＭＯＳトランジスタ１９４、ＶｃｃＰＭＯＳトラ
ンジスタ１９５を備えている。
【００１４】高耐圧トランジスタ１９２、１９３には、
低濃度のウェル２０３、２０４と、厚いゲート酸化膜２
５２（膜厚約２５０オングストローム）と、ソース及び
ドレイン電極としての高濃度拡散層２６５、２６６が形
成されている。この高耐圧トランジスタ１９２、１９３
におけるソース及びドレイン電極としての高濃度拡散層
２６５、２６６は、Ｖｃｃトランジスタ１９４、１９５
のソース及びドレイン電極としての高濃度拡散層２６
５、２６６と同時に形成されたものである。この高耐圧
トランジスタ１９２、１９３においては、ウェル２０
３、２０４を低濃度化することのみによって、拡散層２
６５、２６６の耐圧の向上を図っている。
低濃度のウェル２０３、２０４と、厚いゲート酸化膜２
５２（膜厚約２５０オングストローム）と、ソース及び
ドレイン電極としての高濃度拡散層２６５、２６６が形
成されている。この高耐圧トランジスタ１９２、１９３
におけるソース及びドレイン電極としての高濃度拡散層
２６５、２６６は、Ｖｃｃトランジスタ１９４、１９５
のソース及びドレイン電極としての高濃度拡散層２６
５、２６６と同時に形成されたものである。この高耐圧
トランジスタ１９２、１９３においては、ウェル２０
３、２０４を低濃度化することのみによって、拡散層２
６５、２６６の耐圧の向上を図っている。
【００１５】この第二の従来例に係る半導体装置は、Ｔ
ｉＳｉ化プロセスとの整合が取れており、高耐圧及びＶ
ｃｃトランジスタ形成プロセスに対する付加工程数が少
ないという利点がある。しかしながら、拡散層２６５、
２６６が高濃度であるため、バンド間電流の発生によっ
て、ソース-ドレイン間の耐圧が著しく低下してしまう
という新たな問題を生じている。
ｉＳｉ化プロセスとの整合が取れており、高耐圧及びＶ
ｃｃトランジスタ形成プロセスに対する付加工程数が少
ないという利点がある。しかしながら、拡散層２６５、
２６６が高濃度であるため、バンド間電流の発生によっ
て、ソース-ドレイン間の耐圧が著しく低下してしまう
という新たな問題を生じている。
【００１６】本発明は、以上のような従来の半導体装置
における問題点に鑑みてなされたものであり、ＣＭＯＳ
ロジックトランジスタと不揮発メモリとを混載する半導
体装置において、トランジスタの製造工程数を増加させ
ることなく、バンド間電流の発生を抑制することができ
る半導体装置及びその製造方法を提供することを目的と
する。
における問題点に鑑みてなされたものであり、ＣＭＯＳ
ロジックトランジスタと不揮発メモリとを混載する半導
体装置において、トランジスタの製造工程数を増加させ
ることなく、バンド間電流の発生を抑制することができ
る半導体装置及びその製造方法を提供することを目的と
する。
【００１７】
【課題を解決するための手段】この目的を達成するた
め、本発明は、半導体基板と、前記半導体基板の表面に
形成された素子分離絶縁膜と、前記素子分離絶縁膜によ
り画定された素子形成領域内において、前記半導体基板
の表面に形成されたゲート酸化膜と、このゲート酸化膜
上に形成されたゲート電極と、前記ゲート電極を覆って
形成されたサイドウォールと、前記半導体基板の表面に
形成されたドレイン拡散層及びソース拡散層と、からな
る半導体装置において、前記ゲート電極の幅は前記ゲー
ト酸化膜の幅よりも小さく、前記サイドウォールは、前
記ゲート電極上から前記ゲート酸化膜の表面に沿って、
前記ドレイン拡散層及び前記ソース拡散層が形成される
領域の少なくとも何れか一方において、前記ゲート電極
の外側に向かって前記ゲート酸化膜端部まで延びる前記
サイドウォールと同一膜のサイドウォールオフセットを
有しており、前記ドレイン拡散層及びソース拡散層の少
なくとも何れか一方は前記サイドウォールオフセットの
外縁よりも前記ゲート電極に向かって前記サイドウォー
ルの内側まで延びており、前記ドレイン拡散層又はソー
ス拡散層の表面には、前記ゲート酸化膜端部から外側に
おいて、低抵抗配線層が形成されていることを特徴とす
る半導体装置を提供する。
め、本発明は、半導体基板と、前記半導体基板の表面に
形成された素子分離絶縁膜と、前記素子分離絶縁膜によ
り画定された素子形成領域内において、前記半導体基板
の表面に形成されたゲート酸化膜と、このゲート酸化膜
上に形成されたゲート電極と、前記ゲート電極を覆って
形成されたサイドウォールと、前記半導体基板の表面に
形成されたドレイン拡散層及びソース拡散層と、からな
る半導体装置において、前記ゲート電極の幅は前記ゲー
ト酸化膜の幅よりも小さく、前記サイドウォールは、前
記ゲート電極上から前記ゲート酸化膜の表面に沿って、
前記ドレイン拡散層及び前記ソース拡散層が形成される
領域の少なくとも何れか一方において、前記ゲート電極
の外側に向かって前記ゲート酸化膜端部まで延びる前記
サイドウォールと同一膜のサイドウォールオフセットを
有しており、前記ドレイン拡散層及びソース拡散層の少
なくとも何れか一方は前記サイドウォールオフセットの
外縁よりも前記ゲート電極に向かって前記サイドウォー
ルの内側まで延びており、前記ドレイン拡散層又はソー
ス拡散層の表面には、前記ゲート酸化膜端部から外側に
おいて、低抵抗配線層が形成されていることを特徴とす
る半導体装置を提供する。
【００１８】また、本発明は、サイドウォールオフセッ
トはドレイン拡散層側とソース拡散層側の何れか一方だ
けに設けることもでき、あるいは、双方に設けることも
できる。
トはドレイン拡散層側とソース拡散層側の何れか一方だ
けに設けることもでき、あるいは、双方に設けることも
できる。
【００１９】また、本発明は、ドレイン拡散層及びソー
ス拡散層の下方には、ドレイン拡散層及びソース拡散層
を包み込むようにして第二拡散層がそれぞれ形成されて
いることが好ましい。
ス拡散層の下方には、ドレイン拡散層及びソース拡散層
を包み込むようにして第二拡散層がそれぞれ形成されて
いることが好ましい。
【００２０】この場合、第二拡散層はドレイン拡散層及
びソース拡散層よりも低濃度であることが好ましい。
びソース拡散層よりも低濃度であることが好ましい。
【００２１】また、本発明は、半導体基板上にはメモリ
セルをともに形成しておくことができる。すなわち、本
発明は、ＣＭＯＳロジックトランジスタのみならず、不
揮発メモリとＣＭＯＳロジックトランジスタとを混載し
た半導体装置にも適用することができる。
セルをともに形成しておくことができる。すなわち、本
発明は、ＣＭＯＳロジックトランジスタのみならず、不
揮発メモリとＣＭＯＳロジックトランジスタとを混載し
た半導体装置にも適用することができる。
【００２２】また、本発明は、低抵抗配線層は、チタニ
ウムシリサイド（ＴｉＳｉ）層とすることができる。
ウムシリサイド（ＴｉＳｉ）層とすることができる。
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】また、本発明は、半導体基板上に素子分離
絶縁膜を形成する第一の過程と、第一トランジスタ形成
領域内に第一導電型ウェル及び第二導電型ウェル、第二
トランジスタ形成領域内に第一導電型ウェル及び第二導
電型ウェル、メモリセル形成領域内にウェルをそれぞれ
形成する第二の過程と、前記第一トランジスタ形成領
域、前記第二トランジスタ形成領域及び前記メモリセル
形成領域内において前記半導体基板上に第一のゲート酸
化膜、第二のゲート酸化膜及び第三のゲート酸化膜をそ
れぞれ形成する第三の過程と、前記メモリセル形成領域
内において前記第三のゲート酸化膜上にメモリセルのゲ
ート電極を形成する第四の過程と、前記メモリセル形成
領域内において、前記半導体基板の表面に前記メモリセ
ルの拡散層を形成する第五の過程と、前記第一トランジ
スタ形成領域内及び前記第二トランジスタ形成領域内に
おいて前記第一及び第二のゲート酸化膜上に第一トラン
ジスタ及び第二トランジスタのゲート電極をそれぞれ形
成する第六の過程と、前記第一トランジスタ形成領域内
及び前記第二トランジスタ形成領域内において、前記半
導体基板の表面に前記第一トランジスタ及び第二トラン
ジスタの第一のドレイン拡散層及びソース拡散層をそれ
ぞれ形成する第七の過程と、前記第一トランジスタのゲ
ート電極の周囲に、前記第一のドレイン拡散層及びソー
ス拡散層の少なくとも何れか一方において、前記ゲート
電極上から前記第一のゲート酸化膜の表面に沿って、外
縁が前記第一のドレイン拡散層及びソース拡散層の先端
よりも前記ゲート電極から見て外側に位置するサイドウ
ォールオフセットを有するサイドウォールを形成し、同
時に、前記第二トランジスタのゲート電極の周囲にサイ
ドウォールを形成する第八の過程と、前記第一トランジ
スタ及び前記第二トランジスタの第二のドレイン拡散層
及びソース拡散層を形成する第九の過程と、を備える半
導体装置の製造方法を提供する。
絶縁膜を形成する第一の過程と、第一トランジスタ形成
領域内に第一導電型ウェル及び第二導電型ウェル、第二
トランジスタ形成領域内に第一導電型ウェル及び第二導
電型ウェル、メモリセル形成領域内にウェルをそれぞれ
形成する第二の過程と、前記第一トランジスタ形成領
域、前記第二トランジスタ形成領域及び前記メモリセル
形成領域内において前記半導体基板上に第一のゲート酸
化膜、第二のゲート酸化膜及び第三のゲート酸化膜をそ
れぞれ形成する第三の過程と、前記メモリセル形成領域
内において前記第三のゲート酸化膜上にメモリセルのゲ
ート電極を形成する第四の過程と、前記メモリセル形成
領域内において、前記半導体基板の表面に前記メモリセ
ルの拡散層を形成する第五の過程と、前記第一トランジ
スタ形成領域内及び前記第二トランジスタ形成領域内に
おいて前記第一及び第二のゲート酸化膜上に第一トラン
ジスタ及び第二トランジスタのゲート電極をそれぞれ形
成する第六の過程と、前記第一トランジスタ形成領域内
及び前記第二トランジスタ形成領域内において、前記半
導体基板の表面に前記第一トランジスタ及び第二トラン
ジスタの第一のドレイン拡散層及びソース拡散層をそれ
ぞれ形成する第七の過程と、前記第一トランジスタのゲ
ート電極の周囲に、前記第一のドレイン拡散層及びソー
ス拡散層の少なくとも何れか一方において、前記ゲート
電極上から前記第一のゲート酸化膜の表面に沿って、外
縁が前記第一のドレイン拡散層及びソース拡散層の先端
よりも前記ゲート電極から見て外側に位置するサイドウ
ォールオフセットを有するサイドウォールを形成し、同
時に、前記第二トランジスタのゲート電極の周囲にサイ
ドウォールを形成する第八の過程と、前記第一トランジ
スタ及び前記第二トランジスタの第二のドレイン拡散層
及びソース拡散層を形成する第九の過程と、を備える半
導体装置の製造方法を提供する。
【００２８】また、本発明は、第一トランジスタ及び第
二トランジスタの第二のドレイン拡散層及びソース拡散
層の少なくとも一部を低抵抗化する第九の過程をさらに
備えることが好ましい。
二トランジスタの第二のドレイン拡散層及びソース拡散
層の少なくとも一部を低抵抗化する第九の過程をさらに
備えることが好ましい。
【００２９】また、本発明は、、第二のドレイン拡散層
及びソース拡散層の低抵抗化としては、例えば、シリサ
イド化を行う。
及びソース拡散層の低抵抗化としては、例えば、シリサ
イド化を行う。
【００３０】また、本発明は、サイドウォールオフセッ
トはドレイン拡散層側とソース拡散層側の何れか一方だ
けに設けることもでき、あるいは、双方に設けることも
できる。
トはドレイン拡散層側とソース拡散層側の何れか一方だ
けに設けることもでき、あるいは、双方に設けることも
できる。
【００３１】以上のように、本発明によれば、ＣＭＯＳ
ロジックトランジスタと不揮発メモリとを混載する半導
体装置において必要とされる高耐圧トランジスタの形成
において、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ
Ｄｒａｉｎ）注入を適用することにより、高耐圧トラン
ジスタの耐圧を向上させることができるとともに、ＬＤ
Ｄサイドウォールを拡張して形成することにより、低濃
度拡散層の露出を防止し、バンド間電流を抑制すること
ができる。
ロジックトランジスタと不揮発メモリとを混載する半導
体装置において必要とされる高耐圧トランジスタの形成
において、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ
Ｄｒａｉｎ）注入を適用することにより、高耐圧トラン
ジスタの耐圧を向上させることができるとともに、ＬＤ
Ｄサイドウォールを拡張して形成することにより、低濃
度拡散層の露出を防止し、バンド間電流を抑制すること
ができる。
【００３２】なお、本発明は、高耐圧トランジスタと不
揮発メモリとが混載された半導体装置に限定されるもの
ではなく、高耐圧トランジスタに対しても単独で適用す
ることが可能である。
揮発メモリとが混載された半導体装置に限定されるもの
ではなく、高耐圧トランジスタに対しても単独で適用す
ることが可能である。
【００３３】
【発明の実施の形態】図１は、本発明の第一の実施形態
に係る半導体装置の断面図である。
に係る半導体装置の断面図である。
【００３４】本実施形態に係る半導体装置は、ＣＭＯＳ
ロジックトランジスタと不揮発メモリとを混載する半導
体装置において必要とされる高耐圧トランジスタとして
形成されている。
ロジックトランジスタと不揮発メモリとを混載する半導
体装置において必要とされる高耐圧トランジスタとして
形成されている。
【００３５】図１に示すように、本実施形態に係る半導
体装置は、半導体基板１と、半導体基板１の表面に形成
された素子分離絶縁膜２と、素子分離絶縁膜２により画
定された素子形成領域に形成された高耐圧ＮＭＯＳトラ
ンジスタ１０と高耐圧ＰＭＯＳトランジスタ２０と、を
備えている。
体装置は、半導体基板１と、半導体基板１の表面に形成
された素子分離絶縁膜２と、素子分離絶縁膜２により画
定された素子形成領域に形成された高耐圧ＮＭＯＳトラ
ンジスタ１０と高耐圧ＰＭＯＳトランジスタ２０と、を
備えている。
【００３６】高耐圧ＮＭＯＳトランジスタ１０は、半導
体基板１の素子形成領域に形成された高耐圧Ｐウェル３
と、高耐圧Ｐウェル３の表面に形成されたゲート酸化膜
３５と、酸化膜３５上に形成されたゲート電極５２と、
ゲート電極５２を覆って形成されたサイドウォール５３
と、高耐圧Ｐウェル３の露出表面に形成された低抵抗配
線層としてのＴｉＳｉ層６７と、高耐圧Ｐウェル３の内
部においてＴｉＳｉ層６７を覆うようにＴｉＳｉ層６７
の下方に形成されたソース／ドレイン拡散層６５と、ソ
ース／ドレイン拡散層６５を覆うようにソース／ドレイ
ン拡散層６５の下方に形成された第二拡散層としてのＤ
ＤＤ層６３と、からなる。
体基板１の素子形成領域に形成された高耐圧Ｐウェル３
と、高耐圧Ｐウェル３の表面に形成されたゲート酸化膜
３５と、酸化膜３５上に形成されたゲート電極５２と、
ゲート電極５２を覆って形成されたサイドウォール５３
と、高耐圧Ｐウェル３の露出表面に形成された低抵抗配
線層としてのＴｉＳｉ層６７と、高耐圧Ｐウェル３の内
部においてＴｉＳｉ層６７を覆うようにＴｉＳｉ層６７
の下方に形成されたソース／ドレイン拡散層６５と、ソ
ース／ドレイン拡散層６５を覆うようにソース／ドレイ
ン拡散層６５の下方に形成された第二拡散層としてのＤ
ＤＤ層６３と、からなる。
【００３７】また、高耐圧ＰＭＯＳトランジスタ２０
は、半導体基板１の素子形成領域に形成された高耐圧Ｎ
ウェル４と、高耐圧Ｎウェル４の表面に形成されたゲー
ト酸化膜３５と、酸化膜３５上に形成されたゲート電極
５２と、ゲート電極５２を覆って形成されたサイドウォ
ール５３と、高耐圧Ｎウェル４の露出表面に形成された
低抵抗配線層としてのＴｉＳｉ層６７と、高耐圧Ｎウェ
ル４の内部においてＴｉＳｉ層６７を覆うようにＴｉＳ
ｉ層６７の下方に形成されたソース／ドレイン拡散層６
６と、ソース／ドレイン拡散層６６を覆うようにソース
／ドレイン拡散層６６の下方に形成された第二拡散層と
してのＤＤＤ層６４と、からなる。
は、半導体基板１の素子形成領域に形成された高耐圧Ｎ
ウェル４と、高耐圧Ｎウェル４の表面に形成されたゲー
ト酸化膜３５と、酸化膜３５上に形成されたゲート電極
５２と、ゲート電極５２を覆って形成されたサイドウォ
ール５３と、高耐圧Ｎウェル４の露出表面に形成された
低抵抗配線層としてのＴｉＳｉ層６７と、高耐圧Ｎウェ
ル４の内部においてＴｉＳｉ層６７を覆うようにＴｉＳ
ｉ層６７の下方に形成されたソース／ドレイン拡散層６
６と、ソース／ドレイン拡散層６６を覆うようにソース
／ドレイン拡散層６６の下方に形成された第二拡散層と
してのＤＤＤ層６４と、からなる。
【００３８】高耐圧ＮＭＯＳトランジスタ１０及び高耐
圧ＰＭＯＳトランジスタ２０の双方において、ＤＤＤ層
６３、６４はソース／ドレイン拡散層６５、６６よりも
不純物濃度は低く設定されている。
圧ＰＭＯＳトランジスタ２０の双方において、ＤＤＤ層
６３、６４はソース／ドレイン拡散層６５、６６よりも
不純物濃度は低く設定されている。
【００３９】図１に示すように、高耐圧ＮＭＯＳトラン
ジスタ１０及び高耐圧ＰＭＯＳトランジスタ２０の双方
において、サイドウォール５３は、半導体基板１の表面
に沿って、ドレイン拡散層６５、６６及びソース拡散層
６５、６６の双方に対して、ゲート電極５２の外側に向
かって延びるサイドウォールオフセット５４を有するよ
うに構成されている。
ジスタ１０及び高耐圧ＰＭＯＳトランジスタ２０の双方
において、サイドウォール５３は、半導体基板１の表面
に沿って、ドレイン拡散層６５、６６及びソース拡散層
６５、６６の双方に対して、ゲート電極５２の外側に向
かって延びるサイドウォールオフセット５４を有するよ
うに構成されている。
【００４０】このサイドウォールオフセット５４を設け
ることにより、ドレイン拡散層６５、６６及びソース拡
散層６５、６６はサイドウォールオフセット５４の外縁
よりもゲート電極５２に向かってサイドウォール５３の
内側まで延びている。すなわち、ドレイン拡散層６５、
６６及びソース拡散層６５、６６の先端は何れもサイド
ウォール５３又はサイドウォールオフセット５４の下側
に位置している。
ることにより、ドレイン拡散層６５、６６及びソース拡
散層６５、６６はサイドウォールオフセット５４の外縁
よりもゲート電極５２に向かってサイドウォール５３の
内側まで延びている。すなわち、ドレイン拡散層６５、
６６及びソース拡散層６５、６６の先端は何れもサイド
ウォール５３又はサイドウォールオフセット５４の下側
に位置している。
【００４１】このため、高耐圧Ｐウェル３及び高耐圧Ｎ
ウェル４の表面は全てＴｉＳｉ層６７で覆われており、
ソース／ドレイン拡散層６５、６６は全く半導体基板１
の表面には露出していない。
ウェル４の表面は全てＴｉＳｉ層６７で覆われており、
ソース／ドレイン拡散層６５、６６は全く半導体基板１
の表面には露出していない。
【００４２】本実施形態に係る半導体装置においては、
高濃度のソース／ドレイン拡散層６５、６６を低濃度の
ＤＤＤ層６３、６４で包み込むことによって、ジャンク
ション耐圧の確保を図ることができる。
高濃度のソース／ドレイン拡散層６５、６６を低濃度の
ＤＤＤ層６３、６４で包み込むことによって、ジャンク
ション耐圧の確保を図ることができる。
【００４３】さらに、サイドウォール５３を拡張して形
成したサイドウォールオフセット５４により、高耐圧ト
ランジスタ１０、２０のソース／ドレイン拡散層６５、
６６をゲート電極５２のエッジから引き離すことが可能
になり、ひいては、バンド間リーク電流の発生を抑制
し、ソース-ドレイン間耐圧の向上を図ることができ
る。
成したサイドウォールオフセット５４により、高耐圧ト
ランジスタ１０、２０のソース／ドレイン拡散層６５、
６６をゲート電極５２のエッジから引き離すことが可能
になり、ひいては、バンド間リーク電流の発生を抑制
し、ソース-ドレイン間耐圧の向上を図ることができ
る。
【００４４】本実施形態に係る半導体装置においては、
厚い酸化膜として機能するサイドウォールオフセット５
４をゲート電極５２のエッジ上にマスク材として残し、
半導体基板１の表面上における低濃度拡散層すなわちＤ
ＤＤ層６３、６４の露出を防止しているため、ＴｉＳｉ
層６７の形成の際に、ＤＤＤ層６３、６４上においてＴ
ｉＳｉ層６７が異常成長を起こす恐れがない。
厚い酸化膜として機能するサイドウォールオフセット５
４をゲート電極５２のエッジ上にマスク材として残し、
半導体基板１の表面上における低濃度拡散層すなわちＤ
ＤＤ層６３、６４の露出を防止しているため、ＴｉＳｉ
層６７の形成の際に、ＤＤＤ層６３、６４上においてＴ
ｉＳｉ層６７が異常成長を起こす恐れがない。
【００４５】また、ＴｉＳｉ層６７が形成されたソース
／ドレイン拡散層６５、６６に対してのみコンタクトを
とるため、コンタクト抵抗の増大、あるいは、コンタク
ト形成プロセスの追加などの問題が生じない。
／ドレイン拡散層６５、６６に対してのみコンタクトを
とるため、コンタクト抵抗の増大、あるいは、コンタク
ト形成プロセスの追加などの問題が生じない。
【００４６】本実施形態におけるような濃度の異なる拡
散層の作り分けを行うためには、図１９に示した第一の
従来例によれば、イオン注入により拡散層を形成する際
に必要となるフォトリソグラフィー工程に加えて、通
常、２回のフォトリソグラフィー工程及び１回のマスク
材（例えば、ＨＴＯ）の成長工程が必要である。
散層の作り分けを行うためには、図１９に示した第一の
従来例によれば、イオン注入により拡散層を形成する際
に必要となるフォトリソグラフィー工程に加えて、通
常、２回のフォトリソグラフィー工程及び１回のマスク
材（例えば、ＨＴＯ）の成長工程が必要である。
【００４７】これに対して、本実施形態のように、サイ
ドウォール５３を延長して形成したサイドウォールオフ
セット５４をマスク材として用いれば、フォトリソグラ
フィー工程の追加は１個だけであり、ＴｉＳｉ層６７の
形成以降のプロセスを変更する必要はない。従って、本
実施形態に係る半導体装置を形成するプロセスはロジッ
クトランジスタとの混載に適したプロセスとなってい
る。
ドウォール５３を延長して形成したサイドウォールオフ
セット５４をマスク材として用いれば、フォトリソグラ
フィー工程の追加は１個だけであり、ＴｉＳｉ層６７の
形成以降のプロセスを変更する必要はない。従って、本
実施形態に係る半導体装置を形成するプロセスはロジッ
クトランジスタとの混載に適したプロセスとなってい
る。
【００４８】また、高耐圧トランジスタ１０、２０を形
成する高耐圧ウェル３、４は低濃度であるため、ラッチ
アップ動作を引き起こしやすいという問題を伴うが、本
実施形態に係る半導体装置は、エミッタとなる高濃度ソ
ース／ドレイン拡散層６４、６５を低濃度拡散層６３、
６４で包み込む構造を有しているため、寄生バイポーラ
トランジスタの動作を低減することができる。
成する高耐圧ウェル３、４は低濃度であるため、ラッチ
アップ動作を引き起こしやすいという問題を伴うが、本
実施形態に係る半導体装置は、エミッタとなる高濃度ソ
ース／ドレイン拡散層６４、６５を低濃度拡散層６３、
６４で包み込む構造を有しているため、寄生バイポーラ
トランジスタの動作を低減することができる。
【００４９】図２は本発明の第二の実施形態に係る半導
体装置の断面図である。
体装置の断面図である。
【００５０】図１に示した第一の実施形態に係る半導体
装置においては、ゲート電極５２からソース拡散層６
５、６６及びドレイン拡散層６５、６６の双方に向かっ
て伸張するサイドウォールオフセット５４を形成した
が、図２に示すように、ゲート電極５２からドレイン拡
散層６５、６６のみに向かって伸張するサイドウォール
オフセット５４ａを形成することも可能である。
装置においては、ゲート電極５２からソース拡散層６
５、６６及びドレイン拡散層６５、６６の双方に向かっ
て伸張するサイドウォールオフセット５４を形成した
が、図２に示すように、ゲート電極５２からドレイン拡
散層６５、６６のみに向かって伸張するサイドウォール
オフセット５４ａを形成することも可能である。
【００５１】この場合、ＤＤＤ層６３、６４はサイドウ
ォールオフセット５４ａを形成したドレイン拡散層６
５、６６の下方においてのみ形成される。
ォールオフセット５４ａを形成したドレイン拡散層６
５、６６の下方においてのみ形成される。
【００５２】高耐圧トランジスタの使用状況によって
は、ゲート電極５２とドレイン拡散層６５、６６にのみ
Ｖｐｐ電圧が印加され、Ｖｐｐ電圧がソース拡散層６
５、６６に印可されない場合がある。このため、ゲート
電極５２からソース拡散層６５、６６及びドレイン拡散
層６５、６６の双方に向かって伸張するサイドウォール
オフセット５４を形成することは必ずしも必要ではな
く、本実施形態のように、ゲート電極５２からドレイン
拡散層６５、６６のみに向かって伸張するサイドウォー
ルオフセット５４ａを形成すれば足りる。
は、ゲート電極５２とドレイン拡散層６５、６６にのみ
Ｖｐｐ電圧が印加され、Ｖｐｐ電圧がソース拡散層６
５、６６に印可されない場合がある。このため、ゲート
電極５２からソース拡散層６５、６６及びドレイン拡散
層６５、６６の双方に向かって伸張するサイドウォール
オフセット５４を形成することは必ずしも必要ではな
く、本実施形態のように、ゲート電極５２からドレイン
拡散層６５、６６のみに向かって伸張するサイドウォー
ルオフセット５４ａを形成すれば足りる。
【００５３】このように、必要な領域にのみサイドウォ
ールオフセット５４ａを形成することにより、チップ面
積の無用な増加を防ぐことができる。
ールオフセット５４ａを形成することにより、チップ面
積の無用な増加を防ぐことができる。
【００５４】なお、必要に応じて、ゲート電極５２から
ソース拡散層６５、６６のみに向かって伸張するサイド
ウォールオフセット５４ａを形成する場合もある。
ソース拡散層６５、６６のみに向かって伸張するサイド
ウォールオフセット５４ａを形成する場合もある。
【００５５】本発明の第三の実施形態として、半導体装
置の製造方法を図３乃至図１７に示す。本実施形態にお
ける半導体装置の製造方法によれば、高耐圧ＮＭＯＳト
ランジスタ１００、高耐圧ＰＭＯＳトランジスタ１１
０、ＶｃｃＮＭＯＳトランジスタ１２０、ＶｃｃＰＭＯ
Ｓトランジスタ１３０及びメモリセル１４０が半導体基
板上に形成される。
置の製造方法を図３乃至図１７に示す。本実施形態にお
ける半導体装置の製造方法によれば、高耐圧ＮＭＯＳト
ランジスタ１００、高耐圧ＰＭＯＳトランジスタ１１
０、ＶｃｃＮＭＯＳトランジスタ１２０、ＶｃｃＰＭＯ
Ｓトランジスタ１３０及びメモリセル１４０が半導体基
板上に形成される。
【００５６】先ず、図３に示すように、半導体基板１の
表面に素子分離絶縁膜２を形成した後に、不純物拡散ま
たはイオン注入法を用いて、高耐圧トランジスタ領域の
高耐圧Ｐウェル３及び高耐圧Ｎウェル４、Ｖｃｃトラン
ジスタ領域のＰウェル５及びＮウェル６、並びに、メモ
リセル領域のウェル７を形成する。
表面に素子分離絶縁膜２を形成した後に、不純物拡散ま
たはイオン注入法を用いて、高耐圧トランジスタ領域の
高耐圧Ｐウェル３及び高耐圧Ｎウェル４、Ｖｃｃトラン
ジスタ領域のＰウェル５及びＮウェル６、並びに、メモ
リセル領域のウェル７を形成する。
【００５７】なお、素子分離絶縁膜２の形成の際に、半
導体基板１の表面には酸化膜８が形成されている。
導体基板１の表面には酸化膜８が形成されている。
【００５８】各トランジスタ１００、１１０、１０２、
１３０及びメモリセル１４０のウェル３−７を形成した
後、メモリセル１４０の下地を形成する。
１３０及びメモリセル１４０のウェル３−７を形成した
後、メモリセル１４０の下地を形成する。
【００５９】先ず、図４に示すように、犠牲酸化膜８を
ウェットエッチにより取り除く。
ウェットエッチにより取り除く。
【００６０】その後、各ウェル３−７の表面上にトンネ
ル酸化膜３１を熱酸化により成長させ、フローティング
ゲートとなる第１のポリシリコン層４１を成長させる。
この第１のポリシリコン層４１は、メモリセル領域以外
では不必要であるため、フォトリソグラフィー技術及び
プラズマエッチングを用いて、高耐圧トランジスタ領域
及びＶｃｃトランジスタ領域における第１のポリシリコ
ン層４１を取り除いた後、図５に示すように、ポリシリ
コン−ポリシリコン間絶縁膜３２（ＯＮＯ膜）を半導体
基板１の全面に成長させる。
ル酸化膜３１を熱酸化により成長させ、フローティング
ゲートとなる第１のポリシリコン層４１を成長させる。
この第１のポリシリコン層４１は、メモリセル領域以外
では不必要であるため、フォトリソグラフィー技術及び
プラズマエッチングを用いて、高耐圧トランジスタ領域
及びＶｃｃトランジスタ領域における第１のポリシリコ
ン層４１を取り除いた後、図５に示すように、ポリシリ
コン−ポリシリコン間絶縁膜３２（ＯＮＯ膜）を半導体
基板１の全面に成長させる。
【００６１】次に、高耐圧トランジスタ領域及びＶｃｃ
トランジスタ領域（ロジック領域）のゲート酸化膜の形
成を行う。
トランジスタ領域（ロジック領域）のゲート酸化膜の形
成を行う。
【００６２】図６に示すように、パターニングされたフ
ォトレジスト１１を用いて、ロジック領域におけるポリ
シリコン-ポリシリコン間絶縁膜３２及びトンネル酸化
膜３１をプラズマエッチングにより取り除く。
ォトレジスト１１を用いて、ロジック領域におけるポリ
シリコン-ポリシリコン間絶縁膜３２及びトンネル酸化
膜３１をプラズマエッチングにより取り除く。
【００６３】次いで、フォトレジスト１１を除去し、ロ
ジック領域に一段目の熱酸化膜３３を成長させた後、図
７に示すように、パターニングされたフォトレジスト１
２を用いて、Ｖｃｃトランジスタ領域における一段目の
熱酸化膜３３をウェットエッチングにより取り除く。
ジック領域に一段目の熱酸化膜３３を成長させた後、図
７に示すように、パターニングされたフォトレジスト１
２を用いて、Ｖｃｃトランジスタ領域における一段目の
熱酸化膜３３をウェットエッチングにより取り除く。
【００６４】次いで、フォトレジスト１２を取り除いた
後に、Ｖｃｃトランジスタ領域においてゲート酸化膜３
４を熱酸化により形成する。この際、高耐圧トランジス
タ１００、１１０を形成する高耐圧領域に成長した一段
目の熱酸化膜３３は再び酸化雰囲気にさらされ、二段階
成長によって、ゲート酸化膜３５となる。
後に、Ｖｃｃトランジスタ領域においてゲート酸化膜３
４を熱酸化により形成する。この際、高耐圧トランジス
タ１００、１１０を形成する高耐圧領域に成長した一段
目の熱酸化膜３３は再び酸化雰囲気にさらされ、二段階
成長によって、ゲート酸化膜３５となる。
【００６５】ゲート酸化膜３４、３５の成長後、図８に
示すように、第２のポリシリコン層４２及びＷＳｉ層４
３を半導体基板１の全面に形成する。
示すように、第２のポリシリコン層４２及びＷＳｉ層４
３を半導体基板１の全面に形成する。
【００６６】続いて、メモリセル１４０の形成を行う。
【００６７】先ず、フォトリソグラフィー技術及びプラ
ズマエッチングを用いて、メモリセル１４０のゲート電
極５１を形成した後、図９に示すように、イオン注入に
対するスルー膜（ＨＴＯ膜）３６を成長させ、イオン注
入により、メモリセル１４０の拡散層６１を形成する。
メモリセル１４０の拡散層６１の濃度はＶｃｃトランジ
スタ１２０、１３０の拡散層と同程度とする。
ズマエッチングを用いて、メモリセル１４０のゲート電
極５１を形成した後、図９に示すように、イオン注入に
対するスルー膜（ＨＴＯ膜）３６を成長させ、イオン注
入により、メモリセル１４０の拡散層６１を形成する。
メモリセル１４０の拡散層６１の濃度はＶｃｃトランジ
スタ１２０、１３０の拡散層と同程度とする。
【００６８】メモリセル１４０を形成した後に、図１０
に示すように、フォトレジスト１３を全面に堆積させ、
このフォトレジスト１３をパターニングした後、プラズ
マエッチングにより、高耐圧トランジスタ１００、１１
０及びＶｃｃトランジスタ１２０、１３０のゲート電極
５２を形成する。
に示すように、フォトレジスト１３を全面に堆積させ、
このフォトレジスト１３をパターニングした後、プラズ
マエッチングにより、高耐圧トランジスタ１００、１１
０及びＶｃｃトランジスタ１２０、１３０のゲート電極
５２を形成する。
【００６９】次いで、フォトレジスト１３を除去した
後、図１１に示すように、フォトレジスト１４によりＶ
ｃｃトランジスタ領域以外のメモリセル領域及び高耐圧
トランジスタ領域を覆い、Ｖｃｃトランジスタ１２０、
１３０に対してリンおよびボロンのイオン注入を行い、
ＬＤＤ層６２を形成する。
後、図１１に示すように、フォトレジスト１４によりＶ
ｃｃトランジスタ領域以外のメモリセル領域及び高耐圧
トランジスタ領域を覆い、Ｖｃｃトランジスタ１２０、
１３０に対してリンおよびボロンのイオン注入を行い、
ＬＤＤ層６２を形成する。
【００７０】次いで、フォトレジスト１４を除去した
後、図１２に示すように、パターニングしたフォトレジ
スト１５で高耐圧ＮＭＯＳトランジスタ１００のみを開
口し、リンのイオン注入により、高耐圧ＮＭＯＳトラン
ジスタ１００のＤＤＤ層６３を形成する。
後、図１２に示すように、パターニングしたフォトレジ
スト１５で高耐圧ＮＭＯＳトランジスタ１００のみを開
口し、リンのイオン注入により、高耐圧ＮＭＯＳトラン
ジスタ１００のＤＤＤ層６３を形成する。
【００７１】さらに、フォトレジスト１５を除去し、図
１３に示したように、パターニングしたフォトレジスト
１６で高耐圧ＰＭＯＳトランジスタ１１０のみを開口
し、ボロンのイオン注入により、高耐圧ＰＭＯＳトラン
ジスタ１１０のＤＤＤ層６４を形成する。
１３に示したように、パターニングしたフォトレジスト
１６で高耐圧ＰＭＯＳトランジスタ１１０のみを開口
し、ボロンのイオン注入により、高耐圧ＰＭＯＳトラン
ジスタ１１０のＤＤＤ層６４を形成する。
【００７２】次いで、フォトレジスト１６を除去し、メ
モリセル１４０のゲート電極５１及び高耐圧トランジス
タ１１０、１１０とＶｃｃトランジスタ１２０、１３０
のゲート電極５２の周囲にサイドウォールＨＴＯの成長
を行った後、プラズマエッチにより、サイドウォール５
３を形成する。
モリセル１４０のゲート電極５１及び高耐圧トランジス
タ１１０、１１０とＶｃｃトランジスタ１２０、１３０
のゲート電極５２の周囲にサイドウォールＨＴＯの成長
を行った後、プラズマエッチにより、サイドウォール５
３を形成する。
【００７３】この際、図１４に示すように、フォトレジ
スト１７を用いて、高耐圧トランジスタ１００、１１０
のサイドウォール５３の拡張を行う。これにより、サイ
ドウォールオフセット５４が高耐圧トランジスタ１０
０、１１０のゲート電極５２の周囲に形成される。
スト１７を用いて、高耐圧トランジスタ１００、１１０
のサイドウォール５３の拡張を行う。これにより、サイ
ドウォールオフセット５４が高耐圧トランジスタ１０
０、１１０のゲート電極５２の周囲に形成される。
【００７４】サイドウォール５３及びサイドウォールオ
フセット５４を形成した後、Ｖｃｃトランジスタ１２
０、１３０の高濃度拡散層６５、６６を形成する。
フセット５４を形成した後、Ｖｃｃトランジスタ１２
０、１３０の高濃度拡散層６５、６６を形成する。
【００７５】先ず、図１５に示すように、パターニング
されたフォトレジスト１８を用いて、高耐圧ＮＭＯＳト
ランジスタ１００とＶｃｃＮＭＯＳトランジスタ１２０
にＮチャネル拡散層６５を形成する。
されたフォトレジスト１８を用いて、高耐圧ＮＭＯＳト
ランジスタ１００とＶｃｃＮＭＯＳトランジスタ１２０
にＮチャネル拡散層６５を形成する。
【００７６】さらに、図１６に示すように、フォトレジ
スト１８を除去した後に、パターニングされたフォトレ
ジスト１９を用いて、高耐圧ＰＭＯＳトランジスタ１１
０とＶｃｃＰＭＯＳトランジスタ１３０にＰチャネル拡
散層６６を形成する。
スト１８を除去した後に、パターニングされたフォトレ
ジスト１９を用いて、高耐圧ＰＭＯＳトランジスタ１１
０とＶｃｃＰＭＯＳトランジスタ１３０にＰチャネル拡
散層６６を形成する。
【００７７】これらのＮチャネル拡散層６５及びＰチャ
ネル拡散層６６の形成の際に、サイドウォール５３を延
長して形成したサイドウォールオフセット５４により、
高濃度拡散層６５、６６と高耐圧トランジスタ１００、
１１０のゲート電極５２とのオーバーラップ部分がなく
なっているため、バンド間電流を抑制することが可能に
なっている。
ネル拡散層６６の形成の際に、サイドウォール５３を延
長して形成したサイドウォールオフセット５４により、
高濃度拡散層６５、６６と高耐圧トランジスタ１００、
１１０のゲート電極５２とのオーバーラップ部分がなく
なっているため、バンド間電流を抑制することが可能に
なっている。
【００７８】Ｎチャネル拡散層６５及びＰチャネル拡散
層６６の形成に続いて、図１７に示すように、拡散層６
５、６６のＴｉＳｉ化を行う。
層６６の形成に続いて、図１７に示すように、拡散層６
５、６６のＴｉＳｉ化を行う。
【００７９】拡散層６５、６６のＴｉＳｉ化において
は、サイドウォールオフセット５４により、低濃度拡散
層６３、６４の露出が完全に抑えられているため、Ｖｃ
ｃトランジスタ１２０、１３０の本来の製造プロセスに
変更を加えることなく、拡散層６５、６６をＴｉＳｉ化
することが可能である。
は、サイドウォールオフセット５４により、低濃度拡散
層６３、６４の露出が完全に抑えられているため、Ｖｃ
ｃトランジスタ１２０、１３０の本来の製造プロセスに
変更を加えることなく、拡散層６５、６６をＴｉＳｉ化
することが可能である。
【００８０】先ず、フォトレジスト１９を除去し、Ｔｉ
Ｓｉ化の形成を促すアモルファス化ヒ素の注入を半導体
基板１の全面に対して行った後、拡散層６５、６６上の
酸化膜をプラズマエッチング及びウェットエッチングに
より取り除き、チタンスパッタリングを半導体基板１の
全面に対して行う。
Ｓｉ化の形成を促すアモルファス化ヒ素の注入を半導体
基板１の全面に対して行った後、拡散層６５、６６上の
酸化膜をプラズマエッチング及びウェットエッチングに
より取り除き、チタンスパッタリングを半導体基板１の
全面に対して行う。
【００８１】さらに、熱処理及び余剰Ｔｉのウェットエ
ッチングを行い、ＴｉＳｉ層６７を形成する。
ッチングを行い、ＴｉＳｉ層６７を形成する。
【００８２】以降、層間絶縁膜を形成し、コンタクトの
形成、多層配線形成プロセスへと続く。これにより、メ
モリセル１４０、高耐圧トランジスタ１００、１１０及
びＶｃｃトランジスタ１２０、１３０を混載した半導体
措置が形成される。
形成、多層配線形成プロセスへと続く。これにより、メ
モリセル１４０、高耐圧トランジスタ１００、１１０及
びＶｃｃトランジスタ１２０、１３０を混載した半導体
措置が形成される。
【００８３】図１８は、第四の実施形態に係る半導体装
置の製造方法を示す。
置の製造方法を示す。
【００８４】本実施形態に係る製造方法は、上述の第三
の実施形態に係る製造方法と比較して、ドレイン拡散層
６５、６６上においてのみサイドウォールオフセット５
４ａを形成した点が異なっている。
の実施形態に係る製造方法と比較して、ドレイン拡散層
６５、６６上においてのみサイドウォールオフセット５
４ａを形成した点が異なっている。
【００８５】このようなサイドウォールオフセット５４
ａは、第三の実施形態における図１４に示した工程にお
いて、フォトレジスト１７のパターンを変更することに
より、形成することができる。
ａは、第三の実施形態における図１４に示した工程にお
いて、フォトレジスト１７のパターンを変更することに
より、形成することができる。
【００８６】なお、ドレイン拡散層６５、６６上におい
てのみサイドウォールオフセット５４ａを形成する場合
には、ＤＤＤ層６３、６４はドレイン拡散層６５、６６
の下方においてのみ形成される。
てのみサイドウォールオフセット５４ａを形成する場合
には、ＤＤＤ層６３、６４はドレイン拡散層６５、６６
の下方においてのみ形成される。
【００８７】高耐圧トランジスタの使用状況によって
は、ゲート電極５２とドレイン拡散層６５、６６にのみ
Ｖｐｐ電圧が印加され、Ｖｐｐ電圧がソース拡散層６
５、６６に印可されない場合がある。このため、本実施
形態のように、ゲート電極５２からドレイン拡散層６
５、６６のみに向かって伸張するサイドウォールオフセ
ット５４ａを形成すれば足りる場合がある。
は、ゲート電極５２とドレイン拡散層６５、６６にのみ
Ｖｐｐ電圧が印加され、Ｖｐｐ電圧がソース拡散層６
５、６６に印可されない場合がある。このため、本実施
形態のように、ゲート電極５２からドレイン拡散層６
５、６６のみに向かって伸張するサイドウォールオフセ
ット５４ａを形成すれば足りる場合がある。
【００８８】このように、必要な領域にのみサイドウォ
ールオフセット５４ａを形成することにより、チップ面
積の無用な増加を防ぐことができる。
ールオフセット５４ａを形成することにより、チップ面
積の無用な増加を防ぐことができる。
【００８９】
【発明の効果】以上のように、本発明によれば、高濃度
のソース／ドレイン拡散層を第二拡散層、例えば、低濃
度ＤＤＤ層で覆うことによって、ジャンクション耐圧の
確保を図ることができる。
のソース／ドレイン拡散層を第二拡散層、例えば、低濃
度ＤＤＤ層で覆うことによって、ジャンクション耐圧の
確保を図ることができる。
【００９０】さらに、サイドウォールを拡張して形成し
たサイドウォールオフセットにより、高耐圧トランジス
タのソース／ドレイン拡散層をゲート電極のエッジから
引き離すことが可能になり、バンド間リーク電流の発生
を抑制し、ソース-ドレイン間耐圧の向上を図ることが
できる。
たサイドウォールオフセットにより、高耐圧トランジス
タのソース／ドレイン拡散層をゲート電極のエッジから
引き離すことが可能になり、バンド間リーク電流の発生
を抑制し、ソース-ドレイン間耐圧の向上を図ることが
できる。
【００９１】また、厚い酸化膜からなるサイドウォール
オフセットはゲート電極のエッジ上においてマスク材と
して機能するため、半導体基板の表面上における第二拡
散層の露出を防止することができ、低抵抗配線層の形成
の際に、第二拡散層上において低抵抗配線層が異常成長
を起こす恐れがない。
オフセットはゲート電極のエッジ上においてマスク材と
して機能するため、半導体基板の表面上における第二拡
散層の露出を防止することができ、低抵抗配線層の形成
の際に、第二拡散層上において低抵抗配線層が異常成長
を起こす恐れがない。
【００９２】さらに、サイドウォールオフセットを必要
な領域（例えば、ドレイン拡散層上）にのみを形成する
ことにより、チップ面積の無用な増加を防止することも
可能である。
な領域（例えば、ドレイン拡散層上）にのみを形成する
ことにより、チップ面積の無用な増加を防止することも
可能である。
【図１】本発明の第一の実施形態に係る半導体装置の断
面図である。
面図である。
【図２】本発明の第二の実施形態に係る半導体装置の断
面図である。
面図である。
【図３】本発明の第三の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図４】本発明の第三の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図５】本発明の第三の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図６】本発明の第三の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図７】本発明の第三の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図８】本発明の第三の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図９】本発明の第三の実施形態に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図１０】本発明の第三の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１１】本発明の第三の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１２】本発明の第三の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１３】本発明の第三の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１４】本発明の第三の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１５】本発明の第三の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１６】本発明の第三の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１７】本発明の第三の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１８】本発明の第四の実施形態に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図１９】第一の従来例に係る半導体装置の断面図であ
る。
る。
【図２０】第二の従来例に係る半導体装置の断面図であ
る。
る。
１ Ｐ型半導体基板
２ 素子分離絶縁膜
３ 高耐圧ＮＭＯＳトランジスタのＰウェル
４ 高耐圧ＰＭＯＳトランジスタのＮウェル
５ ＶｃｃＮＭＯＳトランジスタのＰウェル
６ ＶｃｃＰＭＯＳトランジスタのＮウェル
７ メモリセルのウェル
８ 犠牲酸化膜
１０ 高耐圧ＮＭＯＳトランジスタ
２０ 高耐圧ＰＭＯＳトランジスタ
１１−１９ フォトレジスト
３１ トンネル酸化膜
３２ ポリシリコン-ポリシリコン間絶縁膜
３３ 熱酸化膜
３４ Ｖｃｃトランジスタのゲート酸化膜
３５ 高耐圧トランジスタのゲート酸化膜
３６ スルー膜
４１ 第１のポリシリコン層
４２ 第２のポリシリコン層
４３ ＷＳｉ層
５１ メモリセルのゲート電極
５２ 高耐圧トランジスタ及びＶｃｃトランジスタのゲ
ート電極 ５３ サイドウォール ５４、５４ａ サイドウォールオフセット ６１ メモリセルの拡散層 ６２ ＶｃｃトランジスタのＬＤＤ層 ６３ 高耐圧ＮＭＯＳトランジスタのＤＤＤ層 ６４ 高耐圧ＰＭＯＳトランジスタのＤＤＤ層 ６５ ＶｃｃＮＭＯＳトランジスタのソース／ドレイン
拡散層 ６６ ＶｃｃＰＭＯＳトランジスタのソース／ドレイン
拡散層 ６７ ＴｉＳｉ層 １００ 高耐圧ＮＭＯＳトランジスタ １１０ 高耐圧ＰＭＯＳトランジスタ １２０ ＶｃｃＮＭＯＳトランジスタ １３０ ＶｃｃＰＭＯＳトランジスタ １４０ メモリセル
ート電極 ５３ サイドウォール ５４、５４ａ サイドウォールオフセット ６１ メモリセルの拡散層 ６２ ＶｃｃトランジスタのＬＤＤ層 ６３ 高耐圧ＮＭＯＳトランジスタのＤＤＤ層 ６４ 高耐圧ＰＭＯＳトランジスタのＤＤＤ層 ６５ ＶｃｃＮＭＯＳトランジスタのソース／ドレイン
拡散層 ６６ ＶｃｃＰＭＯＳトランジスタのソース／ドレイン
拡散層 ６７ ＴｉＳｉ層 １００ 高耐圧ＮＭＯＳトランジスタ １１０ 高耐圧ＰＭＯＳトランジスタ １２０ ＶｃｃＮＭＯＳトランジスタ １３０ ＶｃｃＰＭＯＳトランジスタ １４０ メモリセル
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/788
29/792
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/08
H01L 21/8238 - 27/092
H01L 21/8234 - 21/8238
Claims (10)
- 【請求項１】 半導体基板と、前記半導体基板の表面に
形成された素子分離絶縁膜と、前記素子分離絶縁膜によ
り画定された素子形成領域内において、前記半導体基板
の表面に形成されたゲート酸化膜と、このゲート酸化膜
上に形成されたゲート電極と、前記ゲート電極を覆って
形成されたサイドウォールと、前記半導体基板の表面に
形成されたドレイン拡散層及びソース拡散層と、からな
る半導体装置において、前記ゲート電極の幅は前記ゲー
ト酸化膜の幅よりも小さく、前記サイドウォールは、前
記ゲート電極上から前記ゲート酸化膜の表面に沿って、
前記ドレイン拡散層及び前記ソース拡散層が形成される
領域の少なくとも何れか一方において、前記ゲート電極
の外側に向かって前記ゲート酸化膜端部まで延びる前記
サイドウォールと同一膜のサイドウォールオフセットを
有しており、前記ドレイン拡散層及びソース拡散層の少
なくとも何れか一方は前記サイドウォールオフセットの
外縁よりも前記ゲート電極に向かって前記サイドウォー
ルの内側まで延びており、前記ドレイン拡散層又はソー
ス拡散層の表面には、前記ゲート酸化膜端部から外側に
おいて、低抵抗配線層が形成されていることを特徴とす
る半導体装置。 - 【請求項２】 前記サイドウォールオフセットは前記ド
レイン拡散層及びソース拡散層が形成される双方の領域
において形成されていることを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】 前記ドレイン拡散層及びソース拡散層の
下方には、前記ドレイン拡散層及びソース拡散層を包み
込むようにして第二拡散層がそれぞれ形成されているこ
とを特徴とする請求項１又は２に記載の半導体装置。 - 【請求項４】 前記第二拡散層は前記ドレイン拡散層及
びソース拡散層よりも低濃度であることを特徴とする請
求項３に記載の半導体装置。 - 【請求項５】 前記半導体基板上にはメモリセルが形成
されていることを特徴とする請求項１乃至４の何れか一
項に記載の半導体装置。 - 【請求項６】 前記低抵抗配線層はチタニウムシリサイ
ド（ＴｉＳｉ）層であることを特徴とする請求項１乃至
５の何れか一項に記載の半導体装置。 - 【請求項７】 半導体基板上に素子分離絶縁膜を形成す
る第一の過程と、第一トランジスタ形成領域内に第一導
電型ウェル及び第二導電型ウェル、第二トランジスタ形
成領域内に第一導電型ウェル及び第二導電型ウェル、メ
モリセル形成領域内にウェルをそれぞれ形成する第二の
過程と、前記第一トランジスタ形成領域、前記第二トラ
ンジスタ形成領域及び前記メモリセル形成領域内におい
て前記半導体基板上に第一のゲート酸化膜、第二のゲー
ト酸化膜及び第三のゲート酸化膜をそれぞれ形成する第
三の過程と、前記メモリセル形成領域内において前記第
三のゲート酸化膜上にメモリセルのゲート電極を形成す
る第四の過程と、前記メモリセル形成領域内において、
前記半導体基板の表面に前記メモリセルの拡散層を形成
する第五の過程と、前記第一トランジスタ形成領域内及
び前記第二トランジスタ形成領域内において前記第一及
び第二のゲート酸化膜上に第一トランジスタ及び第二ト
ランジスタのゲート電極をそれぞれ形成する第六の過程
と、前記第一トランジスタ形成領域内及び前記第二トラ
ンジスタ形成領域内において、前記半導体基板の表面に
前記第一トランジスタ及び第二トランジスタの第一のド
レイン拡散層及びソース拡散層をそれぞれ形成する第七
の過程と、前記第一トランジスタのゲート電極の周囲
に、前記第一のドレイン拡散層及びソース拡散層の少な
くとも何れか一方において、前記ゲート電極上から前記
第一のゲート酸化膜の表面に沿って、外縁が前記第一の
ドレイン拡散層及びソース拡散層の先端よりも前記ゲー
ト電極から見て外側に位置するサイドウォールオフセッ
トを有するサイドウォールを形成し、同時に、前記第二
トランジスタのゲート電極の周囲にサイドウォールを形
成する第八の過程と、前記第一トランジスタ及び前記第
二トランジスタの第二のドレイン拡散層及びソース拡散
層を形成する第九の過程と、を備える半導体装置の製造
方法。 - 【請求項８】 前記第一トランジスタ及び前記第二トラ
ンジスタの第二のドレイン拡散層及びソース拡散層の少
なくとも一部を低抵抗化する第十の過程をさらに備える
ことを特徴とする請求項７に記載の半導体装置の製造方
法。 - 【請求項９】 前記第一トランジスタ及び前記第二トラ
ンジスタの第二のドレイン拡散層及びソース拡散層の少
なくとも一部をシリサイド化することを特徴とする請求
項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記第八の過程において、前記第一の
ドレイン拡散層及びソース拡散層の双方において前記サ
イドウォールオフセットを形成することを特徴とする請
求項７乃至９の何れか一項に記載の半導体装置の製造方
法。
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