JPH11135655A - Ｐチャネル固有ｍｏｓトランジスタの製造方法 - Google Patents

Ｐチャネル固有ｍｏｓトランジスタの製造方法

Info

Publication number
JPH11135655A
JPH11135655A JP10242119A JP24211998A JPH11135655A JP H11135655 A JPH11135655 A JP H11135655A JP 10242119 A JP10242119 A JP 10242119A JP 24211998 A JP24211998 A JP 24211998A JP H11135655 A JPH11135655 A JP H11135655A
Authority
JP
Japan
Prior art keywords
channel
mask
transistor
matrix
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10242119A
Other languages
English (en)
Inventor
Paolo Caprara
パオロ・カプラーラ
Claudio Brambilla
クラウディオ・ブランビッラ
Manlio Sergio Cereda
マンリオ・セルジオ・チェレーダ
Valerio Cassio
ヴァレリオ・カッシオ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SGS THOMSON MICROELECTRONICS
STMicroelectronics SRL
Original Assignee
SGS THOMSON MICROELECTRONICS
SGS Thomson Microelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SGS THOMSON MICROELECTRONICS, SGS Thomson Microelectronics SRL filed Critical SGS THOMSON MICROELECTRONICS
Publication of JPH11135655A publication Critical patent/JPH11135655A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 ２つのポリシリコン・レベルの層間に挟まれ
たポリ間誘電体層を有する、フローティング・ゲート型
の不揮発性メモリ・セルのマトリックスをも含む半導体
基板上に集積した回路中のＰチャネル固有ＭＯＳトラン
ジスタを製造する方法を得る。 【解決手段】 固有トランジスタの固有しきい値チャネ
ルの長さを、マトリックス・マスク（９）によって、ま
たポリ間誘電体層（８）をエッチングによって除去する
ことによって規定する。第２のポリシリコン・レベルの
層（１０）をマスキングおよび規定する後続の工程は、
以前のマスク（９）より広い幅を有する、トランジスタ
（７）の活性領域に延びるポリ２のマスク（１２）を使
用して、後続のエッチングによって２つのポリシリコン
・レベルの層（５、１０）をチャネル領域上でセルフア
ラインメントで重ねることができるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、２つのポリシリ
コン・レベルの層を有し、この２つのポリシリコン・レ
ベルの層間に挟まれたポリ間(interpoly)誘電体層を有
する、フローティング・ゲート型の不揮発性メモリ・セ
ルのマトリックスをも含む半導体上に集積した回路中の
Ｐチャネル固有ＭＯＳトランジスタを製造する方法に関
し、この方法は、個別集積デバイスの活性領域をマスキ
ングおよび規定する工程と、ポリ１のマスクを使用して
第１ポリシリコン・レベルをマスキングおよび規定する
工程と、マトリックス・マスクを使用して中間の誘電体
層をマスキングおよび規定する工程とを含む。
【０００２】
【従来の技術】よく知られているように、２レベルのポ
リシリコンおよび２つのポリシリコン・レベルの間に挿
入されたポリ間誘電体分離層を使用して、行列に編成さ
れたセルのマトリックスである不揮発性メモリ・セルを
含む集積電子構造を製造する方法は、当産業で広く使用
されている。こうした方法は、第１のマスキングおよび
注入工程を提供し、半導体基板中で、基板とは異なるタ
イプの伝導度を有するウェル領域を規定する。
【０００３】従来の方法では、様々な集積デバイス（ト
ランジスタ、メモリ・セルなど）の活性領域の初期規定
を提供する。通常は、後続の酸化膜成長工程も提供さ
れ、個別の活性領域を互いに分離する厚い酸化膜層によ
って形成されるフィールド分離領域を形成する。
【０００４】いくつかの場合には、この方法は、しきい
値を高めるために比較的大量の注入を含むこともあり、
これは通常はマトリックス領域、すなわちメモリ・セル
が形成されている領域で実行される。ただし、この操作
は、製造プロセスの後の工程で実行することができる。
【０００５】この発明の全ての概念をより明白に理解す
ることができるようにするために、現況技術で不揮発性
メモリ・セルの集積回路を形成することになる一連の処
理工程を想起すると有効である。ゲート酸化膜と呼ばれ
る薄い酸化膜層は、活性領域を覆って成長する。次い
で、第１レベル・ポリシリコン即ちポリ１と呼ばれる第
１のポリシリコン層を、ゲート酸化膜上に堆積させる。
その後、通常はマスキングおよびエッチング工程を実行
し、メモリ・セルのフローティング・ゲート領域の一部
分となるポリ１を予備規定する。
【０００６】次に、ポリ間層と呼ばれる中間の分離誘電
体層を、結果として生じる構造全体を覆って成長および
／または堆積させる。この誘電体層はスタック構造にす
ることができる、すなわち第１酸化物層と、その上に重
ねた窒化物の薄層および第３の酸窒化物層からなる。こ
の全体が、ＯＮＯ層と呼ばれる。
【０００７】製造処理のこの段階でマスキング工程を実
行し、メモリ・セルが占めるマトリックス領域以外か
ら、ポリ間層を完全に除去する。ここで利用するマスク
が共通してマトリックス・マスクと呼ばれるのはこのた
めである。その後、第２レベルポリシリコンまたはポリ
２と呼ばれる第２のポリシリコン層を堆積させ、ドーピ
ングする。
【０００８】マトリックス領域中では、ポリ２はポリ間
層によってポリ１から分離されたままとなる。セル・マ
トリックスが占める領域の外側の領域、すなわちトラン
ジスタおよびその他の外部回路デバイスを収容する領域
では、ポリ１層が直接存在するのではなく、ポリ２層が
重なっている。上記処理工程は、本出願人に授与された
米国特許第４７１９１８４号に記載されている。
【０００９】前述のように、いくつかの場合には、外部
回路中の特定のトランジスタのＬＶＳ（Ｌｉｇｈｔ Ｖ
ｏｌｔａｇｅ Ｓｈｉｆｔ）しきい値を調節するための
わずかな注入を提供するために、後続のマスキング工程
が必要となることもある。その他のしきい値の低いトラ
ンジスタ即ちいわゆる固有(native)トランジスタは、逆
にこの注入から保護されなければならない。
【００１０】さらに別のマスキング工程およびこれに関
連するエッチング工程により、回路中のトランジスタの
チャネルの長さを規定することができる。この工程で
は、マトリックス領域中で第２のポリシリコン・レベル
を規定することもできるポリ２で示すマスクが使用さ
れ、エッチングは、中間のポリ間層を除いて停止する。
【００１１】上記製造方法の改善は、固有トランジスタ
の形成を目的としている。この改善は、本出願人による
ヨーロッパ特許出願第９６８３０００２１．０号に記載
されている。
【００１２】基本的に、前述のような標準的な製造処理
内で、固有トランジスタを形成するはるかに有効な方法
が提供されている。この方法は、外部回路トランジスタ
中のしきい値調節のためのマスキング工程を実質上なく
し、それにより製造コストを低下させる。
【００１３】マトリックスが占める領域の外側に位置す
る固有トランジスタのチャネルの長さを規定するため
に、ポリ間誘電体層をエッチングで除去するために使用
したものと同じマトリックス・マスクを使用することが
考慮された。したがって、ＬＶＳ工程を実行する代わり
に、マトリックス・マスクを、適当に修正し、また、マ
トリックス領域の外側に位置する固有トランジスタの活
性領域内のチャネル領域をマスキングするために利用す
る。
【００１４】こうした固有トランジスタは、その他のし
きい値を高めたトランジスタについては従来とは異なっ
て形成される。前述のヨーロッパ特許出願には、この形
成についての全ての詳細が開示されている。この発明
は、上述の方法の結果生じたものと同じ探索筋道に当て
はまる。
【００１５】
【発明が解決しようとする課題】この発明の基礎となる
技術的な問題は、不揮発性メモリを製造するプロセスの
枠内で、Ｐチャネル固有ＭＯＳトランジスタを製造する
新しい方法を提供することであり、この方法は、マトリ
ックス領域の外部回路中のその他のエンハンスメント・
トランジスタに適用されるしきい値調節注入とは無関係
に所望の形成を保証し、したがって１つのマスキング・
レベルを回避するのに適した特徴を有する。
【００１６】換言すれば、この発明の目的は、後続のＬ
ＤＤ注入によってトランジスタのしきい値が変更される
ことを防止しながら、１つのマスキング・レベルなしで
Ｐチャネル固有トランジスタを製造することができるよ
うにすることである。
【００１７】
【課題を解決するための手段】この発明の背後にある解
決策は、マトリックス領域を規定するために使用したも
のと同じマトリックス・マスクによって規定された固有
トランジスタのチャネル領域の公称長さを有し、前述の
ものより幅の広い第２のポリ２のマスクを利用して、チ
ャネル領域を覆う２つのポリシリコン・レベルの整列さ
れた重なりを保証することである。
【００１８】この解決策に基づいて、以前に示し、請求
項１の特徴部分で定義した方法によって技術的な問題は
解消される。この発明の方法の特徴および利点は、添付
の図面に関連して制限ではなく例示を目的として与え
た、以下の実施の形態の説明から明らかになるであろ
う。
【００１９】
【発明の実施の形態】添付図面は、この発明に従ってＰ
チャネル固有ＭＯＳトランジスタが形成される半導体基
板１の一部分を普遍的かつ概略的に示す。
【００２０】この発明の方法は、基板と比較して異なる
タイプの伝導度を有するウェル領域を半導体基板１中に
形成する工程を提供する。従来の方法と同様に、活性領
域２の規定には、フィールド酸化物の厚い層の成長によ
る分離領域３の形成も含まれる。
【００２１】この工程で、それ以前の工程で既に実行さ
れていなければ、マトリックス領域すなわちメモリ・セ
ルが形成されている領域中で、しきい値を高める比較的
大量の注入を実行することができる。ゲート酸化物の薄
い層４も、やはり標準的な処理の連続によって活性領域
２を覆って形成される。
【００２２】処理は、ポリ１と呼ばれる第１のポリシリ
コン層５の堆積に進む。この第１のポリシリコン層５
は、リンで適当にドーピングされている。第１のポリシ
リコン層５のマスキングおよびエッチング工程は、メモ
リ・マトリックス中のセルのフローティング・ゲート領
域を規定するために実行される。これらの領域は、関心
のある点がマトリックス領域の外側の領域、詳細にはメ
モリ・マトリックスの外部回路と連動する固有トランジ
スタ７が位置する領域であるので、示していない。
【００２３】したがって、ＰチャネルＭＯＳトランジス
タである固有トランジスタ７がこの発明の方法によって
形成される半導体基板１の部分のみを図１に示す。ポリ
１のマスキングおよびエッチングでは、固有トランジス
タ７の活性領域を覆う第１レベルのポリシリコン層５は
残しておく。
【００２４】製造工程は、ポリ間と呼ばれる分離誘電体
層８を形成することになる熱酸化および／または堆積処
理に進む。例えばヨーロッパ特許出願第９６８３００２
１．０号に記載されるような、修正したマトリックス・
マスク９を使用して、この工程でトランジスタ７の中央
またはチャネル領域が規定される。
【００２５】このマスク９は所定の幅を有し、これによ
り回路ゾーンから誘電体層８を除去することができ、ま
た図１に示すようにトランジスタ７の固有しきい値の公
称長さを規定することができる。
【００２６】実際に、誘電体層８はエッチングにって除
去され、わずかなＬＶＳ注入が、マトリックス領域の外
部回路に属するトランジスタのチャネル・ゾーンで、マ
トリックス・マスクの開口を介して実行される。しか
し、マスク９は、図２に示すように、トランジスタ７の
固有しきい値チャネル領域をＬＶＳ注入から保護するこ
とになる。次いでマスク９を除去し、残った固有しきい
値チャネル領域は誘電体層８の一部分で覆われる。
【００２７】次いで図３に示すように、ポリ２と呼ばれ
る第２の多結晶シリコン層１０を堆積させる。好ましく
はタングステン・シリサイドＷＳｉｘであるシリサイド
層１１を、この層１０を覆って堆積させることもでき
る。この工程で、第２のポリシリコン・レベルを規定す
るためのポリ２のマスク１２も、トランジスタ７のチャ
ネル領域上で使用する。図３から分かるように、この発
明では、マスク１２はマトリックス・マスク９より幅が
広いので有利である。
【００２８】このようにして、フィールド酸化膜領域即
ち分離領域３および活性領域２の両方の上で、ポリ１の
ポリシリコン層５とポリ２のポリシリコン層１０との間
の接触が維持される。基本的に、以前のマスク９より幅
の広いポリ２のマスク１２を使用することにより、ポリ
シリコンの２つのレベルの層５および１０をチャネル領
域上で互いにセルフアラインメントで重ねることができ
る。
【００２９】次いで、シリサイド層１１、ポリ２のポリ
シリコン層１０、およびポリ１のポリシリコン層５で形
成されたスタック構造上で、エッチング工程を実行す
る。スタック構造は残り、ポリ間誘電体層８の遮断部分
によって分離された中央ゾーンを除いて、相互に接触す
るポリ１のポリシリコン層５およびポリ２のポリシリコ
ン層１０を含む、チャネル領域の中央であるトランジス
タ７の活性領域２に重なる。
【００３０】この段階で、図４に概略的に示すように、
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）タ
イプのＰ−注入を実行することができる。この注入は、
図４に１３で示すチャネル領域の横のゾーンに影響を及
ぼすことになる。
【００３１】この発明の方法は、チャネル領域の中央に
立つスタック構造の対向する両側に、いわゆるスペーサ
１５を形成する工程を含む。これらのスペーサ１５は、
少なくともその下にあるＰ−ドーピングされたゾーン１
３の部分を追加の注入から保護する。
【００３２】図５は、チャネル領域の横のゾーンでＰ＋
注入を実行する後続の処理工程を示す図である。スペー
サ１５によって与えられるマスキングを使用することに
より、この追加のＰ＋注入によって、チャネル領域の横
で非常に正確にＬＤＤタイプの接合部６を規定すること
ができる。
【００３３】したがって、この発明の方法により、固有
しきい値チャネルの公称長さがマトリックス・マスク９
によって決定される、Ｐチャネル固有ＭＯＳトランジス
タ７の構造を規定することができる。
【００３４】この方策は、所望の特徴を有するデバイ
ス、この場合にはＰチャネル固有トランジスタを、ポリ
１を貫通してその下にある基板にドーピングするのに十
分なエネルギーで実行することができるＬＤＤ注入から
完全に独立した方法で提供する。この状況では、その特
徴をあらかじめ決定することができない固有トランジス
タの横で、これと直列に、２つのチャネル・ゾーンが生
成されることになる。このようなゾーンは、やはり固有
濃度チャネル領域を活性化するのに必要な電圧に関して
あらかじめ決定することができないゲート電圧によって
活性化され、それにより固有トランジスタの動作を損な
うことになる。
【００３５】この考察により、この場合にはチャネルと
直列に連動する２つのＬＶＳゾーンが、固有濃度のチャ
ネル領域より高いゲート電圧でオンになり、トランジス
タのしきい値を変化させることになるので、この発明の
原理がＮチャネル固有トランジスタの形成には適してい
ないと考えられると結論付けられる。
【００３６】前述の説明から、２つのポリシリコン層で
あるポリ１およびポリ２をセルフアラインメントで互い
に重ねることによってＰチャネル固有ＭＯＳトランジス
タを形成することには、標準的なトランジスタと同様の
スペーサが提供され、したがってドレイン・アーキテク
チャが同様になるという利点があることが理解されるで
あろう。
【００３７】さらに、米国特許第４７１９１８４号に記
載の補償型ＬＤＤの場合には、この構造と連動する寄生
トランジスタのしきい値を不安定にする可能性が高いポ
リ１の層を介して実行されるＬＤＤ注入の不確実性が回
避される。
【図面の簡単な説明】
【図１】Ｐチャネル固有トランジスタを形成することに
なるこの発明の方法の連続した工程を受ける半導体基板
の一部分を概略的に示す、拡大した垂直断面図である。
【図２】Ｐチャネル固有トランジスタを形成することに
なるこの発明の方法の連続した工程を受ける半導体基板
の一部分を概略的に示す、拡大した垂直断面図である。
【図３】Ｐチャネル固有トランジスタを形成することに
なるこの発明の方法の連続した工程を受ける半導体基板
の一部分を概略的に示す、拡大した垂直断面図である。
【図４】この発明による製造方法の最終工程を受ける、
図１ないし図３の一部分を示す概略図である。
【図５】この発明による製造方法の最終工程を受ける、
図１ないし図３の一部分を示す概略図である。
【符号の説明】
１ 半導体基板、 ２ 活性領域、 ５ 第１のポリシ
リコン層、 ６ 接合部、 ７ 固有トランジスタ、
８ 誘電体層、 ９ マトリックス・マスク、１０ 第
２の多結晶シリコン層、 １２ マスク、 １５ スペ
ーサ。
フロントページの続き (72)発明者 クラウディオ・ブランビッラ イタリア国、20049 コンコレッツオ、ヴ ィア・リベルタ ９ (72)発明者 マンリオ・セルジオ・チェレーダ イタリア国、22050 ロマーニャ、ヴィ ア・クヮルト・ノヴェンブル ７ (72)発明者 ヴァレリオ・カッシオ イタリア国、12030 ポロンゲーラ、ヴィ ア・ブライダ ３

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】２つのポリシリコン・レベルの層（５、１
    ０）を有し、該２つのポリシリコン・レベルの層間に挟
    まれたポリ間誘電体層を有するフローティング・ゲート
    型の不揮発性メモリ・セルのマトリックスを含む半導体
    基板（１）上に集積した回路中のＰチャネル固有ＭＯＳ
    トランジスタ（７）を製造する方法であって、 個別集積デバイスの活性領域（２）をマスキングおよび
    規定する工程と、 ポリ１のマスクを使用して第１ポリシリコン・レベルの
    層（５）をマスキングおよび規定する工程と、 マトリックス・マスク（９）を使用して中間の誘電体層
    （８）をマスキングおよび規定する工程とを含むＰチャ
    ネル固有ＭＯＳトランジスタの製造方法において、 前記トランジスタの固有しきい値チャネルの長さが、マ
    トリックス・マスク（９）によって、且つポリ間誘電体
    層（８）をエッチングによって除去することによって規
    定されること、および第２のポリシリコン・レベルの層
    （１０）をマスキングおよび規定する後続の工程中に、
    以前のマトリックス・マスク（９）より広い幅を有す
    る、トランジスタ（７）の活性領域に延びるポリ２のマ
    スク（１２）を使用して、後続のエッチングによって２
    つのポリシリコン・レベルの層（５、１０）をチャネル
    領域上でセルフアラインメントで重ねることができるよ
    うにすることを特徴とするＰチャネル固有ＭＯＳトラン
    ジスタの製造方法。
  2. 【請求項２】 前記マトリックス・マスク（９）が、固
    有トランジスタ（７）のチャネル領域に延び、マトリッ
    クス領域の外側のその他のトランジスタのしきい値調節
    注入から前記チャネル領域を保護するために利用される
    ことを特徴とする請求項１に記載のＰチャネル固有ＭＯ
    Ｓトランジスタの製造方法。
  3. 【請求項３】 チャネル領域の中央で、ポリ間誘電体層
    （８）の遮断部分によって分離された中央ゾーンを除い
    て相互に接触するポリ１レベルおよびポリ２レベルの層
    （５、１０）から形成されるスタック構造を規定するエ
    ッチング工程を含むことを特徴とする請求項１に記載の
    Ｐチャネル固有ＭＯＳトランジスタの製造方法。
  4. 【請求項４】 チャネル領域の横のゾーンでＬＤＤタイ
    プのＰ−注入を行う工程を含むことを特徴とする請求項
    ３に記載のＰチャネル固有ＭＯＳトランジスタの製造方
    法。
  5. 【請求項５】 チャネル領域の中央に立つスタック構造
    の対向する両側に、スペーサ（１５）を形成する工程を
    含むことを特徴とする請求項３に記載のＰチャネル固有
    ＭＯＳトランジスタの製造方法。
  6. 【請求項６】 前記スペーサ（１５）によって部分的に
    保護されることによってＬＤＤタイプの接合部（６）を
    チャネル領域の横で規定することができるようにするチ
    ャネル領域の横のゾーン（１３）でＰ＋注入を行う工程
    を含むことを特徴とする請求項５に記載のＰチャネル固
    有ＭＯＳトランジスタの製造方法。
  7. 【請求項７】 前記マトリックス・マスク（９）が、わ
    ずかなＬＶＳ注入からチャネル領域を保護することを特
    徴とする請求項１に記載のＰチャネル固有ＭＯＳトラン
    ジスタの製造方法。
JP10242119A 1997-08-27 1998-08-27 Ｐチャネル固有ｍｏｓトランジスタの製造方法 Pending JPH11135655A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP97830428.5 1997-08-27
EP97830428A EP0902466B1 (en) 1997-08-27 1997-08-27 Method for manufacturing a native MOS P-channel transistor with a process manufacturing non-volatile memories

Publications (1)

Publication Number Publication Date
JPH11135655A true JPH11135655A (ja) 1999-05-21

Family

ID=8230760

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10242119A Pending JPH11135655A (ja) 1997-08-27 1998-08-27 Ｐチャネル固有ｍｏｓトランジスタの製造方法

Country Status (4)

Country Link
US (1) US6063663A (ja)
EP (1) EP0902466B1 (ja)
JP (1) JPH11135655A (ja)
DE (1) DE69732293D1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10108923C1 (de) * 2001-02-23 2002-08-08 Infineon Technologies Ag Nativer Feldeffekttransistor und Verfahren zu dessen Herstellung
US8269204B2 (en) 2009-07-02 2012-09-18 Actel Corporation Back to back resistive random access memory cells
US9287278B2 (en) * 2013-03-01 2016-03-15 Microsemi SoC Corporation Non-volatile push-pull non-volatile memory cell having reduced operation disturb and process for manufacturing same
US10270451B2 (en) 2015-12-17 2019-04-23 Microsemi SoC Corporation Low leakage ReRAM FPGA configuration cell
US10147485B2 (en) 2016-09-29 2018-12-04 Microsemi Soc Corp. Circuits and methods for preventing over-programming of ReRAM-based memory cells
WO2018106450A1 (en) 2016-12-09 2018-06-14 Microsemi Soc Corp. Resistive random access memory cell
US10522224B2 (en) 2017-08-11 2019-12-31 Microsemi Soc Corp. Circuitry and methods for programming resistive random access memory devices
TWI826016B (zh) * 2022-09-26 2023-12-11 立錡科技股份有限公司 原生nmos元件及其製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5974677A (ja) * 1982-10-22 1984-04-27 Ricoh Co Ltd 半導体装置及びその製造方法
KR960009995B1 (ko) * 1992-07-31 1996-07-25 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 구조
KR0179175B1 (ko) * 1995-10-05 1999-03-20 문정환 반도체 메모리 장치 및 제조방법
DE69625169D1 (de) * 1996-01-22 2003-01-16 St Microelectronics Srl Herstellung von natürlichen Transistoren in einem Verfahren für nichtflüchtige Speicher

Also Published As

Publication number Publication date
DE69732293D1 (de) 2005-02-24
US6063663A (en) 2000-05-16
EP0902466A1 (en) 1999-03-17
EP0902466B1 (en) 2005-01-19

Similar Documents

Publication Publication Date Title
US6010929A (en) Method for forming high voltage and low voltage transistors on the same substrate
US6159795A (en) Low voltage junction and high voltage junction optimization for flash memory
US6514830B1 (en) Method of manufacturing high voltage transistor with modified field implant mask
US6759717B2 (en) CMOS integrated circuit device with LDD n-channel transistor and non-LDD p-channel transistor
US6534355B2 (en) Method of manufacturing a flash memory having a select transistor
JPWO2006126245A1 (ja) 半導体装置及びその製造方法
KR100599063B1 (ko) 반도체 장치 및 그 제조 방법
US5637520A (en) Process for fabricating integrated devices including flash-EEPROM memories and transistors
JPH09232546A (ja) 不揮発性メモリ装置及びその製造方法
JPH08167705A (ja) 不揮発性半導体記憶装置及びその製造方法
JP3381147B2 (ja) 半導体装置及びその製造方法
JP3193845B2 (ja) 半導体装置及びその製造方法
JP2000133729A (ja) 非サリサイド処理不揮発性メモリセル、非サリサイド処理高電圧トランジスタ、及びサリサイド処理接合低電圧トランジスタを含む電子デバイスの製法および電子デバイス
JP3516616B2 (ja) 半導体装置の製造方法及び半導体装置
JP2924622B2 (ja) 半導体装置の製造方法
JPH11135655A (ja) Ｐチャネル固有ｍｏｓトランジスタの製造方法
JP3425882B2 (ja) 半導体装置の製造方法
US6420223B2 (en) Manufacturing process for non-volatile floating gate memory cells integrated on a semiconductor substrate and comprised in a cell matrix with an associated control circuitry
US6645817B2 (en) Method of manufacturing a semiconductor device comprising MOS-transistors having gate oxides of different thicknesses
JPH05326968A (ja) 不揮発性半導体記憶装置及びその製造方法
US6365449B1 (en) Process for making a non-volatile memory cell with a polysilicon spacer defined select gate
US6320217B1 (en) Semiconductor memory device
JPH0831539B2 (ja) 不揮発性メモリの製造方法
JP2000223700A (ja) 半導体装置及びその製造方法
KR0161393B1 (ko) 불휘발성 반도체 메모리장치의 제조방법