TWI826016B - 原生nmos元件及其製造方法 - Google Patents

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Abstract

本發明提供了一種原生NMOS元件及其製造方法。原生NMOS元件包括：P型磊晶層、第一絕緣區與第二絕緣區、第一P型井區與一第二P型井區、閘極以及N型源極與N型汲極。其中P型磊晶層具有第一P型雜質摻雜濃度。第一P型井區完全覆蓋並連接於N型源極之下表面。第二P型井區完全覆蓋並連接於N型汲極之下表面。該第一P型井區與第二P型井區皆具有第二P型雜質摻雜濃度，且第二P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第二P型雜質摻雜濃度足以於原生NMOS元件操作時，防止漏電流流通於N型汲極與P型基板之間。

Description

原生NMOS元件及其製造方法
本發明有關於一種原生NMOS元件及其製造方法，特別是指一種可防止漏電流的原生NMOS元件及其製造方法。
圖1為一種先前技術原生NMOS元件之剖視示意圖。原生NMOS元件10包含P型磊晶層111、絕緣區121與122、閘極13、N型源極14、N型汲極15以及P型接觸極112。P型磊晶層111形成於P型基板11上。N型源極14與N型汲極15，形成於閘極13兩側之外部下方。閘極13包括介電層、導電層與間隔層，此為本領域中具有通常知識者所熟知，在此不予贅述。
美國專利申請案US20140197497A1揭露一種原生PMOS元件及其製造方法，其原生PMOS元件具有低閾值電壓與高驅動電流。歐洲專利申請案EP0902466A1揭露一種原生PMOS元件製造方法，其原生PMOS元件的製造方法與非揮發性記憶體的製程步驟整合。
以上習知原生PMOS元件與圖1所示之原生NMOS元件，皆存在漏電流過高的問題。也就是說，原生MOS元件導通與關斷時，皆存在漏電流與貫穿漏電(punch through leakage)問題，以致應用範圍受到限制，並且有製造成本較高的問題，在尺寸微縮的發展上，也受到限制。
有鑑於此，本發明提出一種可防止漏電流的原生NMOS元件及其製造方法，可以增加應用範圍，降低成本，並且在相同漏電流與貫穿漏電流的規格，具有比先前技術更小的尺寸。
於一觀點中，本發明提供了一種原生NMOS元件包含：一P型磊晶層，形成於一P型基板上，該P型磊晶層具有一第一P型雜質摻雜濃度(impurity dopant concentration)；一第一絕緣區與一第二絕緣區，形成於該P型磊晶層上，用以定義一操作區於該第一絕緣區與該第二絕緣區之間；一第一P型井區與一第二P型井區，以同一離子植入製程步驟形成於該P型磊晶層中；一閘極，形成於該操作區中之該P型磊晶層上；以及一N型源極與一N型汲極，以同一離子植入製程步驟形成於該操作區中之該P型磊晶層中，且該N型源極與該N型汲極分別位於該閘極兩側之外部下方該第一P型井區與該第二P型井區上；其中該第一P型井區完全覆蓋並連接於該N型源極之下表面；其中該第二P型井區完全覆蓋並連接於該N型汲極之下表面；其中該第一P型井區與該第二P型井區皆具有一第二P型雜質摻雜濃度，且該第二P型雜質摻雜濃度高於該第一P型雜質摻雜濃度，且該第二P型雜質摻雜濃度足以於該原生NMOS元件操作時，防止漏電流流通於該N型汲極與該P型基板之間。
於另一觀點中，本發明提供了一種原生NMOS元件製造方法，包含：形成一P型磊晶層於一P型基板上，該P型磊晶層具有一第一P型雜質摻雜濃度；形成一第一絕緣區與一第二絕緣區於該P型磊晶層上，以定義一操作區於該第一絕緣區與該第二絕緣區之間；以同一離子植入製程步驟形成一第一P型井區與一第二P型井區於該P型磊晶層中；形成一閘極於該操作區中之該P型磊晶層 上；以及以同一離子植入製程步驟分別形成一N型源極與一N型汲極於該操作區中之該P型磊晶層中，且該N型源極與該N型汲極分別位於該閘極兩側之外部下方該第一P型井區與該第二P型井區上；其中該第一P型井區完全覆蓋並連接於該N型源極之下表面；其中該第二P型井區完全覆蓋並連接於該N型汲極之下表面；其中該第一P型井區與該第二P型井區皆具有一第二P型雜質摻雜濃度，且該第二P型雜質摻雜濃度高於該第一P型雜質摻雜濃度，且該第二P型雜質摻雜濃度足以於該原生NMOS元件操作時，防止漏電流流通於該N型汲極與該P型基板之間。
於一實施例中，該原生NMOS元件，更包含：一第一P型袋狀(pocket)區與一第二P型袋狀區，以同一離子植入製程步驟分別形成於該P型磊晶層中之該閘極正下方的該第一P型井區與該第二P型井區外側；其中該第一P型袋狀區與該第二P型袋狀區皆具有一第三P型雜質摻雜濃度，且該第三P型雜質摻雜濃度高於該第一P型雜質摻雜濃度，且該第三P型雜質摻雜濃度足以於該原生NMOS元件關斷時，防止漏電流流通於該N型汲極與該N型源極之間。
於一實施例中，該原生NMOS元件，更包含：一第一N型輕摻雜汲極(lightly doped drain,LDD)區與一第二N型輕摻雜汲極區，以同一離子植入製程步驟分別形成於該P型磊晶層中之該閘極正下方的該源極與該汲極外側；其中該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區分別連接該P型磊晶層中之該閘極正下方的該源極與該汲極外側。
於一實施例中，該原生NMOS元件，更包含：一第一N型輕摻雜汲極(lightly doped drain,LDD)區與一第二N型輕摻雜汲極區，以同一離子植入製程步驟分別形成於該P型磊晶層中之該閘極正下方的該源極與該汲極外側；其中該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區連接於該P型磊晶層中之該閘極正下方的該源極與該汲極外側。
於一實施例中，於該操作區中，該P型磊晶層中除了該N型源極與該N型汲極之外，沒有其他N型區域。
於一實施例中，於該操作區中，該P型磊晶層中除了該N型源極、該N型汲極、該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區之外，沒有其他N型區域。
於一實施例中，該原生NMOS元件，更包含：一N型埋層，形成並連接於該P型磊晶層下方，並於該操作區中完全覆蓋該P型磊晶層；以及一第一N型隔絕區與一第二N型隔絕區，以同一離子植入製程步驟形成於該P型磊晶層中之該N型埋層上的該第一絕緣區與該第二絕緣區外側；其中該第一N型隔絕區與該第二N型隔絕區皆不在該操作區中。
於一實施例中，當該原生NMOS元件包含該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區時，於該操作區中，該P型磊晶層中除了該N型源極、該N型汲極、該第一N型輕摻雜汲極區、該第二N型輕摻雜汲極區與該N型埋層之外，沒有其他N型區域；其中當該原生NMOS元件不包含該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區時，於該操作區中，該P型磊晶層中除了該N型源極、該N型汲極與該N型埋層之外，沒有其他N型區域。
於一實施例中，該P型磊晶層具有體積電阻率45Ohm-cm。
本發明之優點相較於先前技術，本發明所提供之原生NMOS元件及其製造方法，在原生NMOS元件導通或關斷的操作中，可防止漏電流。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
10,20,30,40,50,60,70,80,90:原生NMOS元件
11,21,31,41,51,61,71,81,91:P型基板
21a,31a,41a,51a,61a,71a,81a,91a:上表面
21b,31b,41b,51b,61b,71b,81b,91b:下表面
22,32,42,52,62,72,82,92:操作區
13,23,33,43,53,63,73,83,93:閘極
14,24,34,44,54,64,74,84,94:N型源極
15,25,35,45,55,65,75,85,95:N型汲極
111,211,311,411,511,611,711,811,911:P型磊晶層
112,212,312,412,512,612,712,812,912:P型接觸極
121,221,321,421,521,621,721,821,921:第一絕緣區
122,222,322,422,522,622,722,822,922:第二絕緣區
261,361,461,561,661,761,861,961:第一P型井區
262,362,462,562,662,762,862,962:第二P型井區
371,571,771,971:第一P型袋狀區
372,572,772,972:第二P型袋狀區
481,581,881,981:第一N型輕摻雜汲極區
482,582,882,982:第二N型輕摻雜汲極區
613,713,813,913:N型埋層
圖1為一種先前技術原生NMOS元件之剖視示意圖。
圖2為根據本發明之一實施例，顯示原生NMOS元件之剖視示意圖。
圖3為根據本發明之一實施例，顯示原生NMOS元件之剖視示意圖。
圖4為根據本發明之一實施例，顯示原生NMOS元件之剖視示意圖。
圖5為根據本發明之一實施例，顯示原生NMOS元件之剖視示意圖。
圖6為根據本發明之一實施例，顯示原生NMOS元件之剖視示意圖。
圖7為根據本發明之一實施例，顯示原生NMOS元件之剖視示意圖。
圖8為根據本發明之一實施例，顯示原生NMOS元件之剖視示意圖。
圖9為根據本發明之一實施例，顯示原生NMOS元件之剖視示意圖。
圖10A-10K為根據本發明之一實施例，顯示原生NMOS元件製造方法之剖視示意圖。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬 示意，主要意在表示製程步驟以及各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
請參考圖2，圖2為根據本發明之一實施例，顯示原生NMOS元件之剖視示意圖。如圖2所示，原生NMOS元件20包含：P型磊晶層211、第一絕緣區221、第二絕緣區222、閘極23、N型源極24、N型汲極25、第一P型井區261、第二P型井區262以及P型接觸極212。
P型磊晶層211形成於P型基板21上，具有P型導電型。P型磊晶層211具有第一P型雜質摻雜濃度。P型磊晶層211於垂直方向(如圖2中之實線箭號方向所示意，下同)上，具有相對之上表面21a與下表面21b。P型基板21例如但不限於為一P型或N型的半導體P型基板。P型磊晶層211例如以磊晶的步驟，形成於P型基板21上。部分P型磊晶層211用以提供原生NMOS元件20在導通操作中之導通電流通道。
請繼續參閱圖2，第一絕緣區221與第二絕緣區222形成於P型磊晶層211上。第一絕緣區221與第二絕緣區222用以定義操作區22於第一絕緣區221與第二絕緣區222之間。第一絕緣區221與第二絕緣區222例如但不限於為如圖2所示之淺溝槽隔絕(shallow trench isolation,STI)結構。
請繼續參閱圖2，第一P型井區261與第二P型井區262，以同一離子植入製程步驟形成於P型磊晶層211中，具有P型導電型。閘極23形成於操作區22中之P型磊晶層221上。閘極23包含導電層、間隔層以及介電層，其中介電層位於上表面21a上並連接於上表面21a，此為本領域中具有通常知識者所熟知，在此不予贅述。N型源極24與N型汲極25，以同一離子植入製程步驟形成於操作區22中之P型磊晶層211中，且N型源極24與N型汲極25分別位於閘極23兩側之外部下方第一P型井區261與第二P型井區262上。N型源極24與N型汲極25皆位於上表面21a下並連接於上表面21a，具有N型導電型。P型接觸極212形成於P型磊晶層211 中，位於上表面21a下並連接於上表面21a，具有P型導電型，用以作為第一P型井區261、P型磊晶層211與第二P型井區262的電性接點。
請繼續參閱圖2，第一P型井區261完全覆蓋並連接於N型源極24之下表面。第二P型井區262完全覆蓋並連接於N型汲極25之下表面。第一P型井區261與第二P型井區262皆具有第二P型雜質摻雜濃度，且第二P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第二P型雜質摻雜濃度足以於原生NMOS元件20操作時，防止漏電流流通於N型汲極25與P型基板21之間。
在一種實施例中，P型磊晶層211具有體積電阻率45Ohm-cm。
在一種實施例中，於操作區22中，P型磊晶層211中除了N型源極24與N型汲極25之外，沒有其他N型區域。
需說明的是，上表面21a並非指一完全平坦的平面，而是指P型磊晶層211的一個表面。在本實施例中，例如第一絕緣區221與上表面21a接觸的部分上表面21a，就具有下陷的部分。第二絕緣區222與上表面21a接觸的部分上表面21a，也具有下陷的部分。
需說明的是，閘極23包括具有導電性的導電層、與上表面21a連接的介電層、以及具有電絕緣特性之間隔層，其中，導電層用以作為閘極23之電性接點，形成於介電層上並連接於介電層。間隔層形成於導電層之兩側以作為閘極23之兩側之電性絕緣層。此為本領域具有通常知識所熟知，在此不予贅述。
需說明的是，前述之「N型」與「P型」係指於原生NMOS元件中，以不同導電型之雜質摻雜於半導體組成區域(例如但不限於前述之P型磊晶層211、N型源極24、N型汲極25、第一P型井區261、第二P型井區262以及P型接觸極212等區域)內，使得半導體組成區域成為N或P型，其中，N型與P型為彼此電性相反的導電型。
此外需說明的是，所謂的原生NMOS元件，係指於正常操作時，閾值電壓接近於零電壓，在電路設計上提供各種應用，例如作為源極隨耦器時沒有壓降，不會犧牲頂部空間(headroom)，又如可以用於無直流電壓位準偏移的緩衝器等。此皆為本領域中具有通常知識者所熟知，在此不予贅述。
圖3根據本發明之另一實施例顯示原生NMOS元件30之剖視示意圖。如圖3所示，原生NMOS元件30包含：P型磊晶層311、第一絕緣區321、第二絕緣區322、閘極33、N型源極34、N型汲極35、第一P型井區361、第二P型井區362、P型接觸極312、第一P型袋狀(pocket)區371以及第二P型袋狀區372。
P型磊晶層311形成於P型基板31上，具有P型導電型。P型磊晶層311具有第一P型雜質摻雜濃度。P型磊晶層311於垂直方向(如圖3中之實線箭號方向所示意，下同)上，具有相對之上表面31a與下表面31b。P型基板31例如但不限於為一P型或N型的半導體P型基板。P型磊晶層311例如以磊晶的步驟，形成於P型基板31上。部分P型磊晶層311用以提供原生NMOS元件30在導通操作中之導通電流通道。
請繼續參閱圖3，第一絕緣區321與第二絕緣區322形成於P型磊晶層311上。第一絕緣區321與第二絕緣區322用以定義操作區32於第一絕緣區321與第二絕緣區322之間。第一絕緣區321與第二絕緣區322例如但不限於為如圖3所示之淺溝槽隔絕(shallow trench isolation,STI)結構。
請繼續參閱圖3，第一P型井區361與第二P型井區362，以同一離子植入製程步驟形成於P型磊晶層311中，具有P型導電型。閘極33形成於操作區32中之P型磊晶層321上。閘極33包含導電層、間隔層以及介電層，其中介電層位於上表面31a上並連接於上表面31a，此為本領域中具有通常知識者所熟知，在此不予贅述。N型源極34與N型汲極35，以同一離子植入製程步驟形成於操作區32中之P型磊晶層311中，且N型源極34與N型汲極35分別位於閘極33兩側之外部下方 第一P型井區361與第二P型井區362上。N型源極34與N型汲極35皆位於上表面31a下並連接於上表面31a，具有N型導電型。P型接觸極312形成於P型磊晶層311中，位於上表面31a下並連接於上表面31a，具有P型導電型，用以作為第一P型井區361、P型磊晶層311與第二P型井區362的電性接點。
請繼續參閱圖3，第一P型井區361完全覆蓋並連接於N型源極34之下表面。第二P型井區362完全覆蓋並連接於N型汲極35之下表面。第一P型井區361與第二P型井區362皆具有第二P型雜質摻雜濃度，且第二P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第二P型雜質摻雜濃度足以於原生NMOS元件30操作時，防止漏電流流通於N型汲極35與P型基板31之間。
第一P型袋狀區371與第二P型袋狀區372，以同一離子植入製程步驟分別形成於P型磊晶層311中之閘極33正下方的第一P型井區361與第二P型井區362外側。第一P型袋狀區371與第二P型袋狀區372皆具有第三P型雜質摻雜濃度，且第三P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第三P型雜質摻雜濃度足以於原生NMOS元件30關斷時，防止漏電流流通於N型汲極35與N型源極34之間。
在一種實施例中，P型磊晶層311具有體積電阻率45Ohm-cm。
在一種實施例中，於操作區32中，P型磊晶層311中除了N型源極34與N型汲極35之外，沒有其他N型區域。
圖4根據本發明之另一實施例顯示原生NMOS元件40之剖視示意圖。如圖4所示，原生NMOS元件40包含：P型磊晶層411、第一絕緣區421、第二絕緣區422、閘極43、N型源極44、N型汲極45、第一P型井區461、第二P型井區462、P型接觸極412、第一N型輕摻雜汲極(lightly doped drain,LDD)區481以及第二N型輕摻雜汲極區482。
P型磊晶層411形成於P型基板41上，具有P型導電型。P型磊晶層411具有第一P型雜質摻雜濃度。P型磊晶層411於垂直方向(如圖4中之實線箭號方向所示意，下同)上，具有相對之上表面41a與下表面41b。P型基板41例如但不限於為一P型或N型的半導體P型基板。P型磊晶層411例如以磊晶的步驟，形成於P型基板41上。部分P型磊晶層411用以提供原生NMOS元件40在導通操作中之導通電流通道。
請繼續參閱圖4，第一絕緣區421與第二絕緣區422形成於P型磊晶層411上。第一絕緣區421與第二絕緣區422用以定義操作區42於第一絕緣區421與第二絕緣區422之間。第一絕緣區421與第二絕緣區422例如但不限於為如圖4所示之淺溝槽隔絕(shallow trench isolation,STI)結構。
請繼續參閱圖4，第一P型井區461與第二P型井區462，以同一離子植入製程步驟形成於P型磊晶層411中，具有P型導電型。閘極43形成於操作區42中之P型磊晶層421上。閘極43包含導電層、間隔層以及介電層，其中介電層位於上表面41a上並連接於上表面41a，此為本領域中具有通常知識者所熟知，在此不予贅述。N型源極44與N型汲極45，以同一離子植入製程步驟形成於操作區42中之P型磊晶層411中，且N型源極44與N型汲極45分別位於閘極43兩側之外部下方第一P型井區461與第二P型井區462上。N型源極44與N型汲極45皆位於上表面41a下並連接於上表面41a，具有N型導電型。P型接觸極412形成於P型磊晶層411中，位於上表面41a下並連接於上表面41a，具有P型導電型，用以作為第一P型井區461、P型磊晶層411與第二P型井區462的電性接點。
請繼續參閱圖4，第一P型井區461完全覆蓋並連接於N型源極44之下表面。第二P型井區462完全覆蓋並連接於N型汲極45之下表面。第一P型井區461與第二P型井區462皆具有第二P型雜質摻雜濃度，且第二P型雜質摻雜濃度高 於第一P型雜質摻雜濃度，且第二P型雜質摻雜濃度足以於原生NMOS元件40操作時，防止漏電流流通於N型汲極45與P型基板41之間。
第一N型輕摻雜汲極區481與第二N型輕摻雜汲極區482，以同一離子植入製程步驟分別形成於P型磊晶層411中之閘極43正下方的N型源極44與N型汲極45外側。第一N型輕摻雜汲極區481與第二N型輕摻雜汲極區482分別連接P型磊晶層411中之閘極43正下方的N型源極44與N型汲極45外側。第一N型輕摻雜汲極區481與第二N型輕摻雜汲極區482用以減弱N型汲極45電場、以改進熱電子注入(hot carrier injection,HCI)效應。
在一種實施例中，P型磊晶層411具有體積電阻率45Ohm-cm。
在一種實施例中，於操作區42中，P型磊晶層411中除了N型源極44、N型汲極45、第一N型輕摻雜汲極區481以及第二N型輕摻雜汲極區482之外，沒有其他N型區域。
圖5根據本發明之另一實施例顯示原生NMOS元件50之剖視示意圖。如圖5所示，原生NMOS元件50包含：P型磊晶層511、第一絕緣區521、第二絕緣區522、閘極53、N型源極54、N型汲極55、第一P型井區561、第二P型井區562、P型接觸極512、第一P型袋狀區571、第二P型袋狀區572、第一N型輕摻雜汲極(lightly doped drain,LDD)區581以及第二N型輕摻雜汲極區582。
P型磊晶層511形成於P型基板51上，具有P型導電型。P型磊晶層511具有第一P型雜質摻雜濃度。P型磊晶層511於垂直方向(如圖5中之實線箭號方向所示意，下同)上，具有相對之上表面51a與下表面51b。P型基板51例如但不限於為一P型或N型的半導體P型基板。P型磊晶層511例如以磊晶的步驟，形成於P型基板51上。部分P型磊晶層511用以提供原生NMOS元件50在導通操作中之導通電流通道。
請繼續參閱圖5，第一絕緣區521與第二絕緣區522形成於P型磊晶層511上。第一絕緣區521與第二絕緣區522用以定義操作區52於第一絕緣區521與第二絕緣區522之間。第一絕緣區521與第二絕緣區522例如但不限於為如圖5所示之淺溝槽隔絕(shallow trench isolation,STI)結構。
請繼續參閱圖5，第一P型井區561與第二P型井區562，以同一離子植入製程步驟形成於P型磊晶層511中，具有P型導電型。閘極53形成於操作區52中之P型磊晶層521上。閘極53包含導電層、間隔層以及介電層，其中介電層位於上表面51a上並連接於上表面51a，此為本領域中具有通常知識者所熟知，在此不予贅述。N型源極54與N型汲極55，以同一離子植入製程步驟形成於操作區52中之P型磊晶層511中，且N型源極54與N型汲極55分別位於閘極53兩側之外部下方第一P型井區561與第二P型井區562上。N型源極54與N型汲極55皆位於上表面51a下並連接於上表面51a，具有N型導電型。P型接觸極512形成於P型磊晶層511中，位於上表面51a下並連接於上表面51a，具有P型導電型，用以作為第一P型井區561、P型磊晶層511與第二P型井區562的電性接點。
請繼續參閱圖5，第一P型井區561完全覆蓋並連接於N型源極54之下表面。第二P型井區562完全覆蓋並連接於N型汲極55之下表面。第一P型井區561與第二P型井區562皆具有第二P型雜質摻雜濃度，且第二P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第二P型雜質摻雜濃度足以於原生NMOS元件50操作時，防止漏電流流通於N型汲極55與P型基板51之間。
第一P型袋狀區571與第二P型袋狀區572，以同一離子植入製程步驟分別形成於P型磊晶層511中之閘極53正下方的第一P型井區561與第二P型井區562外側。第一P型袋狀區571與第二P型袋狀區572皆具有第三P型雜質摻雜濃度，且第三P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第三P型雜質摻雜濃 度足以於原生NMOS元件50關斷時，防止漏電流流通於N型汲極55與N型源極54之間。
第一N型輕摻雜汲極區581與第二N型輕摻雜汲極區582，以同一離子植入製程步驟分別形成於P型磊晶層511中之閘極53正下方的源極54與汲極55外側。第一N型輕摻雜汲極區581與第二N型輕摻雜汲極區582分別連接P型磊晶層511中之閘極53正下方的源極54與汲極55外側。第一N型輕摻雜汲極區581與第二N型輕摻雜汲極區582用以減弱汲極55電場、以改進熱電子注入(hot carrier injection,HCI)效應。
在一種實施例中，P型磊晶層511具有體積電阻率45Ohm-cm。
在一種實施例中，於操作區52中，P型磊晶層511中除了N型源極54、N型汲極55、第一N型輕摻雜汲極區581以及第二N型輕摻雜汲極區582之外，沒有其他N型區域。
圖6根據本發明之另一實施例顯示原生NMOS元件60之剖視示意圖。如圖6所示，原生NMOS元件60包含：P型磊晶層611、N型埋層613、第一絕緣區621、第二絕緣區622、閘極63、N型源極64、N型汲極65、第一P型井區661、第二P型井區662、P型接觸極612、第一N型隔絕區691以及第二N型隔絕區692。
P型磊晶層611形成於P型基板61上，具有P型導電型。P型磊晶層611具有第一P型雜質摻雜濃度。P型磊晶層611於垂直方向(如圖6中之實線箭號方向所示意，下同)上，具有相對之上表面61a與下表面61b。P型基板61例如但不限於為一P型或N型的半導體P型基板。P型磊晶層611例如以磊晶的步驟，形成於P型基板61上。部分P型磊晶層611用以提供原生NMOS元件60在導通操作中之導通電流通道。
N型埋層613形成並連接於P型磊晶層611下方，並於操作區62中完全覆蓋P型磊晶層611。
請繼續參閱圖6，第一絕緣區621與第二絕緣區622形成於P型磊晶層611上。第一絕緣區621與第二絕緣區622用以定義操作區62於第一絕緣區621與第二絕緣區622之間。第一絕緣區621與第二絕緣區622例如但不限於為如圖6所示之淺溝槽隔絕(shallow trench isolation,STI)結構。
請繼續參閱圖6，第一P型井區661與第二P型井區662，以同一離子植入製程步驟形成於P型磊晶層611中，具有P型導電型。閘極63形成於操作區62中之P型磊晶層621上。閘極63包含導電層、間隔層以及介電層，其中介電層位於上表面61a上並連接於上表面61a，此為本領域中具有通常知識者所熟知，在此不予贅述。N型源極64與N型汲極65，以同一離子植入製程步驟形成於操作區62中之P型磊晶層611中，且N型源極64與N型汲極65分別位於閘極63兩側之外部下方第一P型井區661與第二P型井區662上。N型源極64與N型汲極65皆位於上表面61a下並連接於上表面61a，具有N型導電型。P型接觸極612形成於P型磊晶層611中，位於上表面61a下並連接於上表面61a，具有P型導電型，用以作為第一P型井區661、P型磊晶層611與第二P型井區662的電性接點。
請繼續參閱圖6，第一P型井區661完全覆蓋並連接於N型源極64之下表面。第二P型井區662完全覆蓋並連接於N型汲極65之下表面。第一P型井區661與第二P型井區662皆具有第二P型雜質摻雜濃度，且第二P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第二P型雜質摻雜濃度足以於原生NMOS元件60操作時，防止漏電流流通於N型汲極65與P型基板61之間。
第一N型隔絕區691與第二N型隔絕區692以同一離子植入製程步驟形成於P型磊晶層611中之N型埋層613上的第一絕緣區621與第二絕緣區622外側。第一N型隔絕區691與第二N型隔絕區692皆不在操作區62中。N型埋層613、第一N型隔絕區691與第二N型隔絕區692於P型磊晶層611中形成完全包覆操作 區62的隔絕區，用以電性隔絕原生NMOS元件60與其他形成於P型磊晶層611中的半導體元件。
在一種實施例中，P型磊晶層611具有體積電阻率45Ohm-cm。
在一種實施例中，於操作區62中，P型磊晶層611中除了N型源極64與N型汲極65之外，沒有其他N型區域。
圖7根據本發明之另一實施例顯示原生NMOS元件70之剖視示意圖。如圖7所示，原生NMOS元件70包含：P型磊晶層711、N型埋層713、第一絕緣區721、第二絕緣區722、閘極73、N型源極74、N型汲極75、第一P型井區761、第二P型井區762、P型接觸極712、第一N型隔絕區791、第二N型隔絕區792、第一P型袋狀(pocket)區771以及第二P型袋狀區772。
P型磊晶層711形成於P型基板71上，具有P型導電型。P型磊晶層711具有第一P型雜質摻雜濃度。P型磊晶層711於垂直方向(如圖7中之實線箭號方向所示意，下同)上，具有相對之上表面71a與下表面71b。P型基板71例如但不限於為一P型或N型的半導體P型基板。P型磊晶層711例如以磊晶的步驟，形成於P型基板71上。部分P型磊晶層711用以提供原生NMOS元件70在導通操作中之導通電流通道。
N型埋層713形成並連接於P型磊晶層711下方，並於操作區72中完全覆蓋P型磊晶層711。
請繼續參閱圖7，第一絕緣區721與第二絕緣區722形成於P型磊晶層711上。第一絕緣區721與第二絕緣區722用以定義操作區72於第一絕緣區721與第二絕緣區722之間。第一絕緣區721與第二絕緣區722例如但不限於為如圖7所示之淺溝槽隔絕(shallow trench isolation,STI)結構。
請繼續參閱圖7，第一P型井區761與第二P型井區762，以同一離子植入製程步驟形成於P型磊晶層711中，具有P型導電型。閘極73形成於操作區72 中之P型磊晶層721上。閘極73包含導電層、間隔層以及介電層，其中介電層位於上表面71a上並連接於上表面71a，此為本領域中具有通常知識者所熟知，在此不予贅述。N型源極74與N型汲極75，以同一離子植入製程步驟形成於操作區72中之P型磊晶層711中，且N型源極74與N型汲極75分別位於閘極73兩側之外部下方第一P型井區761與第二P型井區762上。N型源極74與N型汲極75皆位於上表面71a下並連接於上表面71a，具有N型導電型。P型接觸極712形成於P型磊晶層711中，位於上表面71a下並連接於上表面71a，具有P型導電型，用以作為第一P型井區761、P型磊晶層711與第二P型井區762的電性接點。
請繼續參閱圖7，第一P型井區761完全覆蓋並連接於N型源極74之下表面。第二P型井區762完全覆蓋並連接於N型汲極75之下表面。第一P型井區761與第二P型井區762皆具有第二P型雜質摻雜濃度，且第二P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第二P型雜質摻雜濃度足以於原生NMOS元件70操作時，防止漏電流流通於N型汲極75與P型基板71之間。
第一N型隔絕區791與第二N型隔絕區792以同一離子植入製程步驟形成於P型磊晶層711中之N型埋層713上的第一絕緣區721與第二絕緣區722外側。第一N型隔絕區791與第二N型隔絕區792皆不在操作區72中。N型埋層713、第一N型隔絕區791與第二N型隔絕區792於P型磊晶層711中形成完全包覆操作區72的隔絕區，用以電性隔絕原生NMOS元件70與其他形成於P型磊晶層711中的半導體元件。
第一P型袋狀區771與第二P型袋狀區772，以同一離子植入製程步驟分別形成於P型磊晶層711中之閘極73正下方的第一P型井區761與第二P型井區762外側。第一P型袋狀區771與第二P型袋狀區772皆具有第三P型雜質摻雜濃度，且第三P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第三P型雜質摻雜濃 度足以於原生NMOS元件70關斷時，防止漏電流流通於N型汲極75與N型源極74之間。
在一種實施例中，P型磊晶層711具有體積電阻率45Ohm-cm。
在一種實施例中，於操作區72中，P型磊晶層711中除了N型源極74與N型汲極75之外，沒有其他N型區域。
圖8根據本發明之另一實施例顯示原生NMOS元件80之剖視示意圖。如圖8所示，原生NMOS元件80包含：P型磊晶層811、N型埋層813、第一絕緣區821、第二絕緣區822、閘極83、N型源極84、N型汲極85、第一P型井區861、第二P型井區862、P型接觸極812、第一N型輕摻雜汲極(lightly doped drain,LDD)區881、第二N型輕摻雜汲極區882、第一N型隔絕區891以及第二N型隔絕區892。
P型磊晶層811形成於P型基板81上，具有P型導電型。P型磊晶層811具有第一P型雜質摻雜濃度。P型磊晶層811於垂直方向(如圖8中之實線箭號方向所示意，下同)上，具有相對之上表面81a與下表面81b。P型基板81例如但不限於為一P型或N型的半導體P型基板。P型磊晶層811例如以磊晶的步驟，形成於P型基板81上。部分P型磊晶層811用以提供原生NMOS元件80在導通操作中之導通電流通道。
N型埋層813形成並連接於P型磊晶層811下方，並於操作區82中完全覆蓋P型磊晶層811。
請繼續參閱圖8，第一絕緣區821與第二絕緣區822形成於P型磊晶層811上。第一絕緣區821與第二絕緣區822用以定義操作區82於第一絕緣區821與第二絕緣區822之間。第一絕緣區821與第二絕緣區822例如但不限於為如圖8所示之淺溝槽隔絕(shallow trench isolation,STI)結構。
請繼續參閱圖8，第一P型井區861與第二P型井區862，以同一離子植入製程步驟形成於P型磊晶層811中，具有P型導電型。閘極83形成於操作區82 中之P型磊晶層821上。閘極83包含導電層、間隔層以及介電層，其中介電層位於上表面81a上並連接於上表面81a，此為本領域中具有通常知識者所熟知，在此不予贅述。N型源極84與N型汲極85，以同一離子植入製程步驟形成於操作區82中之P型磊晶層811中，且N型源極84與N型汲極85分別位於閘極83兩側之外部下方第一P型井區861與第二P型井區862上。N型源極84與N型汲極85皆位於上表面81a下並連接於上表面81a，具有N型導電型。P型接觸極812形成於P型磊晶層811中，位於上表面81a下並連接於上表面81a，具有P型導電型，用以作為第一P型井區861、P型磊晶層811與第二P型井區862的電性接點。
請繼續參閱圖8，第一P型井區861完全覆蓋並連接於N型源極84之下表面。第二P型井區862完全覆蓋並連接於N型汲極85之下表面。第一P型井區861與第二P型井區862皆具有第二P型雜質摻雜濃度，且第二P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第二P型雜質摻雜濃度足以於原生NMOS元件80操作時，防止漏電流流通於N型汲極85與P型基板81之間。
第一N型隔絕區891與第二N型隔絕區892以同一離子植入製程步驟形成於P型磊晶層811中之N型埋層813上的第一絕緣區821與第二絕緣區822外側。第一N型隔絕區891與第二N型隔絕區892皆不在操作區82中。N型埋層813、第一N型隔絕區891與第二N型隔絕區892於P型磊晶層811中形成完全包覆操作區82的隔絕區，用以電性隔絕原生NMOS元件80與其他形成於P型磊晶層811中的半導體元件。
第一N型輕摻雜汲極區881與第二N型輕摻雜汲極區882，以同一離子植入製程步驟分別形成於P型磊晶層811中之閘極83正下方的源極84與汲極85外側。第一N型輕摻雜汲極區881與第二N型輕摻雜汲極區882分別連接P型磊晶層811中之閘極83正下方的源極84與汲極85外側。第一N型輕摻雜汲極區881與 第二N型輕摻雜汲極區882用以減弱汲極85電場、以改進熱電子注入(hot carrier injection,HCI)效應。
在一種實施例中，P型磊晶層811具有體積電阻率45Ohm-cm。
在一種實施例中，於操作區82中，P型磊晶層811中除了N型源極84、N型汲極85、第一N型輕摻雜汲極區881以及第二N型輕摻雜汲極區882之外，沒有其他N型區域。
圖9根據本發明之另一實施例顯示原生NMOS元件90之剖視示意圖。如圖9所示，原生NMOS元件90包含：P型磊晶層911、第一絕緣區921、第二絕緣區922、閘極93、N型源極94、N型汲極95、第一P型井區961、第二P型井區962、P型接觸極912、第一P型袋狀區971、第二P型袋狀區972、第一N型輕摻雜汲極(lightly doped drain,LDD)區981以及第二N型輕摻雜汲極區982。
P型磊晶層911形成於P型基板91上，具有P型導電型。P型磊晶層911具有第一P型雜質摻雜濃度。P型磊晶層911於垂直方向(如圖9中之實線箭號方向所示意，下同)上，具有相對之上表面91a與下表面91b。P型基板91例如但不限於為一P型的半導體基板。P型磊晶層911例如以磊晶的步驟，形成於P型基板91上。部分P型磊晶層911用以提供原生NMOS元件90在導通操作中之導通電流通道。
請繼續參閱圖9，第一絕緣區921與第二絕緣區922形成於P型磊晶層911上。第一絕緣區921與第二絕緣區922用以定義操作區92於第一絕緣區921與第二絕緣區922之間。第一絕緣區921與第二絕緣區922例如但不限於為如圖9所示之淺溝槽隔絕(shallow trench isolation,STI)結構。
請繼續參閱圖9，第一P型井區961與第二P型井區962，以同一離子植入製程步驟形成於P型磊晶層911中，具有P型導電型。閘極93形成於操作區92中之P型磊晶層921上。閘極93包含導電層、間隔層以及介電層，其中介電層位於 上表面91a上並連接於上表面91a，此為本領域中具有通常知識者所熟知，在此不予贅述。N型源極94與N型汲極95，以同一離子植入製程步驟形成於操作區92中之P型磊晶層911中，且N型源極94與N型汲極95分別位於閘極93兩側之外部下方第一P型井區961與第二P型井區962上。N型源極94與N型汲極95皆位於上表面91a下並連接於上表面91a，具有N型導電型。P型接觸極912形成於P型磊晶層911中，位於上表面91a下並連接於上表面91a，具有P型導電型，用以作為第一P型井區961、P型磊晶層911與第二P型井區962的電性接點。
請繼續參閱圖9，第一P型井區961完全覆蓋並連接於N型源極94之下表面。第二P型井區962完全覆蓋並連接於N型汲極95之下表面。第一P型井區961與第二P型井區962皆具有第二P型雜質摻雜濃度，且第二P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第二P型雜質摻雜濃度足以於原生NMOS元件90操作時，防止漏電流流通於N型汲極95與P型基板91之間。
第一N型隔絕區991與第二N型隔絕區992以同一離子植入製程步驟形成於P型磊晶層911中之N型埋層913上的第一絕緣區921與第二絕緣區922外側。第一N型隔絕區991與第二N型隔絕區992皆不在操作區92中。N型埋層913、第一N型隔絕區991與第二N型隔絕區992於P型磊晶層911中形成完全包覆操作區92的隔絕區，用以電性隔絕原生NMOS元件90與其他形成於P型磊晶層911中的半導體元件。
第一P型袋狀區971與第二P型袋狀區972，以同一離子植入製程步驟分別形成於P型磊晶層911中之閘極93正下方的第一P型井區961與第二P型井區962外側。第一P型袋狀區971與第二P型袋狀區972皆具有第三P型雜質摻雜濃度，且第三P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第三P型雜質摻雜濃度足以於原生NMOS元件90關斷時，防止漏電流流通於N型汲極96與N型源極94之間。
第一N型輕摻雜汲極區981與第二N型輕摻雜汲極區982，以同一離子植入製程步驟分別形成於P型磊晶層911中之閘極93正下方的源極94與汲極95外側。第一N型輕摻雜汲極區981與第二N型輕摻雜汲極區982分別連接P型磊晶層911中之閘極93正下方的源極94與汲極95外側。第一N型輕摻雜汲極區981與第二N型輕摻雜汲極區982用以減弱汲極95電場、以改進熱電子注入(hot carrier injection,HCI)效應。
在一種實施例中，P型磊晶層911具有體積電阻率45Ohm-cm。
在一種實施例中，於操作區92中，P型磊晶層911中除了N型源極94、N型汲極95、第一N型輕摻雜汲極區981以及第二N型輕摻雜汲極區982之外，沒有其他N型區域。
請參考圖10A-10K，其係根據本發明之一實施例顯示原生NMOS元件90的製造方法之示意圖。如圖10A所示，首先提供P型基板91。接著如圖10B所示，例如但不限於以離子植入製程步驟，將N型導電型雜質，以加速離子的形式，植入P型基板91中，而在後續P型磊晶層911形成過程中或之後(如圖10C所示)，以熱擴散的方式形成N型埋層913。
接著，請參閱圖10C，形成P型磊晶層911於P型基板91上。P型磊晶層911例如以磊晶的步驟，形成於P型基板91上。如上所述，在形成P型磊晶層911的過程中或之後，以熱擴散的方式形成N型埋層913。P型磊晶層911具有第一P型雜質摻雜濃度。P型磊晶層911於垂直方向(如圖10C中之實線箭號方向所示意，下同)上，具有相對之上表面91a與下表面91b。P型基板91例如但不限於為P型半導體基板。部分P型磊晶層911用以提供原生NMOS元件90在導通操作中之導通電流通道。
接著，請參閱圖10D，例如以同一離子植入製程步驟形成第一N型隔絕區991與第二N型隔絕區992於P型磊晶層911中之N型埋層913上的第一絕緣 區921與第二絕緣區922(之後形成)外側。第一N型隔絕區991與第二N型隔絕區992皆不在操作區92中。N型埋層913、第一N型隔絕區991與第二N型隔絕區992於P型磊晶層911中形成完全包覆操作區92的隔絕區，用以電性隔絕原生NMOS元件90與其他形成於P型磊晶層911中的半導體元件。
接著，請參閱圖10E，例如以同一離子植入製程步驟形成第一P型井區961與第二P型井區962於P型磊晶層911中，具有P型導電型。
接著，請參閱圖10F，例如以同一製程步驟形成第一絕緣區921與第二絕緣區922於P型磊晶層911上。第一絕緣區921與第二絕緣區922用以定義操作區92於第一絕緣區921與第二絕緣區922之間。第一絕緣區921與第二絕緣區922例如但不限於為如圖10F所示之淺溝槽隔絕(shallow trench isolation,STI)結構。
接著，請參閱圖10G，形成閘極93於操作區92中之P型磊晶層921上。閘極93包含導電層、間隔層以及介電層，其中介電層位於上表面91a上並連接於上表面91a，其中介電層位於上表面91a上並連接於上表面91a，此為本領域中具有通常知識者所熟知，在此不予贅述。
接著，請參閱圖10H，於閘極93形成之後，例如但不限於以同一離子植入製程步驟形成N型源極94與N型汲極95於操作區92中之P型磊晶層911中，且N型源極94與N型汲極95分別位於閘極93兩側之外部下方第一P型井區961與第二P型井區962上。N型源極94與N型汲極95皆位於上表面91a下並連接於上表面91a，具有N型導電型。
接著，請參閱圖10I，以一離子植入製程步驟形成P型接觸極912於P型磊晶層911中，位於上表面91a下並連接於上表面91a，具有P型導電型，用以作為第一P型井區961、P型磊晶層911與第二P型井區962的電性接點。其中P型接觸極912與N型源極94於通道方向上鄰接。
接著，請參閱圖10J，以同一離子植入製程步驟分別形成第一N型輕摻雜汲極區981與第二N型輕摻雜汲極區982於P型磊晶層911中之閘極93正下方的源極94與汲極95外側。第一N型輕摻雜汲極區981與第二N型輕摻雜汲極區982分別連接P型磊晶層911中之閘極93正下方的源極94與汲極95外側。第一N型輕摻雜汲極區981與第二N型輕摻雜汲極區982用以減弱汲極95電場、以改進熱電子注入(hot carrier injection,HCI)效應。於垂直方向上，第一N型輕摻雜汲極區981與第二N型輕摻雜汲極區982形成於上表面91a下並連接於上表面91a。
接著，請參閱圖10K，以同一離子植入製程步驟分別形成第一P型袋狀區971與第二P型袋狀區972於P型磊晶層911中之閘極93正下方的第一P型井區961與第二P型井區962外側。第一P型袋狀區971與第二P型袋狀區972皆具有第三P型雜質摻雜濃度，且第三P型雜質摻雜濃度高於第一P型雜質摻雜濃度，且第三P型雜質摻雜濃度足以於原生NMOS元件90關斷時，防止漏電流流通於N型汲極95與N型源極94之間。
在一種實施例中，P型磊晶層911具有體積電阻率45Ohm-cm。
在一種實施例中，於操作區92中，P型磊晶層911中除了N型源極94、N型汲極95、第一N型輕摻雜汲極區981以及第二N型輕摻雜汲極區982之外，沒有其他N型區域。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構，如深井區等；又如，微影技術並不限於光罩技術，亦可包含電子束微影技術。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用， 例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
20:原生NMOS元件
21:P型基板
21a:上表面
21b:下表面
22:操作區
23:閘極
24:N型源極
25:N型汲極
211:P型磊晶層
212:P型接觸極
221:第一絕緣區
222:第二絕緣區
261:第一P型井區
262:第二P型井區

Claims (18)

  1. 一種原生NMOS元件，包含：一P型磊晶層，形成於一P型基板上，該P型磊晶層具有一第一P型雜質摻雜濃度(impurity dopant concentration)；一第一絕緣區與一第二絕緣區，形成於該P型磊晶層上，用以定義一操作區於該第一絕緣區與該第二絕緣區之間；一第一P型井區與一第二P型井區，以同一離子植入製程步驟形成於該P型磊晶層中；一閘極，形成於該操作區中之該P型磊晶層上；以及一N型源極與一N型汲極，以同一離子植入製程步驟形成於該操作區中之該P型磊晶層中，且該N型源極與該N型汲極分別位於該閘極兩側之外部下方該第一P型井區與該第二P型井區上；其中該第一P型井區覆蓋並連接於該N型源極之下表面；其中該第二P型井區覆蓋並連接於該N型汲極之下表面；其中該第一P型井區與該第二P型井區皆具有一第二P型雜質摻雜濃度，且該第二P型雜質摻雜濃度高於該第一P型雜質摻雜濃度，且該第二P型雜質摻雜濃度足以於該原生NMOS元件操作時，防止漏電流流通於該N型汲極與該P型基板之間。
  2. 如請求項1所述之原生NMOS元件，更包含一第一P型袋狀(pocket)區與一第二P型袋狀區，以同一離子植入製程步驟分別形成於該P型磊晶層中之該閘極正下方的該第一P型井區與該第二P型井區外側； 其中該第一P型袋狀區與該第二P型袋狀區皆具有一第三P型雜質摻雜濃度，且該第三P型雜質摻雜濃度高於該第一P型雜質摻雜濃度，且該第三P型雜質摻雜濃度足以於該原生NMOS元件關斷時，防止漏電流流通於該N型汲極與該N型源極之間。
  3. 如請求項1所述之原生NMOS元件，更包含一第一N型輕摻雜汲極(lightly doped drain,LDD)區與一第二N型輕摻雜汲極區，以同一離子植入製程步驟分別形成於該P型磊晶層中之該閘極正下方的該N型源極與該N型汲極外側；其中該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區分別連接該P型磊晶層中之該閘極正下方的該N型源極與該N型汲極外側。
  4. 如請求項2所述之原生NMOS元件，更包含一第一N型輕摻雜汲極(lightly doped drain,LDD)區與一第二N型輕摻雜汲極區，以同一離子植入製程步驟分別形成於該P型磊晶層中之該閘極正下方的該N型源極與該N型汲極外側；其中該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區連接於該P型磊晶層中之該閘極正下方的該N型源極與該N型汲極外側。
  5. 如請求項1所述之原生NMOS元件，其中於該操作區中，該P型磊晶層中除了該N型源極與該N型汲極之外，沒有其他N型區域。
  6. 如請求項3至4中任一項所述之原生NMOS元件，其中於該操作區中，該P型磊晶層中除了該N型源極、該N型汲極、該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區之外，沒有其他N型區域。
  7. 如請求項1至4中任一項所述之原生NMOS元件，更包含：一N型埋層，形成並連接於該P型磊晶層下方，並於該操作區中覆蓋該P型磊晶層；以及一第一N型隔絕區與一第二N型隔絕區，以同一離子植入製程步驟形成於該P型磊晶層中之該N型埋層上的該第一絕緣區與該第二絕緣區外側；其中該第一N型隔絕區與該第二N型隔絕區皆不在該操作區中。
  8. 如請求項7所述之原生NMOS元件，其中當該原生NMOS元件包含該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區時，於該操作區中，該P型磊晶層中除了該N型源極、該N型汲極、該第一N型輕摻雜汲極區、該第二N型輕摻雜汲極區與該N型埋層之外，沒有其他N型區域；其中當該原生NMOS元件不包含該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區時，於該操作區中，該P型磊晶層中除了該N型源極、該N型汲極與該N型埋層之外，沒有其他N型區域。
  9. 如請求項1所述之原生NMOS元件，其中該P型磊晶層具有體積電阻率45Ohm-cm。
  10. 一種原生NMOS元件製造方法，包含：形成一P型磊晶層於一P型基板上，該P型磊晶層具有一第一P型雜質摻雜濃度；形成一第一絕緣區與一第二絕緣區於該P型磊晶層上，以定義一操作區於該第一絕緣區與該第二絕緣區之間； 以同一離子植入製程步驟形成一第一P型井區與一第二P型井區於該P型磊晶層中；形成一閘極於該操作區中之該P型磊晶層上；以及以同一離子植入製程步驟分別形成一N型源極與一N型汲極於該操作區中之該P型磊晶層中，且該N型源極與該N型汲極分別位於該閘極兩側之外部下方該第一P型井區與該第二P型井區上；其中該第一P型井區覆蓋並連接於該N型源極之下表面；其中該第二P型井區覆蓋並連接於該N型汲極之下表面；其中該第一P型井區與該第二P型井區皆具有一第二P型雜質摻雜濃度，且該第二P型雜質摻雜濃度高於該第一P型雜質摻雜濃度，且該第二P型雜質摻雜濃度足以於該原生NMOS元件操作時，防止漏電流流通於該N型汲極與該P型基板之間。
  11. 如請求項10所述之原生NMOS元件製造方法，更包含：以同一離子植入製程步驟分別形成一第一P型袋狀(pocket)區與一第二P型袋狀區於該P型磊晶層中之該閘極正下方的該第一P型井區與該第二P型井區外側；其中該第一P型袋狀區與該第二P型袋狀區皆具有一第三P型雜質摻雜濃度，且該第三P型雜質摻雜濃度高於該第一P型雜質摻雜濃度，且該第三P型雜質摻雜濃度足以於該原生NMOS元件關斷時，防止漏電流流通於該N型汲極與該N型源極之間。
  12. 如請求項10所述之原生NMOS元件製造方法，更包含：以同一離子植入製程步驟分別形成一第一N型輕摻雜汲極(lightly doped drain, LDD)區與一第二N型輕摻雜汲極區於該P型磊晶層中之該閘極正下方的該N型源極與該N型汲極外側；其中該N型輕摻雜汲極區與該第二N型輕摻雜汲極區分別連接該P型磊晶層中之該閘極正下方的該N型源極與該N型汲極外側。
  13. 如請求項11所述之原生NMOS元件製造方法，更包含：以同一離子植入製程步驟分別形成一第一N型輕摻雜汲極(lightly doped drain,LDD)區與一第二N型輕摻雜汲極區於該P型磊晶層中之該閘極正下方的該N型源極與該N型汲極外側；其中該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區連接於該P型磊晶層中之該閘極正下方的該N型源極與該N型汲極外側。
  14. 如請求項10所述之原生NMOS元件製造方法，其中於該操作區中，該P型磊晶層中除了該N型源極與該N型汲極之外，沒有其他N型區域。
  15. 如請求項12至13任一項所述之原生NMOS元件製造方法，其中於該操作區中，該P型磊晶層中除了該N型源極、該N型汲極、該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區之外，沒有其他N型區域。
  16. 如請求項10至13任一項所述之原生NMOS元件製造方法，更包含：形成一N型埋層於該P型磊晶層下方，並於該操作區中覆蓋並連接該P型磊晶層；以及以同一離子植入製程步驟形成一第一N型隔絕區與一第二N型隔絕區於該P型磊晶層中之該N型埋層上的該第一絕緣區與該第二絕緣區外側； 其中該第一N型隔絕區與該第二N型隔絕區皆不在該操作區中。
  17. 如請求項16所述之原生NMOS元件製造方法，其中當該原生NMOS元件包含該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區時，於該操作區中，該P型磊晶層中除了該N型源極、該N型汲極、該第一N型輕摻雜汲極區、該第二N型輕摻雜汲極區與該N型埋層之外，沒有其他N型區域；其中當該原生NMOS元件不包含該第一N型輕摻雜汲極區與該第二N型輕摻雜汲極區時，於該操作區中，該P型磊晶層中除了該N型源極、該N型汲極與該N型埋層之外，沒有其他N型區域。
  18. 如請求項10所述之原生NMOS元件製造方法，其中該P型磊晶層具有體積電阻率45Ohm-cm。
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