JPH09232546A - 不揮発性メモリ装置及びその製造方法 - Google Patents
不揮発性メモリ装置及びその製造方法Info
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- JPH09232546A JPH09232546A JP9033761A JP3376197A JPH09232546A JP H09232546 A JPH09232546 A JP H09232546A JP 9033761 A JP9033761 A JP 9033761A JP 3376197 A JP3376197 A JP 3376197A JP H09232546 A JPH09232546 A JP H09232546A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 50
- 239000012535 impurity Substances 0.000 claims abstract description 187
- 238000000034 method Methods 0.000 claims abstract description 28
- 229920002120 photoresistant polymer Polymers 0.000 claims description 58
- 238000002955 isolation Methods 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 40
- 239000004065 semiconductor Substances 0.000 claims description 31
- 238000005468 ion implantation Methods 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 150000002500 ions Chemical class 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 239000007943 implant Substances 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 230000006866 deterioration Effects 0.000 abstract description 2
- 230000002459 sustained effect Effects 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 18
- -1 Boron ions Chemical class 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【課題】 不揮発性メモリ装置及びその製造方法を提供
する。 【解決手段】 本発明の不揮発性メモリ装置において
は、高電圧トランジスタがＬＤＤ構造を有する。かつ、
素子分離酸化膜２１０、２１２、２１４、２１６、２１
８の縁部領域に沿って形成され、高濃度のソ−ス／ドレ
イン領域２９０、３００とチャンネルストッパ領域１８
０、２００との間にソ−ス／ドレイン領域の不純物より
濃度の低い同一の導電型の不純物がド−ピングされてい
る不純物領域２００′、１８０′が形成される。これに
より、ブレ−クダウン電圧に対する耐圧特性が強く、パ
ンチスル−特性の低下がなくて信頼度が向上される。か
つ、製造工程が単純になり、生産収率を高めることがで
きる。
する。 【解決手段】 本発明の不揮発性メモリ装置において
は、高電圧トランジスタがＬＤＤ構造を有する。かつ、
素子分離酸化膜２１０、２１２、２１４、２１６、２１
８の縁部領域に沿って形成され、高濃度のソ−ス／ドレ
イン領域２９０、３００とチャンネルストッパ領域１８
０、２００との間にソ−ス／ドレイン領域の不純物より
濃度の低い同一の導電型の不純物がド−ピングされてい
る不純物領域２００′、１８０′が形成される。これに
より、ブレ−クダウン電圧に対する耐圧特性が強く、パ
ンチスル−特性の低下がなくて信頼度が向上される。か
つ、製造工程が単純になり、生産収率を高めることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ装置
及びその製造方法に係り、特に不揮発性メモリ装置の周
辺回路部のトランジスタの構造及びその製造方法に関す
る。
及びその製造方法に係り、特に不揮発性メモリ装置の周
辺回路部のトランジスタの構造及びその製造方法に関す
る。
【０００２】
【従来の技術】メモリ素子を記憶保持側面から分類する
と、不揮発性メモリと揮発性メモリに分けられる。この
うちの不揮発性メモリ素子においては、データを貯蔵す
るメモリセルは半導体基板上にトンネル酸化膜を介して
形成された浮遊ゲートと、前記浮遊ゲート上にＯＮＯ
（Oxide/Nitride/Oxide)膜を介して形成された制御ゲー
トとから構成される。
と、不揮発性メモリと揮発性メモリに分けられる。この
うちの不揮発性メモリ素子においては、データを貯蔵す
るメモリセルは半導体基板上にトンネル酸化膜を介して
形成された浮遊ゲートと、前記浮遊ゲート上にＯＮＯ
（Oxide/Nitride/Oxide)膜を介して形成された制御ゲー
トとから構成される。
【０００３】不揮発性メモリセルの動作は、消去、プロ
グラミング及び読出しの三種の動作からなる。具体的に
は、プログラミング動作は、ドレインには６〜７Ｖの電
圧を、ゲートには約１２Ｖの高電圧を印加してチャンネ
ルホット電子注入により浮遊ゲートを電子で充填させる
ことにより行われる。消去動作は、ゲートを接地（Ｖｇ
＝０Ｖ）させ、ソースに高電圧（例えば、Ｖｓ＝１２
Ｖ）を印加してソースにＦ−Ｎトンネリング（Fowler-N
ordheim tunneling)を引き起こして浮遊ゲートの電子を
放電させることにより行われる。読出し動作は、消去及
びプログラミング動作によりセルを通して流れる電流の
存在可否に応じて“ＯＮ”又は“ＯＦＦ”状態を感知す
ることにより行われる。
グラミング及び読出しの三種の動作からなる。具体的に
は、プログラミング動作は、ドレインには６〜７Ｖの電
圧を、ゲートには約１２Ｖの高電圧を印加してチャンネ
ルホット電子注入により浮遊ゲートを電子で充填させる
ことにより行われる。消去動作は、ゲートを接地（Ｖｇ
＝０Ｖ）させ、ソースに高電圧（例えば、Ｖｓ＝１２
Ｖ）を印加してソースにＦ−Ｎトンネリング（Fowler-N
ordheim tunneling)を引き起こして浮遊ゲートの電子を
放電させることにより行われる。読出し動作は、消去及
びプログラミング動作によりセルを通して流れる電流の
存在可否に応じて“ＯＮ”又は“ＯＦＦ”状態を感知す
ることにより行われる。
【０００４】このようなメモリセルの動作遂行に必要な
周辺トランジスタは一般的に低電圧ＰＭＯＳトランジス
タ、高電圧ＮＭＯＳトランジスタ及び低電圧ＮＭＯＳト
ランジスタから構成される。図１乃至図６は、従来の不
揮発性メモリ装置において、周辺トランジスタを構成す
る高電圧ＮＭＯＳトランジスタ、低電圧ＮＭＯＳトラン
ジスタ及び低電圧ＰＭＯＳトランジスタの製造方法を説
明するための断面図である。
周辺トランジスタは一般的に低電圧ＰＭＯＳトランジス
タ、高電圧ＮＭＯＳトランジスタ及び低電圧ＮＭＯＳト
ランジスタから構成される。図１乃至図６は、従来の不
揮発性メモリ装置において、周辺トランジスタを構成す
る高電圧ＮＭＯＳトランジスタ、低電圧ＮＭＯＳトラン
ジスタ及び低電圧ＰＭＯＳトランジスタの製造方法を説
明するための断面図である。
【０００５】まず、図１に示したように、Ｐ型の半導体
基板１４に通常のウェル形成工程を施してＮウェル１０
及びＰウェル１２を形成する。後続く工程を通して前記
Ｎウェル１０の上には低電圧ＰＭＯＳトランジスタが、
Ｐウェル１２の上には低電圧ＮＭＯＳトランジスタが、
Ｐ型の半導体基板１４の上には高電圧ＮＭＯＳトランジ
スタが形成される。次いで、前段階の結果物の全面にパ
ッド酸化膜及び窒化膜を順次に形成した後、順次にパタ
ニングして活性領域を定義するパッド酸化膜パターン１
６及び窒化膜パターン１８を形成する。次に、パッド酸
化膜パターン１６及び窒化膜パターン１８が形成された
結果物上にＰウェル１２を露出させる第１フォトレジス
トパターン２０を形成した後、これをマスクとして用い
てＰ型の不純物、例えばボロンイオンを注入してＮ- チ
ャンネルストッパ２４を形成する。
基板１４に通常のウェル形成工程を施してＮウェル１０
及びＰウェル１２を形成する。後続く工程を通して前記
Ｎウェル１０の上には低電圧ＰＭＯＳトランジスタが、
Ｐウェル１２の上には低電圧ＮＭＯＳトランジスタが、
Ｐ型の半導体基板１４の上には高電圧ＮＭＯＳトランジ
スタが形成される。次いで、前段階の結果物の全面にパ
ッド酸化膜及び窒化膜を順次に形成した後、順次にパタ
ニングして活性領域を定義するパッド酸化膜パターン１
６及び窒化膜パターン１８を形成する。次に、パッド酸
化膜パターン１６及び窒化膜パターン１８が形成された
結果物上にＰウェル１２を露出させる第１フォトレジス
トパターン２０を形成した後、これをマスクとして用い
てＰ型の不純物、例えばボロンイオンを注入してＮ- チ
ャンネルストッパ２４を形成する。
【０００６】図２に示したように、第１フォトレジスト
パターン２０を取り除いた後、その結果物上に高電圧Ｎ
ＭＯＳトランジスタが形成されるＰ型の半導体基板１４
の一部を露出させる第２フォトレジストパターン２６を
形成する。次いで、第２フォトレジストパターン２６を
マスクとして用いてＰ型の不純物２８、例えばボロンイ
オンを注入してＮ- チャンネルストッパ３０を形成す
る。この際、第２フォトレジストパターン２６は、高電
圧ＮＭＯＳトランジスタが形成される活性領域を定義す
るフィールド酸化膜が形成される領域を所定の距離ｄほ
ど覆うように形成されている。したがって、後続く工程
で高電圧ＮＭＯＳトランジスタをＮ- 不純物領域がＮ+
不純物領域を完全に取り囲む、いわば二重拡散ドレイン
（Double Diffused Drain ：以下、ＤＤＤという）構造
で形成しても、Ｎ- 不純物領域は前記Ｎ- チャンネルス
トッパ３０から所定の距離ほど離間する。これにより、
トランジスタのブレークダウン電圧が増えるため、上述
した方法は高電圧を用いる周辺回路の設計時に多用され
る。
パターン２０を取り除いた後、その結果物上に高電圧Ｎ
ＭＯＳトランジスタが形成されるＰ型の半導体基板１４
の一部を露出させる第２フォトレジストパターン２６を
形成する。次いで、第２フォトレジストパターン２６を
マスクとして用いてＰ型の不純物２８、例えばボロンイ
オンを注入してＮ- チャンネルストッパ３０を形成す
る。この際、第２フォトレジストパターン２６は、高電
圧ＮＭＯＳトランジスタが形成される活性領域を定義す
るフィールド酸化膜が形成される領域を所定の距離ｄほ
ど覆うように形成されている。したがって、後続く工程
で高電圧ＮＭＯＳトランジスタをＮ- 不純物領域がＮ+
不純物領域を完全に取り囲む、いわば二重拡散ドレイン
（Double Diffused Drain ：以下、ＤＤＤという）構造
で形成しても、Ｎ- 不純物領域は前記Ｎ- チャンネルス
トッパ３０から所定の距離ほど離間する。これにより、
トランジスタのブレークダウン電圧が増えるため、上述
した方法は高電圧を用いる周辺回路の設計時に多用され
る。
【０００７】次に、図３に示したように、第２フォトレ
ジストパターン２６を取り除いた後、酸化工程を通して
フィールド酸化膜３２を形成する。その後、パッド酸化
膜パターン１６及び窒化膜パターン１８を取り除いた
後、低電圧ＰＭＯＳトランジスタ及び低電圧ＮＭＯＳト
ランジスタのゲート酸化膜３４と高電圧ＮＭＯＳトラン
ジスタのゲート酸化膜３６をそれぞれ成長させる。この
際、高電圧トランジスタのゲート酸化膜３６の厚さが低
電圧トランジスタのゲート酸化膜３４より厚く形成され
る。引き続き、ゲート酸化膜３４，３６の上にゲート電
極３８を形成した後、低電圧ＰＭＯＳトランジスタが形
成される活性領域を露出させる第３フォトレジストパタ
ーン４０を形成する。第３フォトレジストパターン４０
とゲート電極３８をイオン注入マスクとしてＰ+ 不純物
イオン４２を注入して低電圧ＰＭＯＳトランジスタのソ
ース／ドレイン領域４３を形成する。
ジストパターン２６を取り除いた後、酸化工程を通して
フィールド酸化膜３２を形成する。その後、パッド酸化
膜パターン１６及び窒化膜パターン１８を取り除いた
後、低電圧ＰＭＯＳトランジスタ及び低電圧ＮＭＯＳト
ランジスタのゲート酸化膜３４と高電圧ＮＭＯＳトラン
ジスタのゲート酸化膜３６をそれぞれ成長させる。この
際、高電圧トランジスタのゲート酸化膜３６の厚さが低
電圧トランジスタのゲート酸化膜３４より厚く形成され
る。引き続き、ゲート酸化膜３４，３６の上にゲート電
極３８を形成した後、低電圧ＰＭＯＳトランジスタが形
成される活性領域を露出させる第３フォトレジストパタ
ーン４０を形成する。第３フォトレジストパターン４０
とゲート電極３８をイオン注入マスクとしてＰ+ 不純物
イオン４２を注入して低電圧ＰＭＯＳトランジスタのソ
ース／ドレイン領域４３を形成する。
【０００８】図４に示したように、第３フォトレジスト
パターン４０を取り除いた後、低電圧ＮＭＯＳトランジ
スタが形成される領域を露出させる第４フォトレジスト
パターン４４を形成する。次に、第４フォトレジストパ
ターン４４とゲート電極３８をイオン注入マスクとして
Ｎ- 不純物イオン４６を、５×１０12〜１×１０13cm -2
のドーズ、４０〜６０ｋｅＶで注入して低電圧ＮＭＯＳ
トランジスタの第１ソース／ドレイン領域４８を形成す
る。
パターン４０を取り除いた後、低電圧ＮＭＯＳトランジ
スタが形成される領域を露出させる第４フォトレジスト
パターン４４を形成する。次に、第４フォトレジストパ
ターン４４とゲート電極３８をイオン注入マスクとして
Ｎ- 不純物イオン４６を、５×１０12〜１×１０13cm -2
のドーズ、４０〜６０ｋｅＶで注入して低電圧ＮＭＯＳ
トランジスタの第１ソース／ドレイン領域４８を形成す
る。
【０００９】次に、図５に示したように、第４フォトレ
ジストパターン４４を取り除いた後、ゲート電極３８の
側壁に酸化膜スペーサ４９を形成する。次いで、低電圧
ＮＭＯＳトランジスタが形成される領域を露出させる第
５フォトレジストパターン５０を形成した後、第５フォ
トレジストパターン５０、ゲート電極３８及びスペーサ
４９をイオン注入マスクとして用いてＮ+ 不純物イオン
５２を、５×１０15cm -2のドーズ、４０〜８０ｋｅＶで
注入して低電圧ＮＭＯＳトランジスタの第２ソース／ド
レイン領域５４を形成してＬＤＤ構造の低電圧ＮＭＯＳ
トランジスタを完成する。
ジストパターン４４を取り除いた後、ゲート電極３８の
側壁に酸化膜スペーサ４９を形成する。次いで、低電圧
ＮＭＯＳトランジスタが形成される領域を露出させる第
５フォトレジストパターン５０を形成した後、第５フォ
トレジストパターン５０、ゲート電極３８及びスペーサ
４９をイオン注入マスクとして用いてＮ+ 不純物イオン
５２を、５×１０15cm -2のドーズ、４０〜８０ｋｅＶで
注入して低電圧ＮＭＯＳトランジスタの第２ソース／ド
レイン領域５４を形成してＬＤＤ構造の低電圧ＮＭＯＳ
トランジスタを完成する。
【００１０】図６に示したように、第５フォトレジスト
パターン５０を取り除いた後、高電圧ＮＭＯＳトランジ
スタが形成される領域を露出させる第６フォトレジスト
パターン５６を形成する。第６フォトレジストパターン
５６、ゲート電極３８及びスペーサ４９をイオン注入マ
スクとして用いてリンイオンと砒素イオン５８を同時に
注入する。この際、リンイオンは１×１０14〜１×１０
15cm-2のドーズ、砒素イオンは５×１０15cm-2のドーズ
として１００ｋｅｖ程度で注入する。次いで、高温アニ
ーリングを施すと、リンイオンがさらに速く拡散するた
め、リンイオンからなるＮ- 不純物領域６２がＮ+ 不純
物領域６０を完全に取り囲むＤＤＤ構造の高電圧ＮＭＯ
Ｓトランジスタが完成される。
パターン５０を取り除いた後、高電圧ＮＭＯＳトランジ
スタが形成される領域を露出させる第６フォトレジスト
パターン５６を形成する。第６フォトレジストパターン
５６、ゲート電極３８及びスペーサ４９をイオン注入マ
スクとして用いてリンイオンと砒素イオン５８を同時に
注入する。この際、リンイオンは１×１０14〜１×１０
15cm-2のドーズ、砒素イオンは５×１０15cm-2のドーズ
として１００ｋｅｖ程度で注入する。次いで、高温アニ
ーリングを施すと、リンイオンがさらに速く拡散するた
め、リンイオンからなるＮ- 不純物領域６２がＮ+ 不純
物領域６０を完全に取り囲むＤＤＤ構造の高電圧ＮＭＯ
Ｓトランジスタが完成される。
【００１１】上述した方法によれば、高電圧ＮＭＯＳト
ランジスタのＮ- 不純物領域６２を前記Ｎ- チャンネル
ストッパ３０から所定の距離ほど離間するため、低電圧
ＮＭＯＳトランジスタのチャンネルストッパを形成する
ための第１フォトレジストパターン２０とは別途に高電
圧ＮＭＯＳトランジスタのチャンネルストッパを形成す
るための第２フォトレジストパターン２６を形成しなけ
ればならない。
ランジスタのＮ- 不純物領域６２を前記Ｎ- チャンネル
ストッパ３０から所定の距離ほど離間するため、低電圧
ＮＭＯＳトランジスタのチャンネルストッパを形成する
ための第１フォトレジストパターン２０とは別途に高電
圧ＮＭＯＳトランジスタのチャンネルストッパを形成す
るための第２フォトレジストパターン２６を形成しなけ
ればならない。
【００１２】かつ、高電圧ＮＭＯＳトランジスタをＤＤ
Ｄ構造とするためには、低電圧ＮＭＯＳトランジスタの
ソース／ドレインを形成する段階と、高電圧ＮＭＯＳト
ランジスタのソース／ドレインを形成する段階を分離し
て行う。したがって、ＤＤＤ構造を有する高電圧ＮＭＯ
Ｓトランジスタを形成するための第６フォトレジストパ
ターン５６を形成する工程をさらに必要とするので、そ
の工程が複雑になる。
Ｄ構造とするためには、低電圧ＮＭＯＳトランジスタの
ソース／ドレインを形成する段階と、高電圧ＮＭＯＳト
ランジスタのソース／ドレインを形成する段階を分離し
て行う。したがって、ＤＤＤ構造を有する高電圧ＮＭＯ
Ｓトランジスタを形成するための第６フォトレジストパ
ターン５６を形成する工程をさらに必要とするので、そ
の工程が複雑になる。
【００１３】さらに、１００ｋｅＶ程度の高いエネルギ
ーで注入されて形成された高電圧ＮＭＯＳトランジスタ
のＮ- 不純物領域６２が側面拡散してパンチスルー（pu
ntch-through）特性を低下させるおそれがある。しかし
ながら、上述した方法により形成された従来の不揮発性
メモリ装置の場合、消去動作時はソースに１２Ｖ程度の
高い電圧が印加されるので、寄生的な正孔によりソース
漏れ電流が増大する。すなわち、このような消去動作
は、メモリセルをサブミクロン級以下とすることを困難
にする。このようなホット正孔の発生による漏れ電流の
増加は、消去動作時のゲートにネガティブバイアスを印
加することにより解決できる。しかしながら、ネガティ
ブバイアスをゲートに印加するためには、周辺回路部に
高電圧ＰＭＯＳトランジスタがあるべきである。したが
って、従来の低電圧ＰＭＯＳトランジスタ、高電圧ＮＭ
ＯＳトランジスタ及び低電圧ＮＭＯＳトランジスタから
構成された周辺回路部に高電圧ＰＭＯＳトランジスタを
さらに形成する方法が提案された。このように高電圧Ｐ
ＭＯＳトランジスタを含む不揮発性メモリ装置の周辺回
路部を製造する方法は、図１乃至図６に示した方法と同
様に行われる。
ーで注入されて形成された高電圧ＮＭＯＳトランジスタ
のＮ- 不純物領域６２が側面拡散してパンチスルー（pu
ntch-through）特性を低下させるおそれがある。しかし
ながら、上述した方法により形成された従来の不揮発性
メモリ装置の場合、消去動作時はソースに１２Ｖ程度の
高い電圧が印加されるので、寄生的な正孔によりソース
漏れ電流が増大する。すなわち、このような消去動作
は、メモリセルをサブミクロン級以下とすることを困難
にする。このようなホット正孔の発生による漏れ電流の
増加は、消去動作時のゲートにネガティブバイアスを印
加することにより解決できる。しかしながら、ネガティ
ブバイアスをゲートに印加するためには、周辺回路部に
高電圧ＰＭＯＳトランジスタがあるべきである。したが
って、従来の低電圧ＰＭＯＳトランジスタ、高電圧ＮＭ
ＯＳトランジスタ及び低電圧ＮＭＯＳトランジスタから
構成された周辺回路部に高電圧ＰＭＯＳトランジスタを
さらに形成する方法が提案された。このように高電圧Ｐ
ＭＯＳトランジスタを含む不揮発性メモリ装置の周辺回
路部を製造する方法は、図１乃至図６に示した方法と同
様に行われる。
【００１４】しかしながら、かかる不揮発性メモリ装置
の周辺回路部は高電圧ＰＭＯＳトランジスタが形成され
る領域にＰ- チャンネルストッパを形成するためのフォ
トレジストパターンと、高電圧ＰＭＯＳトランジスタの
ソース／ドレイン領域を高電圧ＮＭＯＳトランジスタと
同様のＤＤＤ構造とするためのフォトレジストパターン
を形成する段階をさらに必要とするため、工程はさらに
複雑になる。かつ、高電圧ＮＭＯＳトランジスタのＮ-
不純物領域が側面拡散してパンチスルー特性を低下する
問題も依然として存在する。
の周辺回路部は高電圧ＰＭＯＳトランジスタが形成され
る領域にＰ- チャンネルストッパを形成するためのフォ
トレジストパターンと、高電圧ＰＭＯＳトランジスタの
ソース／ドレイン領域を高電圧ＮＭＯＳトランジスタと
同様のＤＤＤ構造とするためのフォトレジストパターン
を形成する段階をさらに必要とするため、工程はさらに
複雑になる。かつ、高電圧ＮＭＯＳトランジスタのＮ-
不純物領域が側面拡散してパンチスルー特性を低下する
問題も依然として存在する。
【００１５】
【発明が解決しようとする課題】本発明の目的は、高電
圧トランジスタ及び低電圧トランジスタのソース／ドレ
イン領域の構造が同一でブレークダウン電圧を増やし、
かつ、パンチスルー特性を低下させない信頼度の高い不
揮発性メモリ装置を提供することにある。本発明の他の
目的は、単純な製造工程により信頼性のある高電圧ＰＭ
ＯＳトランジスタと高電圧ＮＭＯＳトランジスタを具現
する製造方法を提供するにことにある。
圧トランジスタ及び低電圧トランジスタのソース／ドレ
イン領域の構造が同一でブレークダウン電圧を増やし、
かつ、パンチスルー特性を低下させない信頼度の高い不
揮発性メモリ装置を提供することにある。本発明の他の
目的は、単純な製造工程により信頼性のある高電圧ＰＭ
ＯＳトランジスタと高電圧ＮＭＯＳトランジスタを具現
する製造方法を提供するにことにある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
に本発明は、第１導電型の半導体基板と、前記半導体基
板内に形成された第２導電型の第１ウェル領域と、前記
半導体基板内に形成された第１導電型の第２ウェル領域
と、前記第１及び第２ウェル領域上に形成されて複数の
活性領域を定義する複数の素子分離酸化膜と、前記複数
の活性領域のうち、一部の活性領域に形成された第１酸
化膜と、前記第１酸化膜上に形成された第１電極と、前
記第１酸化膜が形成された活性領域を除く残り活性領域
に形成され、前記第１酸化膜より厚い第２酸化膜と、第
２酸化膜上に形成された第２電極と、前記複数の素子分
離酸化膜の下部に形成され、素子分離酸化膜が形成され
たウェル領域と同一の導電型を有する第１不純物領域
と、前記第１及び第２電極の下部の活性領域に形成さ
れ、前記第１不純物領域の導電型と反対の導電型を有す
る第２不純物領域と、前記第２不純物領域と前記素子分
離酸化膜との間に形成され、前記第１不純物領域の導電
型と反対の導電型を有し、前記第２不純物領域の濃度よ
り高いドーピング濃度を有する第３不純物領域と、前記
素子分離酸化膜の縁部領域に沿って形成され、第２電極
の下部のウェル領域内に形成された前記第３不純物領域
と前記第１不純物領域との間に形成され、前記第１不純
物領域と反対の導電型を有し、前記第３不純物領域の濃
度より低いドーピング濃度を有する第４不純物領域とを
含むことを特徴とする不揮発性メモリ装置を提供する。
に本発明は、第１導電型の半導体基板と、前記半導体基
板内に形成された第２導電型の第１ウェル領域と、前記
半導体基板内に形成された第１導電型の第２ウェル領域
と、前記第１及び第２ウェル領域上に形成されて複数の
活性領域を定義する複数の素子分離酸化膜と、前記複数
の活性領域のうち、一部の活性領域に形成された第１酸
化膜と、前記第１酸化膜上に形成された第１電極と、前
記第１酸化膜が形成された活性領域を除く残り活性領域
に形成され、前記第１酸化膜より厚い第２酸化膜と、第
２酸化膜上に形成された第２電極と、前記複数の素子分
離酸化膜の下部に形成され、素子分離酸化膜が形成され
たウェル領域と同一の導電型を有する第１不純物領域
と、前記第１及び第２電極の下部の活性領域に形成さ
れ、前記第１不純物領域の導電型と反対の導電型を有す
る第２不純物領域と、前記第２不純物領域と前記素子分
離酸化膜との間に形成され、前記第１不純物領域の導電
型と反対の導電型を有し、前記第２不純物領域の濃度よ
り高いドーピング濃度を有する第３不純物領域と、前記
素子分離酸化膜の縁部領域に沿って形成され、第２電極
の下部のウェル領域内に形成された前記第３不純物領域
と前記第１不純物領域との間に形成され、前記第１不純
物領域と反対の導電型を有し、前記第３不純物領域の濃
度より低いドーピング濃度を有する第４不純物領域とを
含むことを特徴とする不揮発性メモリ装置を提供する。
【００１７】本発明において、前記第１不純物領域のド
ーピング濃度は前記第１不純物領域が形成されているウ
ェル領域の濃度より高いことが望ましい。かつ、前記目
的を達成するために本発明は、第１導電型の半導体基板
と、前記半導体基板内に形成された第２導電型の第１ウ
ェル領域と、前記半導体基板内に形成された第１導電型
の第２ウェル領域と、前記第１ウェル領域内に形成され
た第１導電型の第３ウェル領域と、前記第１乃至第３ウ
ェル領域上に形成されて複数の活性領域を定義する複数
の素子分離酸化膜と、前記複数の活性領域のうち、第１
及び第２ウェル領域上の一部の活性領域に形成された第
１酸化膜と、前記第１酸化膜上に形成された第１電極
と、前記第１酸化膜が形成された活性領域を除く第１及
び第２ウェル領域上の残り活性領域と第３ウェル領域上
の活性領域に形成され、前記第１酸化膜より厚い第２酸
化膜と、第２酸化膜上に形成された第２電極と、前記複
数の素子分離酸化膜の下部に形成され、素子分離酸化膜
が形成されたウェル領域と同一の導電型を有する第１不
純物領域と、前記第１及び第２電極の下部の活性領域に
形成され、前記第１不純物領域の導電型と反対の導電型
を有する第２不純物領域と、前記第２不純物領域と前記
素子分離酸化膜との間に形成され、前記第１不純物領域
の導電型と反対の導電型を有し、前記第２不純物領域の
濃度より高い濃度を有する第３不純物領域と、前記素子
分離酸化膜の縁部領域に沿って形成され、第２電極の下
部のウェル領域内に形成された前記第３不純物領域と前
記第１不純物領域との間に形成され、前記第１不純物領
域と反対の導電型を有し、前記第３不純物領域の濃度よ
り低いドーピング濃度を有する第４不純物領域とを含む
ことを特徴とする不揮発性メモリ装置を提供する。
ーピング濃度は前記第１不純物領域が形成されているウ
ェル領域の濃度より高いことが望ましい。かつ、前記目
的を達成するために本発明は、第１導電型の半導体基板
と、前記半導体基板内に形成された第２導電型の第１ウ
ェル領域と、前記半導体基板内に形成された第１導電型
の第２ウェル領域と、前記第１ウェル領域内に形成され
た第１導電型の第３ウェル領域と、前記第１乃至第３ウ
ェル領域上に形成されて複数の活性領域を定義する複数
の素子分離酸化膜と、前記複数の活性領域のうち、第１
及び第２ウェル領域上の一部の活性領域に形成された第
１酸化膜と、前記第１酸化膜上に形成された第１電極
と、前記第１酸化膜が形成された活性領域を除く第１及
び第２ウェル領域上の残り活性領域と第３ウェル領域上
の活性領域に形成され、前記第１酸化膜より厚い第２酸
化膜と、第２酸化膜上に形成された第２電極と、前記複
数の素子分離酸化膜の下部に形成され、素子分離酸化膜
が形成されたウェル領域と同一の導電型を有する第１不
純物領域と、前記第１及び第２電極の下部の活性領域に
形成され、前記第１不純物領域の導電型と反対の導電型
を有する第２不純物領域と、前記第２不純物領域と前記
素子分離酸化膜との間に形成され、前記第１不純物領域
の導電型と反対の導電型を有し、前記第２不純物領域の
濃度より高い濃度を有する第３不純物領域と、前記素子
分離酸化膜の縁部領域に沿って形成され、第２電極の下
部のウェル領域内に形成された前記第３不純物領域と前
記第１不純物領域との間に形成され、前記第１不純物領
域と反対の導電型を有し、前記第３不純物領域の濃度よ
り低いドーピング濃度を有する第４不純物領域とを含む
ことを特徴とする不揮発性メモリ装置を提供する。
【００１８】前記他の目的を達成するために本発明は、
第１導電型の半導体基板に第２導電型の第１ウェル領域
と第１導電型の第２ウェルを形成する段階と、前記半導
体基板の全面に酸化膜を形成する段階と、前記酸化膜上
に複数の活性領域を定義するパターンを形成した後、前
記パターンをイオン注入マスクとして用いて第２導電型
の不純物をイオン注入して第２導電型の第１不純物領域
を形成する段階と、前記第１不純物領域が形成された半
導体基板の全面に前記第１不純物領域の一部のみを覆う
フォトレジストパターンを形成する段階と、前記フォト
レジストパターンをイオン注入マスクとして用いて第１
導電型の不純物を基板の全面にイオン注入して前記第１
不純物領域と部分的に重なる第１導電型の第２不純物領
域を形成する段階とを含むことを特徴とする不揮発性メ
モリ装置の製造方法を提供する。
第１導電型の半導体基板に第２導電型の第１ウェル領域
と第１導電型の第２ウェルを形成する段階と、前記半導
体基板の全面に酸化膜を形成する段階と、前記酸化膜上
に複数の活性領域を定義するパターンを形成した後、前
記パターンをイオン注入マスクとして用いて第２導電型
の不純物をイオン注入して第２導電型の第１不純物領域
を形成する段階と、前記第１不純物領域が形成された半
導体基板の全面に前記第１不純物領域の一部のみを覆う
フォトレジストパターンを形成する段階と、前記フォト
レジストパターンをイオン注入マスクとして用いて第１
導電型の不純物を基板の全面にイオン注入して前記第１
不純物領域と部分的に重なる第１導電型の第２不純物領
域を形成する段階とを含むことを特徴とする不揮発性メ
モリ装置の製造方法を提供する。
【００１９】本発明において、前記第２不純物領域の形
成段階後、前記フォトレジストパターンを取り除き、熱
酸化工程を施して素子分離膜酸化膜を形成する段階と、
前記複数の活性領域を定義するパターンを取り除いた
後、前記複数の活性領域の一部には第１厚さの第１酸化
膜を形成し、残り活性領域上には第２厚さの第２酸化膜
を形成する段階と、前記第１及び第２酸化膜上に導電膜
パターンを形成する段階と、前記導電膜パターンと所定
のマスクパターンを用いて各ウェル領域内にウェル領域
の導電型と反対の導電型の不純物を注入して第３不純物
領域を形成する段階と、前記導電膜パターンの側壁にス
ペーサを形成する段階と、前記導電膜パターンと前記ス
ペーサをマスクとして用いてウェル領域と反対の導電型
の不純物をイオン注入して前記第３不純物領域と部分的
に重なる第４不純物領域を形成する段階とをさらに含
む。
成段階後、前記フォトレジストパターンを取り除き、熱
酸化工程を施して素子分離膜酸化膜を形成する段階と、
前記複数の活性領域を定義するパターンを取り除いた
後、前記複数の活性領域の一部には第１厚さの第１酸化
膜を形成し、残り活性領域上には第２厚さの第２酸化膜
を形成する段階と、前記第１及び第２酸化膜上に導電膜
パターンを形成する段階と、前記導電膜パターンと所定
のマスクパターンを用いて各ウェル領域内にウェル領域
の導電型と反対の導電型の不純物を注入して第３不純物
領域を形成する段階と、前記導電膜パターンの側壁にス
ペーサを形成する段階と、前記導電膜パターンと前記ス
ペーサをマスクとして用いてウェル領域と反対の導電型
の不純物をイオン注入して前記第３不純物領域と部分的
に重なる第４不純物領域を形成する段階とをさらに含
む。
【００２０】本発明において、前記第１ウェル領域及び
第２ウェル領域を形成する段階は、前記第２ウェル領域
内に前記第１導電型の第３ウェル領域を形成する段階を
さらに備えることが望ましい。かつ、第４不純物領域の
ドーピング濃度が第３不純物領域の濃度より高く、前記
第１ウェル領域内では、前記第４不純物領域のドーピン
グ濃度が前記第１不純物領域の濃度より高く、前記第２
ウェル領域内では、前記第４不純物領域のドーピング濃
度が前記第２不純物領域の濃度より高く形成されること
が望ましい。
第２ウェル領域を形成する段階は、前記第２ウェル領域
内に前記第１導電型の第３ウェル領域を形成する段階を
さらに備えることが望ましい。かつ、第４不純物領域の
ドーピング濃度が第３不純物領域の濃度より高く、前記
第１ウェル領域内では、前記第４不純物領域のドーピン
グ濃度が前記第１不純物領域の濃度より高く、前記第２
ウェル領域内では、前記第４不純物領域のドーピング濃
度が前記第２不純物領域の濃度より高く形成されること
が望ましい。
【００２１】前記第２酸化膜の厚さは前記第１酸化膜よ
り厚く形成されることが望ましく、前記第１及び第２酸
化膜の形成段階は、前記活性領域の全面に酸化膜を形成
する段階と、前記活性領域上の前記酸化膜を部分的に取
り除く段階と、前記酸化膜が部分的に取り除かれた半導
体基板の全面に酸化膜を再成長させて第１厚さの第１酸
化膜と第２厚さの第２酸化膜を形成する段階とを含むこ
とが望ましい。このように形成された前記第２酸化膜の
厚さは前記第１酸化膜より厚いことが望ましい。
り厚く形成されることが望ましく、前記第１及び第２酸
化膜の形成段階は、前記活性領域の全面に酸化膜を形成
する段階と、前記活性領域上の前記酸化膜を部分的に取
り除く段階と、前記酸化膜が部分的に取り除かれた半導
体基板の全面に酸化膜を再成長させて第１厚さの第１酸
化膜と第２厚さの第２酸化膜を形成する段階とを含むこ
とが望ましい。このように形成された前記第２酸化膜の
厚さは前記第１酸化膜より厚いことが望ましい。
【００２２】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。図７は本発明の第１
実施例による不揮発性メモリ装置の周辺回路部の断面図
であって、低電圧ＮＭＯＳトランジスタ、低電圧ＰＭＯ
Ｓトランジスタ、高電圧ＮＭＯＳトランジスタ及び高電
圧ＰＭＯＳトランジスタから構成されている。具体的に
は、Ｐ型の半導体基板１３０内には、第１ウェルとして
Ｎウェル１１０と、第２ウェルとしてＰウェル１２０と
が形成されている。Ｎウェル１１０の上には低電圧ＰＭ
ＯＳトランジスタ及び高電圧ＰＭＯＳトランジスタが形
成されており、Ｐウェル１２０の上には低電圧ＮＭＯＳ
トランジスタ及び高電圧ＮＭＯＳトランジスタが形成さ
れている。先ず、Ｎウェル１１０の上に形成されたトラ
ンジスタの構造を説明する。高電圧ＰＭＯＳトランジス
タ及び低電圧ＰＭＯＳトランジスタのいずれもＰ+ 不純
物領域２９０とＰ- 不純物領域２７０からなるＬＤＤ
（Lightly Doped Drain)構造を有する。素子分離酸化膜
２１０，２１２，２１４の下部にはウェル領域と同一の
導電型、即ちＮ型の不純物領域としてウェル領域の不純
物の濃度より濃度の高いチャンネルストッパ１８０が形
成されている。ゲート酸化膜２５０，２４０を介して形
成されたゲート電極２６０の側面にはスペーサ３１０が
形成されている。
明の実施の形態を詳しく説明する。図７は本発明の第１
実施例による不揮発性メモリ装置の周辺回路部の断面図
であって、低電圧ＮＭＯＳトランジスタ、低電圧ＰＭＯ
Ｓトランジスタ、高電圧ＮＭＯＳトランジスタ及び高電
圧ＰＭＯＳトランジスタから構成されている。具体的に
は、Ｐ型の半導体基板１３０内には、第１ウェルとして
Ｎウェル１１０と、第２ウェルとしてＰウェル１２０と
が形成されている。Ｎウェル１１０の上には低電圧ＰＭ
ＯＳトランジスタ及び高電圧ＰＭＯＳトランジスタが形
成されており、Ｐウェル１２０の上には低電圧ＮＭＯＳ
トランジスタ及び高電圧ＮＭＯＳトランジスタが形成さ
れている。先ず、Ｎウェル１１０の上に形成されたトラ
ンジスタの構造を説明する。高電圧ＰＭＯＳトランジス
タ及び低電圧ＰＭＯＳトランジスタのいずれもＰ+ 不純
物領域２９０とＰ- 不純物領域２７０からなるＬＤＤ
（Lightly Doped Drain)構造を有する。素子分離酸化膜
２１０，２１２，２１４の下部にはウェル領域と同一の
導電型、即ちＮ型の不純物領域としてウェル領域の不純
物の濃度より濃度の高いチャンネルストッパ１８０が形
成されている。ゲート酸化膜２５０，２４０を介して形
成されたゲート電極２６０の側面にはスペーサ３１０が
形成されている。
【００２３】本実施例による高電圧ＰＭＯＳトランジス
タは、チャンネルストッパ１８０とＰ+ 不純物領域２９
０との間に低濃度のＰ- 不純物領域２００′をさらに備
えることにより、ブレークダウン電圧を増やせる。か
つ、高電圧ＰＭＯＳトランジスタのゲート酸化膜２４０
が低電圧ＰＭＯＳトランジスタのゲート酸化膜２５０よ
り厚いため、ゲート電極２６０に誘導されたブレークダ
ウン電圧に対して大きい耐圧特性を有する。さらに、高
いエネルギーで不純物を注入して形成する従来の不揮発
性メモリ装置のＤＤＤ構造とは異なり、低いエネルギー
で不純物を注入して形成するＬＤＤ構造を有するソース
／ドレイン領域が形成されている。したがって、ソース
／ドレイン領域の不純物が側面拡散してパンチスルー特
性を低下させるという問題は生じない。
タは、チャンネルストッパ１８０とＰ+ 不純物領域２９
０との間に低濃度のＰ- 不純物領域２００′をさらに備
えることにより、ブレークダウン電圧を増やせる。か
つ、高電圧ＰＭＯＳトランジスタのゲート酸化膜２４０
が低電圧ＰＭＯＳトランジスタのゲート酸化膜２５０よ
り厚いため、ゲート電極２６０に誘導されたブレークダ
ウン電圧に対して大きい耐圧特性を有する。さらに、高
いエネルギーで不純物を注入して形成する従来の不揮発
性メモリ装置のＤＤＤ構造とは異なり、低いエネルギー
で不純物を注入して形成するＬＤＤ構造を有するソース
／ドレイン領域が形成されている。したがって、ソース
／ドレイン領域の不純物が側面拡散してパンチスルー特
性を低下させるという問題は生じない。
【００２４】Ｐウェル１２０内に形成されたトランジス
タの構造もＮウェル１１０内に形成されたトランジスタ
の構造と類似している。すなわち、高電圧ＮＭＯＳトラ
ンジスタ及び低電圧ＮＭＯＳトランジスタのいずれもＮ
+ 不純物領域３００とＮ- 不純物領域２８０からなるＬ
ＤＤ構造を有する。かつ、素子分離酸化膜２１４，２１
６，２１８の下部にはウェル領域と同一の導電型、即ち
Ｐ型の不純物領域としてチャンネルストッパ２００が形
成されている。高電圧ＮＭＯＳトランジスタも高電圧Ｐ
ＭＯＳトランジスタのようにチャンネルストッパ２００
とＮ+ 不純物領域３００との間に低濃度のＮ- 不純物領
域１８０′をさらに備えてブレークダウン電圧を増やせ
る。さらに、ソース／ドレイン領域は、ＤＤＤ構造でな
くＬＤＤ構造を有するため、パンチスルー特性の低下な
どの問題は生じない。
タの構造もＮウェル１１０内に形成されたトランジスタ
の構造と類似している。すなわち、高電圧ＮＭＯＳトラ
ンジスタ及び低電圧ＮＭＯＳトランジスタのいずれもＮ
+ 不純物領域３００とＮ- 不純物領域２８０からなるＬ
ＤＤ構造を有する。かつ、素子分離酸化膜２１４，２１
６，２１８の下部にはウェル領域と同一の導電型、即ち
Ｐ型の不純物領域としてチャンネルストッパ２００が形
成されている。高電圧ＮＭＯＳトランジスタも高電圧Ｐ
ＭＯＳトランジスタのようにチャンネルストッパ２００
とＮ+ 不純物領域３００との間に低濃度のＮ- 不純物領
域１８０′をさらに備えてブレークダウン電圧を増やせ
る。さらに、ソース／ドレイン領域は、ＤＤＤ構造でな
くＬＤＤ構造を有するため、パンチスルー特性の低下な
どの問題は生じない。
【００２５】図８は本発明の第２実施例による不揮発性
メモリ装置の周辺回路部の断面図である。図８におい
て、参照番号５１０，５２０，５３０，５８０，６０
０，６００′，６１０，６１２，６１４，６１６，６１
８，６４０，６５０，６６０，６７０，６８０，６９
０，７００及び７１０は、図７の参照番号１１０，１２
０，１３０，１８０，２００，２００′，２１０，２１
２，２１４，２１６，２１８，２４０，２５０，２６
０，２７０，２８０，２９０，３００及び３１０にそれ
ぞれ対応する。これらはそれぞれ同一の構成要素を示
す。
メモリ装置の周辺回路部の断面図である。図８におい
て、参照番号５１０，５２０，５３０，５８０，６０
０，６００′，６１０，６１２，６１４，６１６，６１
８，６４０，６５０，６６０，６７０，６８０，６９
０，７００及び７１０は、図７の参照番号１１０，１２
０，１３０，１８０，２００，２００′，２１０，２１
２，２１４，２１６，２１８，２４０，２５０，２６
０，２７０，２８０，２９０，３００及び３１０にそれ
ぞれ対応する。これらはそれぞれ同一の構成要素を示
す。
【００２６】本発明の第２実施例は、低電圧ＮＭＯＳト
ランジスタはＰウェル５２０に、高電圧ＮＭＯＳトラン
ジスタはＮウェル５１０内に形成されたポケットＰウェ
ル５４０に形成されるということから第１実施例と異な
る。このように、高電圧ＮＭＯＳトランジスタをポケッ
トＰウェル５４０に形成すると、バックバイアス（back
-bias ）を容易に印加することができ、高電圧ＮＭＯＳ
トランジスタと低電圧ＮＭＯＳトランジスタを互いに分
離して効率よく調節することができる。
ランジスタはＰウェル５２０に、高電圧ＮＭＯＳトラン
ジスタはＮウェル５１０内に形成されたポケットＰウェ
ル５４０に形成されるということから第１実施例と異な
る。このように、高電圧ＮＭＯＳトランジスタをポケッ
トＰウェル５４０に形成すると、バックバイアス（back
-bias ）を容易に印加することができ、高電圧ＮＭＯＳ
トランジスタと低電圧ＮＭＯＳトランジスタを互いに分
離して効率よく調節することができる。
【００２７】以下、図９乃至図１７を参照して図７に示
した不揮発性メモリ装置の製造方法を順次に説明する。
図９を参照すれば、Ｐ型の半導体基板１３０内に通常の
方法に応じてＮウェル１１０とＰウェル１２０を形成す
る。次に、基板１３０の全面にパッド酸化膜１５０と多
晶質シリコン酸化膜１６０を順次に形成する。次いで、
多晶質シリコン膜１６０の上に酸化防止膜として用いら
れる窒化膜を塗布した後、パタニングして活性領域を定
義する第１〜第４窒化膜パターン１７０，１７２，１７
４，１７６を形成する。
した不揮発性メモリ装置の製造方法を順次に説明する。
図９を参照すれば、Ｐ型の半導体基板１３０内に通常の
方法に応じてＮウェル１１０とＰウェル１２０を形成す
る。次に、基板１３０の全面にパッド酸化膜１５０と多
晶質シリコン酸化膜１６０を順次に形成する。次いで、
多晶質シリコン膜１６０の上に酸化防止膜として用いら
れる窒化膜を塗布した後、パタニングして活性領域を定
義する第１〜第４窒化膜パターン１７０，１７２，１７
４，１７６を形成する。
【００２８】図１０を参照すれば、窒化膜パターン１７
０，１７２，１７４，１７６をイオン注入マスクとして
用いて基板１３０の全面にＮ型の不純物、例えばリンイ
オンを注入して第１不純物領域１８０を形成する。Ｎ型
の第１不純物領域１８０により、Ｎウェル１１０に形成
される低電圧ＰＭＯＳトランジスタ及び高電圧ＰＭＯＳ
トランジスタの素子分離特性は向上される。
０，１７２，１７４，１７６をイオン注入マスクとして
用いて基板１３０の全面にＮ型の不純物、例えばリンイ
オンを注入して第１不純物領域１８０を形成する。Ｎ型
の第１不純物領域１８０により、Ｎウェル１１０に形成
される低電圧ＰＭＯＳトランジスタ及び高電圧ＰＭＯＳ
トランジスタの素子分離特性は向上される。
【００２９】図１１を参照すれば、ＮＭＯＳトランジス
タのチャンネルストッパ、高電圧ＰＭＯＳトランジスタ
及び高電圧ＮＭＯＳトランジスタのブレークダウン電圧
を増やせる低濃度の不純物領域を形成するためのフォト
レジストパターンを基板１３０の全面に形成する。前記
フォトレジストパターンは、低電圧ＰＭＯＳトランジス
タが形成される活性領域を限定する第１窒化膜パターン
１７０の上に形成されて第１不純物領域１８０の一部を
覆う第１サブフォトレジストパターン１９０と、高電圧
ＰＭＯＳトランジスタが形成される活性領域上に形成さ
れた第２窒化膜パターン１７２から所定の距離ほど離間
する第２サブフォトレジストパターン１９２と、高電圧
ＮＭＯＳトランジスタが形成される活性領域を限定する
第４窒化膜パターン１７６の上に形成されて第１不純物
領域１８０の一部を覆う第３サブフォトレジストパター
ン１９４とから構成される。前記第１〜第３サブフォト
レジストパターン１９０，１９２，１９４と第２、第３
窒化膜パターン１７２，１７４をイオン注入マスクとし
て用いてＰ型の不純物、例えばボロンイオンを注入して
Ｐ型の第２不純物領域２００を形成する。そして、前記
Ｐ型の不純物を、１００ｋｅＶ以下のエネルギー、望ま
しくは、３０〜７０ｋｅＶのエネルギーで注入する。
タのチャンネルストッパ、高電圧ＰＭＯＳトランジスタ
及び高電圧ＮＭＯＳトランジスタのブレークダウン電圧
を増やせる低濃度の不純物領域を形成するためのフォト
レジストパターンを基板１３０の全面に形成する。前記
フォトレジストパターンは、低電圧ＰＭＯＳトランジス
タが形成される活性領域を限定する第１窒化膜パターン
１７０の上に形成されて第１不純物領域１８０の一部を
覆う第１サブフォトレジストパターン１９０と、高電圧
ＰＭＯＳトランジスタが形成される活性領域上に形成さ
れた第２窒化膜パターン１７２から所定の距離ほど離間
する第２サブフォトレジストパターン１９２と、高電圧
ＮＭＯＳトランジスタが形成される活性領域を限定する
第４窒化膜パターン１７６の上に形成されて第１不純物
領域１８０の一部を覆う第３サブフォトレジストパター
ン１９４とから構成される。前記第１〜第３サブフォト
レジストパターン１９０，１９２，１９４と第２、第３
窒化膜パターン１７２，１７４をイオン注入マスクとし
て用いてＰ型の不純物、例えばボロンイオンを注入して
Ｐ型の第２不純物領域２００を形成する。そして、前記
Ｐ型の不純物を、１００ｋｅＶ以下のエネルギー、望ま
しくは、３０〜７０ｋｅＶのエネルギーで注入する。
【００３０】図１２を参照すれば、第１〜第３サブフォ
トレジストパターン１９０，１９２，１９４を取り除い
た後、ＬＯＣＯＳ工程を施して素子分離酸化膜２１０，
２１２，２１４，２１６，２１８を形成し、活性領域の
表面を露出させる。ＰＭＯＳトランジスタが形成される
活性領域を限定する素子分離酸化膜２１０，２１２，２
１４の下部にはチャンネルストッパ用のＮ- 不純物領域
１８０が形成され、高電圧ＰＭＯＳトランジスタが形成
される活性領域を限定する素子分離酸化膜２１２，２１
４の縁部にはＰ- 型の不純物領域２００′がさらに形成
される。そして、ＮＭＯＳトランジスタが形成される活
性領域を限定する素子分離酸化膜２１４，２１６，２１
８の下部にはチャンネルストッパ用のＰ- 不純物領域２
００が形成され、高電圧ＮＭＯＳトランジスタが形成さ
れる活性領域を限定する素子分離酸化膜２１６，２１８
の下部の縁部にはＮ- 不純物領域１８０′が形成され
る。このように高電圧トランジスタを限定する素子分離
酸化膜の縁部にそれぞれ形成されるＮ- 不純物領域１８
０′とＰ- 不純物領域２００′は、高電圧ＭＯＳトラン
ジスタのブレークダウン電圧を増やせる機能がある。
トレジストパターン１９０，１９２，１９４を取り除い
た後、ＬＯＣＯＳ工程を施して素子分離酸化膜２１０，
２１２，２１４，２１６，２１８を形成し、活性領域の
表面を露出させる。ＰＭＯＳトランジスタが形成される
活性領域を限定する素子分離酸化膜２１０，２１２，２
１４の下部にはチャンネルストッパ用のＮ- 不純物領域
１８０が形成され、高電圧ＰＭＯＳトランジスタが形成
される活性領域を限定する素子分離酸化膜２１２，２１
４の縁部にはＰ- 型の不純物領域２００′がさらに形成
される。そして、ＮＭＯＳトランジスタが形成される活
性領域を限定する素子分離酸化膜２１４，２１６，２１
８の下部にはチャンネルストッパ用のＰ- 不純物領域２
００が形成され、高電圧ＮＭＯＳトランジスタが形成さ
れる活性領域を限定する素子分離酸化膜２１６，２１８
の下部の縁部にはＮ- 不純物領域１８０′が形成され
る。このように高電圧トランジスタを限定する素子分離
酸化膜の縁部にそれぞれ形成されるＮ- 不純物領域１８
０′とＰ- 不純物領域２００′は、高電圧ＭＯＳトラン
ジスタのブレークダウン電圧を増やせる機能がある。
【００３１】図１３を参照すれば、トランジスタのスレ
ショルド電圧を調整するための不純物２２０を基板の全
面に注入する。次に、活性領域の全面にゲート酸化膜２
３０を形成する。図１４を参照すれば、写真食刻工程を
用いて高電圧ＮＭＯＳトランジスタ及び高電圧ＰＭＯＳ
トランジスタが形成される活性領域を覆うフォトレジス
トパターン（図示せず）を形成するフォトレジストパタ
ーンをマスクとして用いて低電圧トランジスタが形成さ
れる活性領域上に形成されたゲート酸化膜２３０のみを
湿式食刻で取り除く。次いで、前記マスクを取り除いた
後、基板の全面にかけて酸化膜を再成長させると、高電
圧トランジスタが形成される活性領域上に形成されるゲ
ート酸化膜２４０の厚さが、低電圧トランジスタが形成
される活性領域上に形成されるゲート酸化膜２５０より
厚く形成される。例えば、低電圧トランジスタのゲート
酸化膜２５０の厚さは１２０Åとなり、高電圧トランジ
スタの全体ゲート酸化膜２４０の厚さは約３００Å以上
となる。このように、低電圧トランジスタのゲート酸化
膜２５０を薄く形成することは、半導体装置の駆動速度
を速めるためであり、高電圧トランジスタのゲート酸化
膜２４０を低電圧トランジスタのゲート酸化膜２５０よ
り厚く形成することは、高電圧トランジスタのゲートに
印加される１５Ｖ程度の高電圧に対しても十分な耐圧特
性を与えるためである。
ショルド電圧を調整するための不純物２２０を基板の全
面に注入する。次に、活性領域の全面にゲート酸化膜２
３０を形成する。図１４を参照すれば、写真食刻工程を
用いて高電圧ＮＭＯＳトランジスタ及び高電圧ＰＭＯＳ
トランジスタが形成される活性領域を覆うフォトレジス
トパターン（図示せず）を形成するフォトレジストパタ
ーンをマスクとして用いて低電圧トランジスタが形成さ
れる活性領域上に形成されたゲート酸化膜２３０のみを
湿式食刻で取り除く。次いで、前記マスクを取り除いた
後、基板の全面にかけて酸化膜を再成長させると、高電
圧トランジスタが形成される活性領域上に形成されるゲ
ート酸化膜２４０の厚さが、低電圧トランジスタが形成
される活性領域上に形成されるゲート酸化膜２５０より
厚く形成される。例えば、低電圧トランジスタのゲート
酸化膜２５０の厚さは１２０Åとなり、高電圧トランジ
スタの全体ゲート酸化膜２４０の厚さは約３００Å以上
となる。このように、低電圧トランジスタのゲート酸化
膜２５０を薄く形成することは、半導体装置の駆動速度
を速めるためであり、高電圧トランジスタのゲート酸化
膜２４０を低電圧トランジスタのゲート酸化膜２５０よ
り厚く形成することは、高電圧トランジスタのゲートに
印加される１５Ｖ程度の高電圧に対しても十分な耐圧特
性を与えるためである。
【００３２】図１５を参照すれば、ゲート酸化膜２４
０，２５０の上に導電膜を形成した後、パタニングして
ゲート電極２６０をそれぞれ形成する。図１６を参照す
れば、Ｐウェル１２０を覆い、Ｎウェル１１０を露出さ
せるフォトレジストパターン（図示せず）とゲート電極
２６０をイオン注入マスクとして用いてＰ型の不純物イ
オンを低濃度で注入してＰＭＯＳトランジスタの第１ソ
ース／ドレイン領域２７０を形成した後、フォトレジス
トパターンを取り除く。Ｎウェル１１０を覆い、Ｐウェ
ル１２０を露出させる他のフォトレジストパターン（図
示せず）とゲート電極２６０をイオン注入マスクとして
用いてＮ型の不純物イオンを低濃度で注入してＮＭＯＳ
トランジスタの第１ソース／ドレイン領域２８０を形成
する。
０，２５０の上に導電膜を形成した後、パタニングして
ゲート電極２６０をそれぞれ形成する。図１６を参照す
れば、Ｐウェル１２０を覆い、Ｎウェル１１０を露出さ
せるフォトレジストパターン（図示せず）とゲート電極
２６０をイオン注入マスクとして用いてＰ型の不純物イ
オンを低濃度で注入してＰＭＯＳトランジスタの第１ソ
ース／ドレイン領域２７０を形成した後、フォトレジス
トパターンを取り除く。Ｎウェル１１０を覆い、Ｐウェ
ル１２０を露出させる他のフォトレジストパターン（図
示せず）とゲート電極２６０をイオン注入マスクとして
用いてＮ型の不純物イオンを低濃度で注入してＮＭＯＳ
トランジスタの第１ソース／ドレイン領域２８０を形成
する。
【００３３】図１７を参照すれば、ゲート電極２６０の
側壁にスペーサ３１０を形成する。次に、Ｐウェル１２
０を覆い、Ｎウェル１１０を露出させるフォトレジスト
パターンをマスクとして用いてＰ型の不純物イオンを高
濃度で注入してＰＭＯＳトランジスタの第２ソース／ド
レイン領域２９０を形成してＬＤＤ構造のＰＭＯＳトラ
ンジスタを完成する。その後、前記フォトレジストパタ
ーンを取り除いた後、Ｎウェル１１０を覆い、Ｐウェル
１２０を露出させる他のフォトレジストパターン（図示
せず）をマスクとして用いてＮ型の不純物イオンを高濃
度で注入してＮＭＯＳトランジスタの第２ソース／ドレ
イン領域３００を形成してＬＤＤ構造を有するＮＭＯＳ
トランジスタを完成する。
側壁にスペーサ３１０を形成する。次に、Ｐウェル１２
０を覆い、Ｎウェル１１０を露出させるフォトレジスト
パターンをマスクとして用いてＰ型の不純物イオンを高
濃度で注入してＰＭＯＳトランジスタの第２ソース／ド
レイン領域２９０を形成してＬＤＤ構造のＰＭＯＳトラ
ンジスタを完成する。その後、前記フォトレジストパタ
ーンを取り除いた後、Ｎウェル１１０を覆い、Ｐウェル
１２０を露出させる他のフォトレジストパターン（図示
せず）をマスクとして用いてＮ型の不純物イオンを高濃
度で注入してＮＭＯＳトランジスタの第２ソース／ドレ
イン領域３００を形成してＬＤＤ構造を有するＮＭＯＳ
トランジスタを完成する。
【００３４】前記製造方法によれば、チャンネルストッ
パを高電圧ＭＯＳトランジスタのソース／ドレイン領域
から所定の距離ほど離間するため、高電圧ＭＯＳトラン
ジスタのチャンネルストッパを限定する別個のフォトレ
ジストパターンを形成する必要はない。その上、高電圧
ＭＯＳトランジスタのソース／ドレインと低電圧ＭＯＳ
トランジスタのソース／ドレインが同一の製造工程によ
り形成される。したがって、従来とは異なり、高電圧Ｍ
ＯＳトランジスタを形成するための付加的なフォトレジ
ストパターンが不要であるため、製造工程が簡単になる
長所がある。
パを高電圧ＭＯＳトランジスタのソース／ドレイン領域
から所定の距離ほど離間するため、高電圧ＭＯＳトラン
ジスタのチャンネルストッパを限定する別個のフォトレ
ジストパターンを形成する必要はない。その上、高電圧
ＭＯＳトランジスタのソース／ドレインと低電圧ＭＯＳ
トランジスタのソース／ドレインが同一の製造工程によ
り形成される。したがって、従来とは異なり、高電圧Ｍ
ＯＳトランジスタを形成するための付加的なフォトレジ
ストパターンが不要であるため、製造工程が簡単になる
長所がある。
【００３５】図１８乃至図２６は図８に示した不揮発性
メモリ装置の製造方法を順次に示す断面図である。図１
８を参照すれば、Ｐ型の半導体基板５３０内にＮウェル
５１０とＰウェル５２０を形成し、Ｎウェル５１０内に
ポケットＰウェル５４０を形成する。後続く工程を通し
てＮウェル５１０の上には低電圧ＰＭＯＳトランジスタ
及び高電圧ＰＭＯＳトランジスタが、ポケットＰウェル
５４０の上には高電圧ＮＭＯＳトランジスタが、Ｐウェ
ル５２０の上には低電圧ＮＭＯＳトランジスタがそれぞ
れ形成される。次に、図９に示したように、基板５３０
の全面にパッド酸化膜５５０及び多晶質シリコン膜５６
０を形成する。引き続き、多晶質シリコン膜５６０の上
に酸化防止膜として用いられる窒化膜を塗布した後、パ
タニングして活性領域を定義する第１〜第４窒化膜パタ
ーン５７０，５７２，５７４，５７６を形成する。
メモリ装置の製造方法を順次に示す断面図である。図１
８を参照すれば、Ｐ型の半導体基板５３０内にＮウェル
５１０とＰウェル５２０を形成し、Ｎウェル５１０内に
ポケットＰウェル５４０を形成する。後続く工程を通し
てＮウェル５１０の上には低電圧ＰＭＯＳトランジスタ
及び高電圧ＰＭＯＳトランジスタが、ポケットＰウェル
５４０の上には高電圧ＮＭＯＳトランジスタが、Ｐウェ
ル５２０の上には低電圧ＮＭＯＳトランジスタがそれぞ
れ形成される。次に、図９に示したように、基板５３０
の全面にパッド酸化膜５５０及び多晶質シリコン膜５６
０を形成する。引き続き、多晶質シリコン膜５６０の上
に酸化防止膜として用いられる窒化膜を塗布した後、パ
タニングして活性領域を定義する第１〜第４窒化膜パタ
ーン５７０，５７２，５７４，５７６を形成する。
【００３６】図１９を参照すれば、窒化膜パターン５７
０，５７２，５７４，５７６をイオン注入マスクとして
用いて基板５３０の全面にＮ型の不純物、例えばリンイ
オンを注入して第１不純物領域５８０を形成する。Ｎ型
の第１不純物領域５８０によりＮウェル５１０に形成さ
れる低電圧ＰＭＯＳトランジスタ及び高電圧ＰＭＯＳト
ランジスタの素子分離特性は向上される。
０，５７２，５７４，５７６をイオン注入マスクとして
用いて基板５３０の全面にＮ型の不純物、例えばリンイ
オンを注入して第１不純物領域５８０を形成する。Ｎ型
の第１不純物領域５８０によりＮウェル５１０に形成さ
れる低電圧ＰＭＯＳトランジスタ及び高電圧ＰＭＯＳト
ランジスタの素子分離特性は向上される。
【００３７】図２０を参照すれば、ＮＭＯＳトランジス
タのチャンネルストッパ領域及び高電圧ＰＭＯＳトラン
ジスタ及び高電圧ＮＭＯＳトランジスタのブレークダウ
ン電圧を増加させる低濃度の不純物領域を形成するため
のフォトレジストパターンを基板５３０の全面に形成す
る。前記フォトレジストパターンは、低電圧ＰＭＯＳト
ランジスタが形成される活性領域を限定する第１窒化膜
パターン５７０と重なり、第１不純物領域５８０の一部
を覆う第１サブフォトレジストパターン５９０と、高電
圧ＰＭＯＳトランジスタが形成される活性領域上に形成
された第２窒化膜パターン５７２から所定の距離ほど離
間して第１不純物領域５８０の一部を覆う第２サブフォ
トレジストパターン５９２と、ポケットＰウェル５４０
上の活性領域を限定する第３窒化膜パターン５７４の上
に形成されて第１不純物領域５８０の一部を覆う第３サ
ブフォトレジストパターン５９４とから構成される。前
記第１〜第３フォトレジストパターン５９０，５９２，
５９４をイオン注入マスクとして用いてＰ型の不純物、
例えばボロンイオンを注入してＰ型の第２不純物領域６
００を形成する。
タのチャンネルストッパ領域及び高電圧ＰＭＯＳトラン
ジスタ及び高電圧ＮＭＯＳトランジスタのブレークダウ
ン電圧を増加させる低濃度の不純物領域を形成するため
のフォトレジストパターンを基板５３０の全面に形成す
る。前記フォトレジストパターンは、低電圧ＰＭＯＳト
ランジスタが形成される活性領域を限定する第１窒化膜
パターン５７０と重なり、第１不純物領域５８０の一部
を覆う第１サブフォトレジストパターン５９０と、高電
圧ＰＭＯＳトランジスタが形成される活性領域上に形成
された第２窒化膜パターン５７２から所定の距離ほど離
間して第１不純物領域５８０の一部を覆う第２サブフォ
トレジストパターン５９２と、ポケットＰウェル５４０
上の活性領域を限定する第３窒化膜パターン５７４の上
に形成されて第１不純物領域５８０の一部を覆う第３サ
ブフォトレジストパターン５９４とから構成される。前
記第１〜第３フォトレジストパターン５９０，５９２，
５９４をイオン注入マスクとして用いてＰ型の不純物、
例えばボロンイオンを注入してＰ型の第２不純物領域６
００を形成する。
【００３８】図２１を参照すれば、第１〜第３フォトレ
ジストパターン５９０，５９２，５９４を取り除いた
後、その結果物にＬＯＣＯＳ工程を施して素子分離酸化
膜６１０，６１２，６１４，６１６，６１８を形成し、
活性領域の表面を露出させる。ＰＭＯＳトランジスタを
限定する素子分離酸化膜６１０，６１２，６１４の下部
にはチャンネルストッパ用のＮ- 不純物領域５８０が形
成され、高電圧ＰＭＯＳトランジスタを限定する素子分
離酸化膜６１２，６１４の縁部にはＰ- 型の不純物領域
６００′がさらに形成される。そして、ＮＭＯＳトラン
ジスタを限定する素子分離酸化膜６１４，６１６，６１
８の下部にはチャンネルストッパ用のＰ-不純物領域６
００が形成され、高電圧ＮＭＯＳトランジスタを限定す
る素子分離酸化膜６１４，６１６の下部の縁部にはＮ-
不純物領域５８０′が形成される。高電圧トランジスタ
を限定する素子分離酸化膜の縁部にそれぞれ形成される
Ｎ-不純物領域５８０′とＰ- 不純物領域６００′は、
高電圧ＭＯＳトランジスタのブレークダウン電圧を増加
させる機能がある。
ジストパターン５９０，５９２，５９４を取り除いた
後、その結果物にＬＯＣＯＳ工程を施して素子分離酸化
膜６１０，６１２，６１４，６１６，６１８を形成し、
活性領域の表面を露出させる。ＰＭＯＳトランジスタを
限定する素子分離酸化膜６１０，６１２，６１４の下部
にはチャンネルストッパ用のＮ- 不純物領域５８０が形
成され、高電圧ＰＭＯＳトランジスタを限定する素子分
離酸化膜６１２，６１４の縁部にはＰ- 型の不純物領域
６００′がさらに形成される。そして、ＮＭＯＳトラン
ジスタを限定する素子分離酸化膜６１４，６１６，６１
８の下部にはチャンネルストッパ用のＰ-不純物領域６
００が形成され、高電圧ＮＭＯＳトランジスタを限定す
る素子分離酸化膜６１４，６１６の下部の縁部にはＮ-
不純物領域５８０′が形成される。高電圧トランジスタ
を限定する素子分離酸化膜の縁部にそれぞれ形成される
Ｎ-不純物領域５８０′とＰ- 不純物領域６００′は、
高電圧ＭＯＳトランジスタのブレークダウン電圧を増加
させる機能がある。
【００３９】以下、図２２乃至図２６の工程は図１３乃
至図１７の工程と同様に施す。
至図１７の工程と同様に施す。
【００４０】
【発明の効果】本発明による不揮発性メモリ装置は、高
電圧トランジスタのチャンネルストッパ領域とＬＤＤ構
造を有する高濃度のソース／ドレイン領域との間に低濃
度の不純物領域をさらに備えることにより、ブレークダ
ウン電圧を増加させる。かつ、高電圧トランジスタが低
いエネルギーで注入された不純物で形成されるＬＤＤ構
造を有するため、ソース／ドレイン領域の不純物が側面
拡散してパンチスルー特性を低下させるという従来の問
題点は発生させない。
電圧トランジスタのチャンネルストッパ領域とＬＤＤ構
造を有する高濃度のソース／ドレイン領域との間に低濃
度の不純物領域をさらに備えることにより、ブレークダ
ウン電圧を増加させる。かつ、高電圧トランジスタが低
いエネルギーで注入された不純物で形成されるＬＤＤ構
造を有するため、ソース／ドレイン領域の不純物が側面
拡散してパンチスルー特性を低下させるという従来の問
題点は発生させない。
【００４１】さらに、高電圧ＮＭＯＳトランジスタをポ
ケットＰウェルに形成することにより、バックバイアス
の印加が容易であり、高電圧ＮＭＯＳトランジスタと低
電圧ＮＭＯＳトランジスタを容易に分離調節することが
できる。本発明による不揮発性メモリ装置の製造方法に
よれば、チャンネルストッパを形成するためのフォトレ
ジストパターンの形態を調節することにより、高電圧Ｍ
ＯＳトランジスタのソース／ドレイン領域とチャンネル
ストッパとの間に低濃度の不純物領域を形成する。した
がって、チャンネルストッパを高電圧ＭＯＳトランジス
タのソース／ドレイン領域から所定の距離ほど離間する
ため、高電圧ＭＯＳトランジスタのチャンネルストッパ
を形成するための別途のフォトレジストパターンを形成
する必要がない。かつ、高電圧ＭＯＳトランジスタを低
電圧ＮＭＯＳトランジスタのようにＬＤＤ構造で形成さ
せる。したがって、高電圧ＭＯＳトランジスタをＤＤＤ
構造とするための他のフォトレジストパターンを形成す
る従来の問題点はない。すなわち、本発明の製造方法に
よれば、フォトレジストパターンを形成する段階を短縮
させうるので、工程が単純になり、生産収率を高めるこ
とができる。
ケットＰウェルに形成することにより、バックバイアス
の印加が容易であり、高電圧ＮＭＯＳトランジスタと低
電圧ＮＭＯＳトランジスタを容易に分離調節することが
できる。本発明による不揮発性メモリ装置の製造方法に
よれば、チャンネルストッパを形成するためのフォトレ
ジストパターンの形態を調節することにより、高電圧Ｍ
ＯＳトランジスタのソース／ドレイン領域とチャンネル
ストッパとの間に低濃度の不純物領域を形成する。した
がって、チャンネルストッパを高電圧ＭＯＳトランジス
タのソース／ドレイン領域から所定の距離ほど離間する
ため、高電圧ＭＯＳトランジスタのチャンネルストッパ
を形成するための別途のフォトレジストパターンを形成
する必要がない。かつ、高電圧ＭＯＳトランジスタを低
電圧ＮＭＯＳトランジスタのようにＬＤＤ構造で形成さ
せる。したがって、高電圧ＭＯＳトランジスタをＤＤＤ
構造とするための他のフォトレジストパターンを形成す
る従来の問題点はない。すなわち、本発明の製造方法に
よれば、フォトレジストパターンを形成する段階を短縮
させうるので、工程が単純になり、生産収率を高めるこ
とができる。
【００４２】本発明は前記実施例に限るものでなく、多
くの変形が本発明の技術的な思想内で当該技術分野の通
常の知識を持つ者により可能なのは明らかである。
くの変形が本発明の技術的な思想内で当該技術分野の通
常の知識を持つ者により可能なのは明らかである。
【図１】従来の方法による不揮発性メモリ装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図２】従来の方法による不揮発性メモリ装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図３】従来の方法による不揮発性メモリ装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図４】従来の方法による不揮発性メモリ装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図５】従来の方法による不揮発性メモリ装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図６】従来の方法による不揮発性メモリ装置の製造方
法を説明する断面図である。
法を説明する断面図である。
【図７】本発明の第１実施例による不揮発性メモリ装置
の断面図である。
の断面図である。
【図８】本発明の第２実施例による不揮発性メモリ装置
の断面図である。
の断面図である。
【図９】図７に示した不揮発性メモリ装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１０】図７に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１１】図７に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１２】図７に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１３】図７に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１４】図７に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１５】図７に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１６】図７に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１７】図７に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１８】図８に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図１９】図８に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図２０】図８に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図２１】図８に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図２２】図８に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図２３】図８に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図２４】図８に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図２５】図８に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
【図２６】図８に示した不揮発性メモリ装置の製造方法
を説明する断面図である。
を説明する断面図である。
１１０ Ｎウェル（第１ウェル領域） １２０ Ｐウェル（第２ウェル領域） １３０ 半導体基板 １８０ チャンネルストッパ １８０′ Ｎ- 不純物領域 ２００ チャンネルストッパ ２００′ Ｐ- 不純物領域 ２１０ 素子分離酸化膜 ２１２ 素子分離酸化膜 ２１４ 素子分離酸化膜 ２１６ 素子分離酸化膜 ２１８ 素子分離酸化膜 ２４０ ゲート酸化膜（第２酸化膜） ２５０ ゲート酸化膜（第１酸化膜） ２６０ ゲート電極（第１電極、第２電極） ２７０ Ｐ- 不純物領域（第１ソース／ドレイン領
域） ２８０ Ｎ- 不純物領域（第１ソース／ドレイン領
域） ２９０ Ｐ+ 不純物領域（第２ソース／ドレイン領
域） ３００ Ｎ+ 不純物領域（第２ソース／ドレイン領
域） ３１０ スペーサ ５１０ Ｎウェル（第１ウェル領域） ５２０ Ｐウェル（第２ウェル領域） ５３０ 半導体基板 ５４０ ポケットＰウェル（第３ウェル領域） ５８０ チャンネルストッパ ５８０′ Ｎ- 不純物領域 ６００ チャンネルストッパ ６００′ Ｐ- 不純物領域 ６１０ 素子分離酸化膜 ６１２ 素子分離酸化膜 ６１４ 素子分離酸化膜 ６１６ 素子分離酸化膜 ６１８ 素子分離酸化膜 ６４０ ゲート酸化膜（第２酸化膜） ６５０ ゲート酸化膜（第１酸化膜） ６６０ ゲート電極（第１電極、第２電極） ６７０ Ｐ- 不純物領域（第１ソース／ドレイン領
域） ６８０ Ｎ- 不純物領域（第１ソース／ドレイン領
域） ６９０ Ｐ+ 不純物領域（第２ソース／ドレイン領
域） ６００ Ｎ+ 不純物領域（第２ソース／ドレイン領
域） ７１０ スペーサ
域） ２８０ Ｎ- 不純物領域（第１ソース／ドレイン領
域） ２９０ Ｐ+ 不純物領域（第２ソース／ドレイン領
域） ３００ Ｎ+ 不純物領域（第２ソース／ドレイン領
域） ３１０ スペーサ ５１０ Ｎウェル（第１ウェル領域） ５２０ Ｐウェル（第２ウェル領域） ５３０ 半導体基板 ５４０ ポケットＰウェル（第３ウェル領域） ５８０ チャンネルストッパ ５８０′ Ｎ- 不純物領域 ６００ チャンネルストッパ ６００′ Ｐ- 不純物領域 ６１０ 素子分離酸化膜 ６１２ 素子分離酸化膜 ６１４ 素子分離酸化膜 ６１６ 素子分離酸化膜 ６１８ 素子分離酸化膜 ６４０ ゲート酸化膜（第２酸化膜） ６５０ ゲート酸化膜（第１酸化膜） ６６０ ゲート電極（第１電極、第２電極） ６７０ Ｐ- 不純物領域（第１ソース／ドレイン領
域） ６８０ Ｎ- 不純物領域（第１ソース／ドレイン領
域） ６９０ Ｐ+ 不純物領域（第２ソース／ドレイン領
域） ６００ Ｎ+ 不純物領域（第２ソース／ドレイン領
域） ７１０ スペーサ
Claims (14)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板内に形成された第２導電型の第１ウェル
領域と、 前記半導体基板内に形成された第１導電型の第２ウェル
領域と、 前記第１及び第２ウェル領域上に形成されて複数の活性
領域を定義する複数の素子分離酸化膜と、 前記複数の活性領域のうち、一部の活性領域に形成され
た第１酸化膜と、 前記第１酸化膜上に形成された第１電極と、 前記第１酸化膜が形成された活性領域を除く残りの活性
領域に形成され、前記第１酸化膜より厚い第２酸化膜
と、 前記第２酸化膜上に形成された第２電極と、 前記複数の素子分離酸化膜の下部に形成され、素子分離
酸化膜が形成されたウェル領域と同一の導電型を有する
第１不純物領域と、 前記第１及び第２電極の下部の活性領域に形成され、前
記第１不純物領域の導電型と反対の導電型を有する第２
不純物領域と、 前記第２不純物領域と前記素子分離酸化膜との間に形成
され、前記第１不純物領域の導電型と反対の導電型を有
し、前記第２不純物領域の濃度より高いドーピング濃度
を有する第３不純物領域と、 前記素子分離酸化膜の縁部領域に沿って形成され、第２
電極の下部のウェル領域内に形成された前記第３不純物
領域と前記第１不純物領域との間に形成され、前記第１
不純物領域と反対の導電型を有し、前記第３不純物領域
の濃度より低いドーピング濃度を有する第４不純物領域
とを含むことを特徴とする不揮発性メモリ装置。 - 【請求項２】 前記第１不純物領域のドーピング濃度は
前記第１不純物領域が形成されたウェル領域の濃度より
高いことを特徴とする請求項１に記載の不揮発性メモリ
装置。 - 【請求項３】 第１導電型の半導体基板と、 前記半導体基板内に形成された第２導電型の第１ウェル
領域と、 前記半導体基板内に形成された第１導電型の第２ウェル
領域と、 前記第１ウェル領域内に形成された第１導電型の第３ウ
ェル領域と、 前記第１乃至第３ウェル領域上に形成されて複数の活性
領域を定義する複数の素子分離酸化膜と、 前記複数の活性領域のうち、第１及び第２ウェル領域上
の一部の活性領域に形成された第１酸化膜と、 前記第１酸化膜上に形成された第１電極と、 前記第１酸化膜が形成された活性領域を除く第１及び第
２ウェル領域上の残りの活性領域と第３ウェル領域上の
活性領域に形成され、前記第１酸化膜より厚い第２酸化
膜と、 前記第２酸化膜上に形成された第２電極と、 前記複数の素子分離酸化膜の下部に形成され、素子分離
酸化膜が形成されたウェル領域と同一の導電型を有する
第１不純物領域と、 前記第１及び第２電極の下部の活性領域に形成され、前
記第１不純物領域の導電型と反対の導電型を有する第２
不純物領域と、 前記第２不純物領域と前記素子分離酸化膜との間に形成
され、前記第１不純物領域の導電型と反対の導電型を有
し、前記第２不純物領域の濃度より高い濃度を有する第
３不純物領域と、 前記素子分離酸化膜の縁部領域に沿って形成され、第２
電極の下部のウェル領域内に形成された前記第３不純物
領域と前記第１不純物領域との間に形成され、前記第１
不純物領域と反対の導電型を有し、前記第３不純物領域
の濃度より低いドーピング濃度を有する第４不純物領域
とを含むことを特徴とする不揮発性メモリ装置。 - 【請求項４】 第１導電型の半導体基板に第２導電型の
第１ウェル領域と第１導電型の第２ウェルを形成する段
階と、 前記半導体基板の全面に酸化膜を形成する段階と、 前記酸化膜上に複数の活性領域を定義するパターンを形
成した後、前記パターンをイオン注入マスクとして用い
て第２導電型の不純物をイオン注入して第２導電型の第
１不純物領域を形成する段階と、 前記第１不純物領域が形成された半導体基板の全面に前
記第１不純物領域の一部のみを覆うフォトレジストパタ
ーンを形成する段階と、 前記フォトレジストパターンをイオン注入マスクとして
用いて第１導電型の不純物を基板の全面にイオン注入し
て前記第１不純物領域と部分的に重なる第１導電型の第
２不純物領域を形成する段階とを含むことを特徴とする
不揮発性メモリ装置の製造方法。 - 【請求項５】 前記第２不純物領域の形成段階後、前記
フォトレジストパターンを取り除き、熱酸化工程を施し
て素子分離酸化膜を形成する段階と、 前記複数の活性領域を定義するパターンを取り除いた
後、前記複数の活性領域の一部には第１厚さの第１酸化
膜を形成し、残り活性領域上には第２厚さの第２酸化膜
を形成する段階と、 前記第１及び第２酸化膜上に導電膜パターンを形成する
段階と、 前記導電膜パターンと所定のマスクパターンを用いて各
ウェル領域内にウェル領域の導電型と反対の導電型の不
純物を注入して第３不純物領域を形成する段階と、 前記導電膜パターンの側壁にスペーサを形成する段階
と、 前記導電膜パターンと前記スペーサをマスクとして用い
てウェル領域と反対の導電型の不純物をイオン注入して
前記第３不純物領域と部分的に重なる第４不純物領域を
形成する段階とをさらに含むことを特徴とする請求項４
に記載の不揮発性メモリ装置の製造方法。 - 【請求項６】 前記第４不純物領域の濃度が第３不純物
領域の濃度より高く形成されることを特徴とする請求項
５に記載の不揮発性メモリ装置の製造方法。 - 【請求項７】 前記第１ウェル領域内では、前記第４不
純物領域のドーピング濃度が前記第１不純物領域の濃度
より高く、前記第２ウェル領域内では、前記第４不純物
領域のドーピング濃度が前記第２不純物領域の濃度より
高く形成されることを特徴とする請求項５に記載の不揮
発性メモリ装置の製造方法。 - 【請求項８】 前記第２酸化膜の厚さは前記第１酸化膜
より厚く形成されることを特徴とする請求項５に記載の
不揮発性メモリ装置の製造方法。 - 【請求項９】 前記第１及び第２酸化膜の形成段階は、 前記活性領域の全面に酸化膜を形成する段階と、 前記活性領域上の前記酸化膜を部分的に取り除く段階
と、 前記酸化膜が部分的に取り除かれた半導体基板の全面に
酸化膜を再成長させて第１厚さの第１酸化膜と第２厚さ
の第２酸化膜を形成する段階とを含むことを特徴とする
請求項８に記載の不揮発性メモリ装置の製造方法。 - 【請求項１０】 前記第１ウェル領域及び第２ウェル領
域を形成する段階は、前記第２ウェル領域内に前記第１
導電型の第３ウェル領域を形成する段階をさらに備える
ことを特徴とする請求項４に記載の不揮発性メモリ装置
の製造方法。 - 【請求項１１】 前記第２不純物領域の形成段階後、前
記フォトレジストパターンを取り除き、熱酸化工程を施
して素子分離酸化膜を形成する段階と、 前記複数の活性領域を定義するパターンを取り除いた
後、前記第１及び第２ウェル領域上の複数の活性領域の
一部には第１厚さの第１酸化膜を形成し、その残り活性
領域及び第３活性領域上の活性領域には第２厚さの第２
酸化膜を形成する段階と、 前記第１及び第２酸化膜上に導電膜パターンを形成する
段階と、 前記導電膜パターンと所定のマスクパターンを用いて各
ウェル領域内にウェル領域の導電型と反対の導電型のイ
オンを注入して第３不純物領域を形成する段階と、 前記導電膜パターンの側壁にスペーサを形成する段階
と、 前記導電膜パターンと前記スペーサをマスクとして用い
てウェル領域と反対の導電型の不純物をイオン注入して
前記第３不純物領域と部分的に重なる第４不純物領域を
形成する段階とをさらに含むことを特徴とする請求項１
０に記載の不揮発性メモリ装置の製造方法。 - 【請求項１２】 前記第４不純物領域の濃度が前記第３
不純物領域の濃度より高いことを特徴とする請求項１１
に記載の不揮発性メモリ装置の製造方法。 - 【請求項１３】 前記第３ウェル領域内では、前記第４
不純物領域のドーピング濃度が前記第１不純物領域の濃
度より高く、前記第２ウェル領域内では、前記第４不純
物領域のドーピング濃度が前記第２不純物領域の濃度よ
り高く形成されることを特徴とする請求項１１に記載の
不揮発性メモリ装置の製造方法。 - 【請求項１４】 前記第２酸化膜の厚さは前記第１酸化
膜より厚く形成されることを特徴とする請求項１１に記
載の不揮発性メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P4068 | 1996-02-21 | ||
| KR1019960004068A KR100190020B1 (ko) | 1996-02-21 | 1996-02-21 | 고전압 트랜지스터 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232546A true JPH09232546A (ja) | 1997-09-05 |
Family
ID=19451485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9033761A Pending JPH09232546A (ja) | 1996-02-21 | 1997-02-18 | 不揮発性メモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5917218A (ja) |
| JP (1) | JPH09232546A (ja) |
| KR (1) | KR100190020B1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100220252B1 (ko) * | 1996-12-28 | 1999-09-15 | 김영환 | 반도체 소자의 제조방법 |
| JPH1187664A (ja) * | 1997-04-28 | 1999-03-30 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US7602007B2 (en) * | 1997-04-28 | 2009-10-13 | Yoshihiro Kumazaki | Semiconductor device having controllable transistor threshold voltage |
| US5994176A (en) * | 1998-02-19 | 1999-11-30 | Texas Instruments - Acer Incorporated | Method for forming self-aligned silicided MOS transistors with asymmetric ESD protecting transistors |
| US6576521B1 (en) * | 1998-04-07 | 2003-06-10 | Agere Systems Inc. | Method of forming semiconductor device with LDD structure |
| KR100277873B1 (ko) * | 1998-12-01 | 2001-01-15 | 김영환 | 반도체 소자의 제조 방법 |
| JP4068746B2 (ja) * | 1998-12-25 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US7560779B2 (en) * | 1999-11-30 | 2009-07-14 | Texas Instruments Incorporated | Method for forming a mixed voltage circuit having complementary devices |
| JP3416628B2 (ja) * | 2000-04-27 | 2003-06-16 | 松下電器産業株式会社 | 半導体集積回路装置 |
| KR100652071B1 (ko) * | 2000-12-29 | 2006-11-30 | 매그나칩 반도체 유한회사 | 반도체 소자 |
| KR100369361B1 (ko) | 2001-03-30 | 2003-01-30 | 주식회사 하이닉스반도체 | 실리사이드 정전방전보호 트랜지스터를 갖는 집적회로 |
| US6413821B1 (en) * | 2001-09-18 | 2002-07-02 | Seiko Epson Corporation | Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit |
| JP2003258120A (ja) * | 2002-03-07 | 2003-09-12 | Seiko Epson Corp | 半導体装置の製造方法 |
| KR100466194B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 제조방법 |
| KR100510541B1 (ko) * | 2003-08-11 | 2005-08-26 | 삼성전자주식회사 | 고전압 트랜지스터 및 그 제조 방법 |
| KR100642632B1 (ko) * | 2004-04-27 | 2006-11-10 | 삼성전자주식회사 | 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들 |
| US7176532B2 (en) * | 2004-07-22 | 2007-02-13 | Dialog Semiconductor Gmbh | CMOS active pixel sensor with improved dark current and sensitivity |
| JP4447415B2 (ja) * | 2004-09-22 | 2010-04-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| US7326609B2 (en) * | 2005-05-06 | 2008-02-05 | Chartered Semiconductor Manufacturing, Ltd. | Semiconductor device and fabrication method |
| TWI521683B (zh) * | 2013-05-13 | 2016-02-11 | 力旺電子股份有限公司 | 具可程式可抹除的單一多晶矽層非揮發性記憶體 |
| US9653164B2 (en) | 2015-03-13 | 2017-05-16 | Nxp Usa, Inc. | Method for integrating non-volatile memory cells with static random access memory cells and logic transistors |
| US9437500B1 (en) * | 2015-03-13 | 2016-09-06 | Freescale Semiconductor, Inc. | Method of forming supra low threshold devices |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254466A (ja) * | 1985-09-03 | 1987-03-10 | Sony Corp | 半導体装置 |
| JPS6338260A (ja) * | 1986-08-04 | 1988-02-18 | Fujitsu Ltd | 高耐圧半導体装置及びその製造方法 |
| JPH0536918A (ja) * | 1991-07-29 | 1993-02-12 | Hitachi Ltd | 半導体集積回路装置 |
| US5182619A (en) * | 1991-09-03 | 1993-01-26 | Motorola, Inc. | Semiconductor device having an MOS transistor with overlapped and elevated source and drain |
| JP2760709B2 (ja) * | 1992-07-15 | 1998-06-04 | 株式会社東芝 | 高耐圧のｌｄｄ構造を有する半導体装置及びその製造方法 |
-
1996
- 1996-02-21 KR KR1019960004068A patent/KR100190020B1/ko not_active IP Right Cessation
-
1997
- 1997-02-18 JP JP9033761A patent/JPH09232546A/ja active Pending
- 1997-02-21 US US08/804,065 patent/US5917218A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5917218A (en) | 1999-06-29 |
| KR970063731A (ko) | 1997-09-12 |
| KR100190020B1 (ko) | 1999-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060512 |
|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
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|
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|
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|
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