JP5161408B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係わり、特に、高耐圧なＭＯＳトランジスタに好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳロジックトランジスタと不揮発性メモリとを混載する半導体装置では、不揮発性メモリの制御のために高い電圧が必要とされるため、高電圧を印加できるＭＯＳトランジスタ素子（高耐圧トランジスタ）が必要である。このような高耐圧トランジスタの一例として、特開２０００−２９９３９０号公報に示されているようなものが、提案されている。図８に、その断面図を示す。
【０００３】
しかし、次のような二つの条件が重なった場合、上記した従来例のトランジスタでは、十分な耐圧が得られない場合があった。
【０００４】
まず、第１の条件は、ウェル形成イオン注入時とソース・ドレイン（以下、ＳＤという）形成イオン注入時の素子分離領域のシリコン酸化膜厚が大きく異なるということである。ＣＭＯＳロジックトランジスタと不揮発性メモリとを混載する半導体装置では、不揮発性メモリのトランジスタ、不揮発性メモリの制御を行う高耐圧トランジスタ及びＣＭＯＳロジックトランジスタと多くのゲート酸化膜の膜厚の異なるＭＯＳトランジスタが混在する。このため、ゲート酸化とそのゲート酸化膜のエッチングが複数回行われる。ゲート酸化膜のエッチングの際、同時に素子分離領域のシリコン酸化膜もエッチングされる。通常、ウェル形成イオン注入は、ゲート酸化前に行われ、ＳＤ形成イオン注入は、すべてのゲート酸化後に行われる。従って、ウェル形成イオン注入時とＳＤ形成イオン注入時の素子分離領域のシリコン酸化膜厚が大きく異なるということになる。
【０００５】
次に、第２の条件は、素子分離領域と接している素子領域端の傾きが緩やかであるということである。素子分離領域の形成が、１１００℃程度の高温の熱酸化で行われた場合、もしくは、傾斜が緩やかになる条件でシリコン基板に溝を掘りシリコン酸化膜を埋め込む場合、素子分離領域と接している素子領域端の傾きが緩やかになる。
【０００６】
このような二つの条件が重なった場合に十分な耐圧が得られない理由を、図９の断面図を用いて説明する。
【０００７】
まず、図９の素子分離領域５４の上部には、破線と実線の二つあるが、破線はウェル形成イオン注入時であり、実線はＳＤ形成イオン注入時を示している。また、一点鎖線はウェル形成イオン注入でできた基板の不純物濃度が高いところを等高線６０で結んだものであり、点線は高濃度ＳＤ領域５６を示している。このように、シリコン基板表面の平らな部分での高濃度ＳＤ領域５６と基板高濃度等高線６０の距離をＬ１とすると、シリコン基板表面が素子分離領域にかかっている部分の高濃度ＳＤ領域５６と基板高濃度等高線６０の距離Ｌ２はＬ１よりも接近することとなる。このために、耐圧が低下するのである。
【０００８】
また、別の方法として、特開平８−１８１２２３号公報に示されているものもある。その断面図を図１０（ａ）に、平面図を図１０（ｂ）に示した。
【０００９】
しかし、図１１のような回路を形成する場合、本発明では、図２（ｂ）のように回路を配置できるが、この従来例では、ゲート電極１１２が存在するために、このような配置は不可能であり、面積が増大し、コストの増加が見込まれる。
【００１０】
さらに、この従来例では、高耐圧トランジスタのゲート酸化膜が、シリコン窒化膜のエッチングにさらされる。従来例のように５０〜１００ｎｍといったような厚いゲート酸化膜の場合には適応できるが、膜厚が、２０〜３０ｎｍのゲート酸化膜の場合には、信頼性の面や膜厚制御といった点から適応が困難である。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、十分な耐圧を得ることを可能にした新規な半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【００１４】
即ち、本発明に係わる半導体装置の製造方法の第１態様は、ＣＭＯＳトランジスタと不揮発性メモリと前記不揮発性メモリにデータを書き込むための高耐圧ＭＯＳトランジスタとが混載された半導体装置の製造方法であって、半導体基板上に形成された前記高耐圧ＭＯＳトランジスタのゲートの両側に、第１の不純物濃度の第１のソース・ドレイン領域を形成する第１の工程と、前記高耐圧ＭＯＳトランジスタのゲートの側壁を形成する第２の工程と、前記第２の工程の後、前記半導体基板全体を覆う膜を形成する第３の工程と、前記膜を形成した後、パターニングされたフォトレジストを用いて前記膜をエッチングし、前記ＣＭＯＳトランジスタ又は不揮発性メモリのゲートの側壁を形成すると共に、前記高耐圧ＭＯＳトランジスタが形成される素子領域の端部を覆うための被覆部を形成する第４の工程と、前記第４の工程の後、前記フォトレジストを剥離する第５の工程と、前記第５の工程の後、前記被覆部が前記素子領域の端部を覆った状態で、前記第１の不純物濃度より高濃度な第２のソース・ドレイン領域を、前記第１のソース・ドレイン領域内に、前記第１のソース・ドレイン領域よりも浅く形成する第６の工程と、を含むものであり、叉、第２態様は、前記被覆部は、シリコン酸化膜であることを特徴とするものである。
【００１５】
【発明の実施の形態】
ＣＭＯＳロジックトランジスタと不揮発性メモリとを混載する半導体装置において、高電圧が印加されるＭＯＳトランジスタ素子（高耐圧トランジスタ）の素子領域端２２を覆うように、シリコン酸化膜１０を設け、このシリコン酸化膜１０がゲート電極１２のサイドウォールと同一膜で形成されているものである。
【００１６】
図１に、本発明によるトランジスタの断面図を、図２（ａ）に、その平面図を示す。これらの図に示すように、本発明では、素子領域端２２が、シリコン酸化膜１０で覆われているために、高ドーズＳＤイオン注入時に、素子領域端２２で、高濃度ＳＤ領域１６と基板中の高濃度領域とが接近することがなくなり、トランジスタのＳＤ領域に印加する電圧を高くすることができるという効果が得られる。
【００１７】
【実施例】
以下に、本発明に係わる半導体装置とその製造方法の具体例を図面を参照しながら詳細に説明する。
【００１８】
（第１の具体例）
図１〜図４は、本発明に係わる半導体装置とその製造方法の第１の具体例を示す図であって、これらの図には、
半導体基板８上に形成された素子分離領域１４で画定された素子領域内に形成されたＭＯＳ型の半導体装置において、
前記素子領域の端部２２を少なくとも覆うための被覆部１０を設け、この被覆部１０を前記半導体装置のゲート１２の側壁の材料１０と同一の材料で形成したことを特徴とする半導体装置が示されている。
【００１９】
以下に、 図３、図４を用いて、本発明の第１の具体例を説明する。
【００２０】
まず、素子領域のみにシリコン窒化膜を残した状態で１１００℃程度の温度で熱酸化を行うことで、素子分離領域１４をシリコン酸化膜で形成し、次に、シリコン窒化膜を除去する。シリコン窒化膜があった部分のシリコン酸化膜を除去し、再度、熱酸化により薄いシリコン酸化膜を形成した後、ウェルのイオン注入を行う。この状態が図３（ａ）である。
【００２１】
次に、先ほどの薄いシリコン酸化膜をエッチングし、不揮発性メモリのトランジスタのゲート酸化、さらに、そのゲート酸化膜のエッチング、続いて、高耐圧トランジスタのゲート酸化を行った状態が、図３（ｂ）に示されている。このとき、数回のシリコン酸化膜のエッチングにより素子分離領域１４のシリコン酸化膜は薄くなっている。
【００２２】
次に、ゲート電極膜をシリコン基板８上全体に形成し、フォトリソグラフィーとエッチングによりゲート電極１２をパターニングする。つづいて、このゲート電極１２をマスクとして低濃度ＳＤ領域１８形成のためのイオン注入を行う。この状態が図３（ｃ）である。
【００２３】
次に、シリコン酸化膜１０をシリコン基板８上全体に形成する。この状態が図３（ｄ）である。
【００２４】
次に、ゲート電極１２および素子領域端２２を覆い、シリコン基板８の表面が剥き出しになっている部分と素子分離領域１４をオーバーラップしてシリコン酸化膜１０が残るように、フォトリソグラフィーによりフォトレジスト２４のパターニングを行う。この状態が図４（ａ）である。
【００２５】
次に、異方性エッチを行った状態が、図４（ｂ）である。
【００２６】
そして、フォトレジスト２４の剥離後、高ドーズのイオン注入を行い、高濃度ＳＤ領域１６を形成する。この状態が図４（ｃ）である。
【００２７】
その後、通常の配線工程を経て、半導体装置が完成する。
【００２８】
上記した具体例では、素子分離の形成方法を熱酸化で行ったが、シリコン基板に溝を掘り、それをシリコン酸化膜で埋め込むものでも良い。
【００２９】
また、前記具体例では、シリコン酸化膜１０を素子領域端２２に沿ってリング状に形成したが、素子分離領域１４の全面を覆っても良い。
【００３０】
又、上記具体例では、被覆部を高耐圧ＭＯＳトランジスタのゲートの側壁の材料と同一の材料で形成するように構成したが、高耐圧ＭＯＳトランジスタのゲートの側壁の材料と異なる材料で形成してもよい。
【００３１】
なお、図１１のような回路を形成する場合、本発明では、図２（ｂ）のように回路を配置できるが、図１０に示した従来例では、ゲート電極１１２が存在するために、このような配置は不可能であり、図１０の従来例の場合、面積が増大し、コストの増加が見込まれる。従って、この点においても、本発明は、従来例に対して、優れた効果を有している。
【００３２】
（第２の具体例）
図５〜図７は、本発明に係わる半導体装置の第２の具体例を示す図である。
【００３３】
図５は、前記した高耐圧ＭＯＳトランジスタと共に混載されるＣＭＯＳトランジスタ２００の一例を示した図である、上記した高耐圧ＭＯＳトランジスタとほぼ同様な工程で製造される。
【００３４】
この具体例では、図１の高耐圧ＭＯＳトランジスタの素子領域の端部２２を少なくとも覆うための被覆部１０は、ＣＭＯＳトランジスタ２００のゲートの側壁の材料２１０又は不揮発性メモリのゲートの側壁の材料（図示していない）又は図１の高耐圧ＭＯＳトランジスタのゲートの側壁の材料１０と同一の材料で形成するものである。
【００３５】
従って、上記ＣＭＯＳトランジスタのゲートの側壁、不揮発性メモリのゲートの側壁、高耐圧ＭＯＳトランジスタのゲートの側壁が、全て同一の材料で形成するようにしても良い。
【００３６】
【発明の効果】
本発明に係わる半導体装置の製造方法は、上述のように構成したので、安定して、高い耐圧を確保することを可能にした。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置の第１の具体例の断面図である。
【図２】本発明の半導体装置の被覆部の形状を示す平面図である。
【図３】第１の具体例の製造工程を示す断面図である。
【図４】図３の続きの工程を示す断面図である。
【図５】本発明の第２の具体例を説明するための図であり、高耐圧トランジスタと共に混載されるトランジスタの断面図である。
【図６】高耐圧トランジスタと共に混載されるトランジスタの製造工程を示す断面図である。
【図７】図６の続きの工程を示す断面図である。
【図８】従来技術を示す断面図である。
【図９】従来技術を説明するための図である。
【図１０】他の従来技術を示す断面図である。
【図１１】従来技術を説明するための図である。
【符号の説明】
８ シリコン基板
１０ シリコン酸化膜（被覆部）
１２ ゲート電極
１４ 素子分離領域
１６ 高濃度ＳＤ領域
１８ 低濃度ＳＤ領域
２２ 素子領域端
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係わり、特に、高耐圧なＭＯＳトランジスタに好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＣＭＯＳロジックトランジスタと不揮発性メモリとを混載する半導体装置では、不揮発性メモリの制御のために高い電圧が必要とされるため、高電圧を印加できるＭＯＳトランジスタ素子（高耐圧トランジスタ）が必要である。このような高耐圧トランジスタの一例として、特開２０００−２９９３９０号公報に示されているようなものが、提案されている。図８に、その断面図を示す。
【０００３】
しかし、次のような二つの条件が重なった場合、上記した従来例のトランジスタでは、十分な耐圧が得られない場合があった。
【０００４】
まず、第１の条件は、ウェル形成イオン注入時とソース・ドレイン（以下、ＳＤという）形成イオン注入時の素子分離領域のシリコン酸化膜厚が大きく異なるということである。ＣＭＯＳロジックトランジスタと不揮発性メモリとを混載する半導体装置では、不揮発性メモリのトランジスタ、不揮発性メモリの制御を行う高耐圧トランジスタ及びＣＭＯＳロジックトランジスタと多くのゲート酸化膜の膜厚の異なるＭＯＳトランジスタが混在する。このため、ゲート酸化とそのゲート酸化膜のエッチングが複数回行われる。ゲート酸化膜のエッチングの際、同時に素子分離領域のシリコン酸化膜もエッチングされる。通常、ウェル形成イオン注入は、ゲート酸化前に行われ、ＳＤ形成イオン注入は、すべてのゲート酸化後に行われる。従って、ウェル形成イオン注入時とＳＤ形成イオン注入時の素子分離領域のシリコン酸化膜厚が大きく異なるということになる。
【０００５】
次に、第２の条件は、素子分離領域と接している素子領域端の傾きが緩やかであるということである。素子分離領域の形成が、１１００℃程度の高温の熱酸化で行われた場合、もしくは、傾斜が緩やかになる条件でシリコン基板に溝を掘りシリコン酸化膜を埋め込む場合、素子分離領域と接している素子領域端の傾きが緩やかになる。
【０００６】
このような二つの条件が重なった場合に十分な耐圧が得られない理由を、図９の断面図を用いて説明する。
【０００７】
まず、図９の素子分離領域５４の上部には、破線と実線の二つあるが、破線はウェル形成イオン注入時であり、実線はＳＤ形成イオン注入時を示している。また、一点鎖線はウェル形成イオン注入でできた基板の不純物濃度が高いところを等高線６０で結んだものであり、点線は高濃度ＳＤ領域５６を示している。このように、シリコン基板表面の平らな部分での高濃度ＳＤ領域５６と基板高濃度等高線６０の距離をＬ１とすると、シリコン基板表面が素子分離領域にかかっている部分の高濃度ＳＤ領域５６と基板高濃度等高線６０の距離Ｌ２はＬ１よりも接近することとなる。このために、耐圧が低下するのである。
【０００８】
また、別の方法として、特開平８−１８１２２３号公報に示されているものもある。その断面図を図１０（ａ）に、平面図を図１０（ｂ）に示した。
【０００９】
しかし、図１１のような回路を形成する場合、本発明では、図２（ｂ）のように回路を配置できるが、この従来例では、ゲート電極１１２が存在するために、このような配置は不可能であり、面積が増大し、コストの増加が見込まれる。
【００１０】
さらに、この従来例では、高耐圧トランジスタのゲート酸化膜が、シリコン窒化膜のエッチングにさらされる。従来例のように５０〜１００ｎｍといったような厚いゲート酸化膜の場合には適応できるが、膜厚が、２０〜３０ｎｍのゲート酸化膜の場合には、信頼性の面や膜厚制御といった点から適応が困難である。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、十分な耐圧を得ることを可能にした新規な半導体装置の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【００１４】
即ち、本発明に係わる半導体装置の製造方法の第１態様は、ＣＭＯＳトランジスタと不揮発性メモリと前記不揮発性メモリにデータを書き込むための高耐圧ＭＯＳトランジスタとが混載された半導体装置の製造方法であって、半導体基板上に形成された前記高耐圧ＭＯＳトランジスタのゲートの両側に、第１の不純物濃度の第１のソース・ドレイン領域を形成する第１の工程と、前記高耐圧ＭＯＳトランジスタのゲートの側壁を形成する第２の工程と、前記第２の工程の後、前記半導体基板全体を覆う膜を形成する第３の工程と、前記膜を形成した後、パターニングされたフォトレジストを用いて前記膜をエッチングし、前記ＣＭＯＳトランジスタ又は不揮発性メモリのゲートの側壁を形成すると共に、前記高耐圧ＭＯＳトランジスタが形成される素子領域の端部を覆うための被覆部を形成する第４の工程と、前記第４の工程の後、前記フォトレジストを剥離する第５の工程と、前記第５の工程の後、前記被覆部が前記素子領域の端部を覆った状態で、前記第１の不純物濃度より高濃度な第２のソース・ドレイン領域を、前記第１のソース・ドレイン領域内に、前記第１のソース・ドレイン領域よりも浅く形成する第６の工程と、を含むものであり、叉、第２態様は、前記被覆部は、シリコン酸化膜であることを特徴とするものである。
【００１５】
【発明の実施の形態】
ＣＭＯＳロジックトランジスタと不揮発性メモリとを混載する半導体装置において、高電圧が印加されるＭＯＳトランジスタ素子（高耐圧トランジスタ）の素子領域端２２を覆うように、シリコン酸化膜１０を設け、このシリコン酸化膜１０がゲート電極１２のサイドウォールと同一膜で形成されているものである。
【００１６】
図１に、本発明によるトランジスタの断面図を、図２（ａ）に、その平面図を示す。これらの図に示すように、本発明では、素子領域端２２が、シリコン酸化膜１０で覆われているために、高ドーズＳＤイオン注入時に、素子領域端２２で、高濃度ＳＤ領域１６と基板中の高濃度領域とが接近することがなくなり、トランジスタのＳＤ領域に印加する電圧を高くすることができるという効果が得られる。
【００１７】
【実施例】
以下に、本発明に係わる半導体装置とその製造方法の具体例を図面を参照しながら詳細に説明する。
【００１８】
（第１の具体例）
図１〜図４は、本発明に係わる半導体装置とその製造方法の第１の具体例を示す図であって、これらの図には、
半導体基板８上に形成された素子分離領域１４で画定された素子領域内に形成されたＭＯＳ型の半導体装置において、
前記素子領域の端部２２を少なくとも覆うための被覆部１０を設け、この被覆部１０を前記半導体装置のゲート１２の側壁の材料１０と同一の材料で形成したことを特徴とする半導体装置が示されている。
【００１９】
以下に、 図３、図４を用いて、本発明の第１の具体例を説明する。
【００２０】
まず、素子領域のみにシリコン窒化膜を残した状態で１１００℃程度の温度で熱酸化を行うことで、素子分離領域１４をシリコン酸化膜で形成し、次に、シリコン窒化膜を除去する。シリコン窒化膜があった部分のシリコン酸化膜を除去し、再度、熱酸化により薄いシリコン酸化膜を形成した後、ウェルのイオン注入を行う。この状態が図３（ａ）である。
【００２１】
次に、先ほどの薄いシリコン酸化膜をエッチングし、不揮発性メモリのトランジスタのゲート酸化、さらに、そのゲート酸化膜のエッチング、続いて、高耐圧トランジスタのゲート酸化を行った状態が、図３（ｂ）に示されている。このとき、数回のシリコン酸化膜のエッチングにより素子分離領域１４のシリコン酸化膜は薄くなっている。
【００２２】
次に、ゲート電極膜をシリコン基板８上全体に形成し、フォトリソグラフィーとエッチングによりゲート電極１２をパターニングする。つづいて、このゲート電極１２をマスクとして低濃度ＳＤ領域１８形成のためのイオン注入を行う。この状態が図３（ｃ）である。
【００２３】
次に、シリコン酸化膜１０をシリコン基板８上全体に形成する。この状態が図３（ｄ）である。
【００２４】
次に、ゲート電極１２および素子領域端２２を覆い、シリコン基板８の表面が剥き出しになっている部分と素子分離領域１４をオーバーラップしてシリコン酸化膜１０が残るように、フォトリソグラフィーによりフォトレジスト２４のパターニングを行う。この状態が図４（ａ）である。
【００２５】
次に、異方性エッチを行った状態が、図４（ｂ）である。
【００２６】
そして、フォトレジスト２４の剥離後、高ドーズのイオン注入を行い、高濃度ＳＤ領域１６を形成する。この状態が図４（ｃ）である。
【００２７】
その後、通常の配線工程を経て、半導体装置が完成する。
【００２８】
上記した具体例では、素子分離の形成方法を熱酸化で行ったが、シリコン基板に溝を掘り、それをシリコン酸化膜で埋め込むものでも良い。
【００２９】
また、前記具体例では、シリコン酸化膜１０を素子領域端２２に沿ってリング状に形成したが、素子分離領域１４の全面を覆っても良い。
【００３０】
又、上記具体例では、被覆部を高耐圧ＭＯＳトランジスタのゲートの側壁の材料と同一の材料で形成するように構成したが、高耐圧ＭＯＳトランジスタのゲートの側壁の材料と異なる材料で形成してもよい。
【００３１】
なお、図１１のような回路を形成する場合、本発明では、図２（ｂ）のように回路を配置できるが、図１０に示した従来例では、ゲート電極１１２が存在するために、このような配置は不可能であり、図１０の従来例の場合、面積が増大し、コストの増加が見込まれる。従って、この点においても、本発明は、従来例に対して、優れた効果を有している。
【００３２】
（第２の具体例）
図５〜図７は、本発明に係わる半導体装置の第２の具体例を示す図である。
【００３３】
図５は、前記した高耐圧ＭＯＳトランジスタと共に混載されるＣＭＯＳトランジスタ２００の一例を示した図である、上記した高耐圧ＭＯＳトランジスタとほぼ同様な工程で製造される。
【００３４】
この具体例では、図１の高耐圧ＭＯＳトランジスタの素子領域の端部２２を少なくとも覆うための被覆部１０は、ＣＭＯＳトランジスタ２００のゲートの側壁の材料２１０又は不揮発性メモリのゲートの側壁の材料（図示していない）又は図１の高耐圧ＭＯＳトランジスタのゲートの側壁の材料１０と同一の材料で形成するものである。
【００３５】
従って、上記ＣＭＯＳトランジスタのゲートの側壁、不揮発性メモリのゲートの側壁、高耐圧ＭＯＳトランジスタのゲートの側壁が、全て同一の材料で形成するようにしても良い。
【００３６】
【発明の効果】
本発明に係わる半導体装置の製造方法は、上述のように構成したので、安定して、高い耐圧を確保することを可能にした。
【図面の簡単な説明】
【図１】本発明に係わる半導体装置の第１の具体例の断面図である。
【図２】本発明の半導体装置の被覆部の形状を示す平面図である。
【図３】第１の具体例の製造工程を示す断面図である。
【図４】図３の続きの工程を示す断面図である。
【図５】本発明の第２の具体例を説明するための図であり、高耐圧トランジスタと共に混載されるトランジスタの断面図である。
【図６】高耐圧トランジスタと共に混載されるトランジスタの製造工程を示す断面図である。
【図７】図６の続きの工程を示す断面図である。
【図８】従来技術を示す断面図である。
【図９】従来技術を説明するための図である。
【図１０】他の従来技術を示す断面図である。
【図１１】従来技術を説明するための図である。
【符号の説明】
８ シリコン基板
１０ シリコン酸化膜（被覆部）
１２ ゲート電極
１４ 素子分離領域
１６ 高濃度ＳＤ領域
１８ 低濃度ＳＤ領域
２２ 素子領域端
Claims (2)
- ＣＭＯＳトランジスタと不揮発性メモリと前記不揮発性メモリにデータを書き込むための高耐圧ＭＯＳトランジスタとが混載された半導体装置の製造方法であって、
半導体基板上に形成された前記高耐圧ＭＯＳトランジスタのゲートの両側に、第１の不純物濃度の第１のソース・ドレイン領域を形成する第１の工程と、
前記高耐圧ＭＯＳトランジスタのゲートの側壁を形成する第２の工程と、
前記第２の工程の後、前記半導体基板全体を覆う膜を形成する第３の工程と、
前記膜を形成した後、パターニングされたフォトレジストを用いて前記膜をエッチングし、前記ＣＭＯＳトランジスタ又は不揮発性メモリのゲートの側壁を形成すると共に、前記高耐圧ＭＯＳトランジスタが形成される素子領域の端部を覆うための被覆部を形成する第４の工程と、
前記第４の工程の後、前記フォトレジストを剥離する第５の工程と、
前記第５の工程の後、前記被覆部が前記素子領域の端部を覆った状態で、前記第１の不純物濃度より高濃度な第２のソース・ドレイン領域を、前記第１のソース・ドレイン領域内に、前記第１のソース・ドレイン領域よりも浅く形成する第６の工程と、
を含む半導体装置の製造方法。 - 前記被覆部は、シリコン酸化膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
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