JP3054531B2 - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型入力（出力）
トランジスタの静電破壊耐量を増大できる半導体集積回
路に関する。
トランジスタの静電破壊耐量を増大できる半導体集積回
路に関する。
【０００２】
【従来の技術】ドレイン電界を緩和してホットエレクト
ロン効果を防止するためにソース・ドレイン領域をＮ−
／Ｎ＋型の２重構造にしたＤＤＤ（Ｄｕｂｌｅ Ｄｉｆ
ｆｕｓｅｄ Ｄｒａｉｎ）またはＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）が知られている。
ロン効果を防止するためにソース・ドレイン領域をＮ−
／Ｎ＋型の２重構造にしたＤＤＤ（Ｄｕｂｌｅ Ｄｉｆ
ｆｕｓｅｄ Ｄｒａｉｎ）またはＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）が知られている。
【０００３】図５（Ａ）（Ｂ）に従来のＤＤＤ型ＭＯＳ
型素子を示す。同図において、（１）はＰ型の半導体基
板、（２）はＬＯＣＯＳ酸化膜、（３）はゲート酸化
膜、（４）はゲート電極、（５）はソース・ドレイン領
域のＮ−型層、（６）はソース・ドレイン領域のＮ＋型
層である。Ｎ−型層（５）の表面にＮ＋型層（６）を形
成するので、Ｎ＋型層（６）の周囲には必ずＮ−型層
（５）が存在することになる。
型素子を示す。同図において、（１）はＰ型の半導体基
板、（２）はＬＯＣＯＳ酸化膜、（３）はゲート酸化
膜、（４）はゲート電極、（５）はソース・ドレイン領
域のＮ−型層、（６）はソース・ドレイン領域のＮ＋型
層である。Ｎ−型層（５）の表面にＮ＋型層（６）を形
成するので、Ｎ＋型層（６）の周囲には必ずＮ−型層
（５）が存在することになる。
【０００４】図６に従来のＬＤＤ型のＭＯＳ型素子を示
す。図３と同じ部分には同じ符号を付して説明を省略す
る。（７）はＬＤＤ構造を得るためのスペ−サであり、
ゲート電極（４）をマスクとしてソース・ドレイン領域
のＮ−型層（５）を形成し、ゲート電極（４）のスペ−
サ（７）をマスクとしてソース・ドレイン領域のＮ＋型
層（６）を形成する。ＬＤＤ構造ではＮ−型層（５）を
リン（Ｐ）で、Ｎ＋型層（６）をヒ素（Ａｓ）で形成す
るのが通常であり、両者の拡散係数の差からＮ＋型層
（６）の周囲に必ずＮ−型層（５）が存在する。
す。図３と同じ部分には同じ符号を付して説明を省略す
る。（７）はＬＤＤ構造を得るためのスペ−サであり、
ゲート電極（４）をマスクとしてソース・ドレイン領域
のＮ−型層（５）を形成し、ゲート電極（４）のスペ−
サ（７）をマスクとしてソース・ドレイン領域のＮ＋型
層（６）を形成する。ＬＤＤ構造ではＮ−型層（５）を
リン（Ｐ）で、Ｎ＋型層（６）をヒ素（Ａｓ）で形成す
るのが通常であり、両者の拡散係数の差からＮ＋型層
（６）の周囲に必ずＮ−型層（５）が存在する。
【０００５】上記ＤＤＤまたはＬＤＤトランジスタを入
力（出力）トランジスタとして利用した場合、ゲートま
たはドレインに外部要因によるサ−ジ電圧が印加される
のであるが、この場合、図５に示すように、ゲート電極
（４）とＬＯＣＯＳ酸化膜（２）との交差点付近が最も
静電破壊し易いことが明かになった（特願平５−１５５
２５３号）。この理由は確定されていないが、まずソー
ス・ドレイン領域（５）（６）が屈曲しているために電
界集中が発生すること、Ｎ−型層（５）から基板（１）
へサ−ジ電流が流れるときにＮ−型層（５）の抵抗成分
が大きいために放電時間が長くなるという理由の他、Ｌ
ＯＣＯＳ酸化膜（２）と半導体基板（１）との境界付近
（バーズビ−ク付近）はストレスによる結晶欠陥が多
く、そのためゲート酸化膜（３）、ソース・ドレイン領
域と基板（１）とのＰＮ接合共にリーク電流が発生しや
すい箇所である、が上げられる。
力（出力）トランジスタとして利用した場合、ゲートま
たはドレインに外部要因によるサ−ジ電圧が印加される
のであるが、この場合、図５に示すように、ゲート電極
（４）とＬＯＣＯＳ酸化膜（２）との交差点付近が最も
静電破壊し易いことが明かになった（特願平５−１５５
２５３号）。この理由は確定されていないが、まずソー
ス・ドレイン領域（５）（６）が屈曲しているために電
界集中が発生すること、Ｎ−型層（５）から基板（１）
へサ−ジ電流が流れるときにＮ−型層（５）の抵抗成分
が大きいために放電時間が長くなるという理由の他、Ｌ
ＯＣＯＳ酸化膜（２）と半導体基板（１）との境界付近
（バーズビ−ク付近）はストレスによる結晶欠陥が多
く、そのためゲート酸化膜（３）、ソース・ドレイン領
域と基板（１）とのＰＮ接合共にリーク電流が発生しや
すい箇所である、が上げられる。
【０００６】
【発明が解決しようとする課題】このように、従来のＤ
ＤＤまたはＬＤＤ素子は、入力（出力）トランジスタと
して用いた場合に、ＬＯＣＯＳ酸化膜とゲート電極との
交点付近で静電破壊を生じやすいという欠点があった。
このような静電破壊を防止するため、入力（出力）トラ
ンジスタのソース・ドレイン領域をＮ＋型層のみで構成
し、そのほかのトランジスタはＮ−型層（５）とＮ＋型
層（６）の２重構造にすることも考えられるが、入力
（出力）トランジスタだけをマスキングしなければなら
ず、工程が繁雑化するという新たな問題点が発生する。
ＤＤまたはＬＤＤ素子は、入力（出力）トランジスタと
して用いた場合に、ＬＯＣＯＳ酸化膜とゲート電極との
交点付近で静電破壊を生じやすいという欠点があった。
このような静電破壊を防止するため、入力（出力）トラ
ンジスタのソース・ドレイン領域をＮ＋型層のみで構成
し、そのほかのトランジスタはＮ−型層（５）とＮ＋型
層（６）の２重構造にすることも考えられるが、入力
（出力）トランジスタだけをマスキングしなければなら
ず、工程が繁雑化するという新たな問題点が発生する。
【０００７】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、ＬＯＣＯＳ酸化膜と半導体領域
との境界付近をゲート電極材料によってマスキングする
ことにより、ゲート電極とＬＯＣＯＳ酸化膜との交点付
近での破壊耐量を増大した半導体集積回路を提供するも
のである。
に鑑み成されたもので、ＬＯＣＯＳ酸化膜と半導体領域
との境界付近をゲート電極材料によってマスキングする
ことにより、ゲート電極とＬＯＣＯＳ酸化膜との交点付
近での破壊耐量を増大した半導体集積回路を提供するも
のである。
【０００８】
【作用】本発明によれば、ソース・ドレイン領域がＬＯ
ＣＯＳ酸化膜（２）の下にまで達しないので、ＬＯＣＯ
Ｓ酸化膜（２）と基板（１）との界面の結晶欠陥による
リークの影響を受けない。また、ゲート電極（３）の形
成と同時にマスク部（８）の形成を行うだけで済み新た
な工程の追加がない。
ＣＯＳ酸化膜（２）の下にまで達しないので、ＬＯＣＯ
Ｓ酸化膜（２）と基板（１）との界面の結晶欠陥による
リークの影響を受けない。また、ゲート電極（３）の形
成と同時にマスク部（８）の形成を行うだけで済み新た
な工程の追加がない。
【０００９】
【実施例】以下に本発明の実施例を説明する。図１は本
発明の第１の実施例のＤＤＤ型ＭＯＳＦＥＴ素子を示す
（Ａ）断面図、（Ｂ）平面図である。同図において、
（１）はＰ型の半導体基板、（２）はＬＯＣＯＳ酸化
膜、（３）はゲート酸化膜、（４）はゲート電極、
（５）はソース・ドレイン領域のＮ−型層、（６）はソ
ース・ドレイン領域のＮ＋型層、（８）はゲート電極
（４）と連続しＬＯＣＯＳ酸化膜（２）と基板（１）と
の境界を被覆するゲート電極（４）のマスク部分であ
る。マスク部分（６）はＬＯＣＯＳ酸化膜（２）のバ−
ズビ−ク付近を含み、境界（バ−ズビ−ク）より内側へ
ソース・ドレイン領域のＮ−型層（５）の拡散深さより
大きく突出している。また、ソース・ドレイン領域の全
周を囲むように形成する。よって、ゲート電極（４）は
図１（Ｂ）に示す形状となり、従来とゲート長は変わら
ないが、ゲート幅はマスク部（８）を設けた分だけ短く
なる。Ｎ−型層（５）はゲート電極（４）をマスクとし
てイオン注入されるので、マスク部（８）を設けたこと
により、Ｎ−型層（５）のＰＮ接合はＬＯＣＯＳ酸化膜
（２）へ達せず、基板（１）表面で終端する。これはゲ
ート電極（４）とＬＯＣＯＳ酸化膜（２）との交点付近
でも同様である。
発明の第１の実施例のＤＤＤ型ＭＯＳＦＥＴ素子を示す
（Ａ）断面図、（Ｂ）平面図である。同図において、
（１）はＰ型の半導体基板、（２）はＬＯＣＯＳ酸化
膜、（３）はゲート酸化膜、（４）はゲート電極、
（５）はソース・ドレイン領域のＮ−型層、（６）はソ
ース・ドレイン領域のＮ＋型層、（８）はゲート電極
（４）と連続しＬＯＣＯＳ酸化膜（２）と基板（１）と
の境界を被覆するゲート電極（４）のマスク部分であ
る。マスク部分（６）はＬＯＣＯＳ酸化膜（２）のバ−
ズビ−ク付近を含み、境界（バ−ズビ−ク）より内側へ
ソース・ドレイン領域のＮ−型層（５）の拡散深さより
大きく突出している。また、ソース・ドレイン領域の全
周を囲むように形成する。よって、ゲート電極（４）は
図１（Ｂ）に示す形状となり、従来とゲート長は変わら
ないが、ゲート幅はマスク部（８）を設けた分だけ短く
なる。Ｎ−型層（５）はゲート電極（４）をマスクとし
てイオン注入されるので、マスク部（８）を設けたこと
により、Ｎ−型層（５）のＰＮ接合はＬＯＣＯＳ酸化膜
（２）へ達せず、基板（１）表面で終端する。これはゲ
ート電極（４）とＬＯＣＯＳ酸化膜（２）との交点付近
でも同様である。
【００１０】図２は本発明をＬＤＤ構造に適用した第２
の実施例を示す断面図である。ＬＤＤはゲート電極
（４）を形成した後にその側壁にスペ−サ（７）を形成
するので、ゲート電極（４）のマスク部（８）の側壁に
もスペ−サ（７）が形成される。Ｎ−型層（５）はゲー
ト電極（４）をマスクとしてイオン注入されるので、Ｎ
−型層（５）のＰＮ接合はＬＯＣＯＳ酸化膜（２）に達
せず、基板（１）表面で終端する。これはゲート電極
（４）とＬＯＣＯＳ酸化膜（２）との交点付近でも同様
である。
の実施例を示す断面図である。ＬＤＤはゲート電極
（４）を形成した後にその側壁にスペ−サ（７）を形成
するので、ゲート電極（４）のマスク部（８）の側壁に
もスペ−サ（７）が形成される。Ｎ−型層（５）はゲー
ト電極（４）をマスクとしてイオン注入されるので、Ｎ
−型層（５）のＰＮ接合はＬＯＣＯＳ酸化膜（２）に達
せず、基板（１）表面で終端する。これはゲート電極
（４）とＬＯＣＯＳ酸化膜（２）との交点付近でも同様
である。
【００１１】以上の本願構成によれば、ＤＤＤ型、ＬＤ
Ｄ型共に、ソース・ドレイン領域のＮ−型層（５）がＬ
ＯＣＯＳ酸化膜（２）に達せず、結晶欠陥の少ない基板
（１）表面で終端するので、ＬＯＣＯＳ酸化膜（２）が
発生するストレスに起因する静電破壊耐量の劣化がな
い。よって、従来より静電破壊耐量を増大できる。図３
は本発明の第１の実施例（ＤＤＤ）の製造方法を説明す
るための断面図である。ＤＤＤ構造は、まず半導体基板
（１）表面を選択酸化してＬＯＣＯＳ酸化膜（２）を形
成し、半導体基板（１）の表面を熱酸化して膜厚１００
０Å程度のゲート酸化膜（３）を形成し、全面にポリシ
リコン層をＣＶＤ堆積した後ポリシリコン層をホトエッ
チングしてゲート電極（４）とマスク部（８）を形成す
る。その後、全面にＮ−型層（５）を形成するリン
（Ｐ）をイオン注入する（図３Ａ）。
Ｄ型共に、ソース・ドレイン領域のＮ−型層（５）がＬ
ＯＣＯＳ酸化膜（２）に達せず、結晶欠陥の少ない基板
（１）表面で終端するので、ＬＯＣＯＳ酸化膜（２）が
発生するストレスに起因する静電破壊耐量の劣化がな
い。よって、従来より静電破壊耐量を増大できる。図３
は本発明の第１の実施例（ＤＤＤ）の製造方法を説明す
るための断面図である。ＤＤＤ構造は、まず半導体基板
（１）表面を選択酸化してＬＯＣＯＳ酸化膜（２）を形
成し、半導体基板（１）の表面を熱酸化して膜厚１００
０Å程度のゲート酸化膜（３）を形成し、全面にポリシ
リコン層をＣＶＤ堆積した後ポリシリコン層をホトエッ
チングしてゲート電極（４）とマスク部（８）を形成す
る。その後、全面にＮ−型層（５）を形成するリン
（Ｐ）をイオン注入する（図３Ａ）。
【００１２】続いて、同じくゲート電極（４）とマスク
部（８）をマスクとしてＮ＋型層（６）を形成するヒ素
（Ａｓ）をイオン注入する（図３Ｂ）。そして、イオン
注入したリンとヒ素を熱拡散することにより、ソース・
ドレイン領域のＮ−型層（５）とＮ＋型層（６）を形成
する（図３Ｃ）。図４は本発明の第２の実施例（ＬＤ
Ｄ）の製造方法を説明するための断面図である。ＬＤＤ
構造は、まず半導体基板（１）表面を選択酸化してＬＯ
ＣＯＳ酸化膜（２）を形成し、半導体基板（１）の表面
を熱酸化して膜厚１０００Å程度のゲート酸化膜（３）
を形成し、全面にポリシリコン層をＣＶＤ堆積した後ポ
リシリコン層をホトエッチングしてゲート電極（４）と
マスク部（８）を形成する。
部（８）をマスクとしてＮ＋型層（６）を形成するヒ素
（Ａｓ）をイオン注入する（図３Ｂ）。そして、イオン
注入したリンとヒ素を熱拡散することにより、ソース・
ドレイン領域のＮ−型層（５）とＮ＋型層（６）を形成
する（図３Ｃ）。図４は本発明の第２の実施例（ＬＤ
Ｄ）の製造方法を説明するための断面図である。ＬＤＤ
構造は、まず半導体基板（１）表面を選択酸化してＬＯ
ＣＯＳ酸化膜（２）を形成し、半導体基板（１）の表面
を熱酸化して膜厚１０００Å程度のゲート酸化膜（３）
を形成し、全面にポリシリコン層をＣＶＤ堆積した後ポ
リシリコン層をホトエッチングしてゲート電極（４）と
マスク部（８）を形成する。
【００１３】その後、ゲート電極（４）とマスク部
（８）をマスクとして全面にＮ−型層（５）を形成する
リン（Ｐ）をイオン注入する（図３Ａ）。全面にＣＶＤ
酸化膜を堆積し、これを異方性エッチングすることによ
りゲート電極（４）の側壁にスペ−サ（７）を形成す
る。続いて、ゲート電極（４）とマスク部（８）および
スペ−サ（７）をマスクとして全面にＮ＋型層（６）を
形成するヒ素（Ａｓ）をイオン注入する（図３Ｂ）。
（８）をマスクとして全面にＮ−型層（５）を形成する
リン（Ｐ）をイオン注入する（図３Ａ）。全面にＣＶＤ
酸化膜を堆積し、これを異方性エッチングすることによ
りゲート電極（４）の側壁にスペ−サ（７）を形成す
る。続いて、ゲート電極（４）とマスク部（８）および
スペ−サ（７）をマスクとして全面にＮ＋型層（６）を
形成するヒ素（Ａｓ）をイオン注入する（図３Ｂ）。
【００１４】そして、イオン注入したリンとヒ素を熱拡
散することにより、ソース・ドレイン領域のＮ−型層
（５）とＮ＋型層（６）を形成する（図３Ｃ）。ＤＤ
Ｄ、ＬＤＤ共に、本発明の製造方法によれば、ゲート電
極（４）の形成と同時にマスク部（４）を形成するだけ
でＮ−型層（５）をＬＯＣＯＳ酸化膜（２）から離間で
きるので、何ら工程を付加すること無く実施できるもの
である。
散することにより、ソース・ドレイン領域のＮ−型層
（５）とＮ＋型層（６）を形成する（図３Ｃ）。ＤＤ
Ｄ、ＬＤＤ共に、本発明の製造方法によれば、ゲート電
極（４）の形成と同時にマスク部（４）を形成するだけ
でＮ−型層（５）をＬＯＣＯＳ酸化膜（２）から離間で
きるので、何ら工程を付加すること無く実施できるもの
である。
【００１５】尚、本発明のマスク部（８）は、静電破壊
耐量を増大したい入力（出力）トランジスタについて適
用すればよく、他の回路素子については、従来と同様に
マスク部（８）の無い構造とする。
耐量を増大したい入力（出力）トランジスタについて適
用すればよく、他の回路素子については、従来と同様に
マスク部（８）の無い構造とする。
【００１６】
【発明の効果】以上に説明したとおり、本発明によれば
ＬＯＣＯＳ酸化膜（２）のバ−ズビ−ク上にゲート電極
材料によるマスク部（８）を設け、ソース・ドレイン領
域のＮ−型層（５）をＬＯＣＯＳ酸化膜（２）に達しな
い構造としたので、ＬＯＣＯＳ酸化膜（２）が発生する
ストレスに起因する静電破壊耐量の低下を防止し、その
耐量を増大できる利点を有する。また、本発明の製造方
法によれば、何ら付加工程を要しないので、工程の繁雑
化を防止できる利点を有する。
ＬＯＣＯＳ酸化膜（２）のバ−ズビ−ク上にゲート電極
材料によるマスク部（８）を設け、ソース・ドレイン領
域のＮ−型層（５）をＬＯＣＯＳ酸化膜（２）に達しな
い構造としたので、ＬＯＣＯＳ酸化膜（２）が発生する
ストレスに起因する静電破壊耐量の低下を防止し、その
耐量を増大できる利点を有する。また、本発明の製造方
法によれば、何ら付加工程を要しないので、工程の繁雑
化を防止できる利点を有する。
【図１】本発明の第１の実施例を説明するための断面図
である。
である。
【図２】本発明の第２の実施例を説明するための断面図
である。
である。
【図３】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図４】本発明の第２の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図５】従来例を説明するための断面図である。
【図６】従来例を説明するための断面図である。
Claims (5)
- 【請求項１】 ＬＯＣＯＳ絶縁膜に囲まれた半導体領域
と、該半導体領域を横断するようにして前記ＬＯＣＯＳ
絶縁膜の上まで延在するゲート電極と、前記ゲート電極
の両脇の半導体領域表面に形成した高濃度層と低濃度層
とで形成するソース・ドレイン領域とを具備する入出力
トランジスタを持つ半導体集積回路において、前記入出力トランジスタの 前記ＬＯＣＯＳ絶縁膜と前記
半導体領域との境界付近を前記ゲート電極材料で環状に
被覆し、前記ソース領域と前記ドレイン領域の低濃度層
を、各々前記ＬＯＣＯＳ絶縁膜に達しないようにしたこ
とを特徴とする半導体集積回路。 - 【請求項２】 前記ソース・ドレイン領域がＤＤＤ（Ｄ
ｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）構造であ
ることを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記ソース・ドレイン領域がＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造であるこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 入出力トランジスタを具備する半導体集
積回路の製造方法であって、 一導電型の半導体領域の表面に前記入出力トランジスタ
を形成するためのＬＯＣＯＳ絶縁膜を形成する工程と、 前記半導体領域を横断するように前記ＬＯＣＯＳ絶縁膜
の上まで延在するゲート電極を形成し、同時に前記半導
体領域と前記ＬＯＣＯＳ絶縁膜との境界付近を被覆する
ゲート電極のマスク部を形成する工程と、 前記ゲート電極をマスクとして、前記低濃度層を形成す
る逆導電型の不純物と前記高濃度層を形成する逆導電型
の不純物を導入し、前記低濃度層が各々前記ＬＯＣＯＳ
絶縁膜に達しないように、前記入出力トランジスタのソ
ース領域とドレイン領域とを形成する工程とを具備する
ことを特徴とする半導体集積回路の製造方法。 - 【請求項５】 前記低濃度層を形成する不純物を導入し
た後に前記ゲート電極の側壁にスペ−サを形成し、該ス
ペ−サをますくとして前記高濃度層を形成する不純物の
導入を行うことを特徴とする請求項４記載の半導体集積
回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017378A JP3054531B2 (ja) | 1994-02-14 | 1994-02-14 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6017378A JP3054531B2 (ja) | 1994-02-14 | 1994-02-14 | 半導体集積回路とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226509A JPH07226509A (ja) | 1995-08-22 |
| JP3054531B2 true JP3054531B2 (ja) | 2000-06-19 |
Family
ID=11942356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6017378A Expired - Fee Related JP3054531B2 (ja) | 1994-02-14 | 1994-02-14 | 半導体集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3054531B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6238975B1 (en) * | 1998-11-25 | 2001-05-29 | Advanced Micro Devices, Inc. | Method for improving electrostatic discharge (ESD) robustness |
| JP5161408B2 (ja) * | 2001-02-22 | 2013-03-13 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP4458781B2 (ja) * | 2003-02-06 | 2010-04-28 | 株式会社リコー | 半導体装置及びその製造方法、並びにその応用装置 |
| JP2008218948A (ja) * | 2007-03-08 | 2008-09-18 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2013191767A (ja) * | 2012-03-14 | 2013-09-26 | Sharp Corp | Ｅｓｄ保護トランジスタ素子 |
| CN108109922B (zh) * | 2017-12-19 | 2019-01-22 | 武汉新芯集成电路制造有限公司 | 一种降低mos管应力效应的方法 |
-
1994
- 1994-02-14 JP JP6017378A patent/JP3054531B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07226509A (ja) | 1995-08-22 |
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