JP2008218948A - 半導体装置とその製造方法 - Google Patents
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Abstract
【解決手段】ドレイン領域を囲む外壁9とゲート電極4とを、エッチングによって同時に形成し、半導体基板1のドレイン領域とソース領域に低濃度の不純物を拡散して低濃度拡散層5を形成する。更に、ゲート電極5と外壁9の壁面にTEOS等の絶縁物によるサイドウォール6,10を形成し、このサイドウォール6,10をマスクとして、高濃度不純物を拡散し、ソース電極7とドレイン電極8を形成する。サイドウォールの形成精度は、レジストパターンの位置合わせ精度よりも1桁小さいので、ドレイン電極8形成において、位置合わせのための余裕を殆ど見込む必要がなくなり、チップサイズの小型化が可能になる。
【選択図】図1
Description
この半導体装置はドレインに高耐圧特性を持たせたもので、周囲をLOCOS2で囲まれたP型の半導体基板1の素子形成領域の中央に、ゲート酸化膜3を介してポリシリコンからなるゲート電極4が形成されている。LOCOS2とゲート酸化膜3間の半導体基板1の表面には、一部がこのゲート酸化膜3の下側に入り込むように低濃度不純物(例えば、N−)が拡散された、低濃度拡散層5が形成されている。更に、ゲート電極4とゲート酸化膜3の壁面には絶縁物によるサイドウォール6が形成されている。ゲート電極4のソース側のサイドウォール6sとLOCOS2との間の低濃度拡散層5には、更に高濃度不純物(例えば、N+)が拡散されたソース電極7が形成されている。
図3(a)に示すように、半導体基板1表面の素子分離領域にはLOCOS2を、素子形成領域にはゲート酸化膜3となる酸化膜OXIDをそれぞれ形成し、これらのLOCOS2と酸化膜OXIDの表面にゲート電極4を生成するためのポリシリコン層POLYを堆積する。そして、ポリシリコン層POLYの表面に、ゲート電極形成用のレジストパターンPTN1を形成する。
この半導体装置は、ドレインに高耐圧特性を持たせたもので、周囲をLOCOS2で囲まれたP型の半導体基板1の素子形成領域の中央に、ゲート酸化膜3を介してポリシリコンからなるゲート電極4が形成されている。更に、このゲート電極4と同じポリシリコンにより、LOCOS2上にドレイン領域を囲む外壁部9が形成されている。
図4(a)に示すように、半導体基板1表面の素子分離領域にはLOCOS2を、素子形成領域にはゲート酸化膜3となる酸化膜OXIDをそれぞれ形成し、これらのLOCOS2と酸化膜OXIDの表面にゲート電極4を生成するためのポリシリコン層POLYを堆積する。そして、ポリシリコン層POLYの表面に、ドレイン領域を囲む外壁部とゲート電極とを同時に形成するためのレジストパターンPTN4を形成する。
図4(b)に示すように、レジストパターンPTN4をマスクとしてポリシリコン層POLYと酸化膜OXIをエッチングし、ドレイン領域を囲む外壁部とゲート領域以外のポリシリコン層POLYと酸化膜OXIDを除去し、更に、レジストパターンPTN4も除去する。これにより、半導体基板1表面の素子形成領域にはゲート酸化膜3とゲート電極4が、ドレイン領域を囲むLOCOS2上にはポリシリコンによる外壁部9が、レジストパターンPTN4に従って同時に形成される。
図4(c)に示すように、素子形成領域に低濃度不純物を拡散させるためのレジストパターンPTN5を形成し、このレジストパターンPTN5をマスクとして、燐等の低濃度不純物N−を打ち込む。これにより、LOCOS2とゲート酸化膜3間の半導体基板1の表面に、一部がこのゲート酸化膜3の下側に入り込むように低濃度拡散層5が形成される。
図4(d)に示すように、レジストパターンPTN5を除去し、ゲート電極4や低濃度拡散層5が形成された半導体基板1の表面に、TEOS等の絶縁層を形成する。
図4(e)に示すように、ゲート電極4、低濃度拡散層5及び外壁部9等の表面が露出するように、TEOSをエッチングする。これにより、ゲート電極4とゲート酸化膜3の側壁面に、TEOS等の絶縁物によるサイドウォール6s,6dが形成される。また、外壁部9の側壁面にも、サイドウォール10が形成される。
図4(f)に示すように、ドレインとソースの電極を形成する高濃度不純物を拡散させるためのレジストパターンPTN6を形成する。このレジストパターンPTN6は、外壁部9の外側を覆うように形成する。そして、レジストパターンPTN6をマスクとして、砒素等の高濃度不純物N+を打ち込む。その後、レジストパターンPTN6を除去する。
この半導体装置は、ドレインとソースの両方に高耐圧特性を持たせたもので、図1におけるソース領域をドレイン領域と全く同じ対称的な構造にしたものである。
(a) P型の半導体基板1にN型の不純物を拡散させているが、N型の半導体基板にP型の不純物を拡散させても良い。また、半導体基板に直接ではなく、この半導体基板に設けたウエル内に不純物を拡散させても良い。
(b) 外壁部9に形成したサイドウォール10の厚さを適宜設定することにより、高耐圧の他、中耐圧のトランジスタを形成することができる。
(c) 素子分離領域としてLOCOS2を用いた構成を採用しているが、STI(Shallow Trench Isolation)を用いることもできる。
(d) 更に高耐圧特性を得るために、ゲート電極とソース/ドレイン領域の間隔を、サイドウォールとレジストによってオフセットさせたトランジスタにも適用可能である。
(e) トランジスタに限らず、拡散抵抗等の高耐圧化にも適用できる。
2 LOCOS
3 ゲート酸化膜
4 ゲート電極
5 低濃度拡散層
6,10 サイドウォール
7 ソース電極
8 ドレイン電極
9 外壁部
PTN4,PTN5,PTN6 レジストパターン
POLY ポリシリコン層
OXID 酸化膜
Claims (2)
- 第1導電型の半導体基板に設けられた制御電極と前記制御電極の両側に設けられた第1電極領域及び第2電極領域とを備えた半導体装置であって、
前記第1電極領域及び第2電極領域の内の少なくとも一方の電極領域は、
その電極領域の周囲を囲み前記制御電極に接続するように該制御電極と一体して形成された外壁部と、
前記外壁部で囲まれた前記半導体基板の表面に低濃度の第2導電型の不純物を拡散させた低濃度拡散層と、
前記外壁部の内側の壁面に形成されたサイドウォールと、
前記サイドウォールの内側の前記低濃度拡散層に高濃度の第2導電型の不純物を拡散させた高濃度拡散層による電極とを、
有することを特徴とする半導体装置。 - 第1導電型の半導体基板上に素子形成領域を分離するための素子分離絶縁膜を形成すると共に該素子形成領域表面に酸化膜を形成する工程と、
前記素子分離絶縁膜及び前記酸化膜上に制御電極用の導電性膜を形成する工程と、
前記導電性膜の上に前記制御電極と該制御電極の両側に設ける第1及び第2電極領域の内の少なくとも一方の電極領域を囲む外壁部とを形成するためのレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記導電性膜と前記酸化膜を除去する工程と、
前記第1及び第2電極領域の半導体基板表面に第2導電型の低濃度不純物を拡散させる工程と、
前記低濃度不純物が拡散された半導体基板の表面全体に絶縁層を形成する工程と、
前記絶縁層をエッチングして前記制御電極及び前記外壁部の側面に前記絶縁層によるサイドウォールを形成する工程と、
前記サイドウォールをマスクとして該サイドウォールで囲まれる前記半導体基板の表面に第2導電型の高濃度の不純物を拡散させて第1及び第2電極を形成する工程とを、
順次行うことを特徴とする半導体装置の製造方法。
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JP2007058094A JP2008218948A (ja) | 2007-03-08 | 2007-03-08 | 半導体装置とその製造方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2012160510A (ja) * | 2011-01-31 | 2012-08-23 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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2007
- 2007-03-08 JP JP2007058094A patent/JP2008218948A/ja active Pending
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