JP2007150292A - 半導体素子およびその製造方法 - Google Patents

半導体素子およびその製造方法 Download PDF

Info

Publication number
JP2007150292A
JP2007150292A JP2006302429A JP2006302429A JP2007150292A JP 2007150292 A JP2007150292 A JP 2007150292A JP 2006302429 A JP2006302429 A JP 2006302429A JP 2006302429 A JP2006302429 A JP 2006302429A JP 2007150292 A JP2007150292 A JP 2007150292A
Authority
JP
Japan
Prior art keywords
gate
conductivity
conductive
lightly doped
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006302429A
Other languages
English (en)
Inventor
Shih-Chen Wang
世辰 王
Hsin Ming Chen
信銘 陳
Chun-Hung Lu
俊宏 盧
Ming-Chou Ho
明州 何
Shiketsu Chin
士傑 沈
Seisho Jo
清祥 徐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of JP2007150292A publication Critical patent/JP2007150292A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】簡略化された工程の高耐圧ＭＯＳトランジスタを提供する。
【解決手段】第一導電性の基板上に形成された半導体素子を提供する。前記素子はゲートと、第二導電性のドレイン領域と、第二導電性のソース領域と、第二導電性を持つ第一の低濃度ドープ領域とを含む。前記ゲートは前記第一導電性の基板上に形成される。前記第二導電性のドレイン領域と前記第二導電性のソース領域とは、前記導電性基板中、前記ゲートの両側に形成される。前記第二導電性を持つ第一の低濃度ドープ領域は前記第一導電性の基板中、前記ゲートと前記第二導電性のソース領域との間に形成される。
【選択図】なし

Description

本発明は、半導体素子に関しており、より具体的には高圧応力の制限を上げる半導体素子とその製造方法に関している。
金属酸化物半導体（ＭＯＳ）トランジスタ素子は様々な電子製品の中で最も重要で基本的な電子ユニットのうちのひとつである。ＭＯＳトランジスタ素子の発明から、人々は継続的に半導体の大きさを小さくすることを目指している、つまり、半導体素子は益々、計算能力を強化、加速するよう、特定の範囲に縮小されている。
集積回路の集積レベルが増すにつれて、半導体素子の規模もそれに対応して小さくなる。それにより、金属酸化物半導体素子（ＭＯＳ）トランジスタの規模が小さくなるにつれて、チャネル長もまた短くなる。しかし、ＭＯＳトランジスタのチャネルの寸法は無限に縮小することはできない。半導体素子のチャネル長がある程度短くなると、様々な問題が徐々に現れ、これは一般に「短チャネル効果」と呼ばれている。より詳しくは、チャネル長が短くなり、加えられる電圧が変わらないままだと、トランジスタの操作速度のみならずチャネル内の横電解が増加する。これにより、チャネル電子のエネルギーが、特にドレイン領域付近のチャネル電子において、増える。これら電子のエネルギーは半導体のバンドギャップよりも大きい。従って、ドレイン領域の価電子帯電子と衝突した後、チャネル電子が容易に価電子帯電子それゆえに伝導帯を励起して、その後、高温電子が形成される。高温電子は部分的にゲート酸化層に入り、損害を与えるので、素子の信頼性および寿命が減少する。特にＭＯＳトランジスタ素子の規模がさらにナノメータの規模に縮小されると、短チャネル効果とパンチスルー効果がさらに深刻になり、半導体素子のさらなる規模縮小が阻害される。従って、本産業の共通の目的は、小さな大きさで、高集積で、かつ高品質の半導体素子を製造することである。
本発明は、半導体素子およびその製造方法を提供する。半導体素子は、高圧応力の限界を上げ、高電圧下で操作する目的上、簡単な構造および高絶縁破壊電圧を持つ。
この発明は、ゲートと、第二導電性のドレイン領域と第二導電性のソース領域と、第二導電性を持つ第一の低濃度ドープ領域とを含む、半導体素子を提供する。ゲートは第一導電性の基板上に形成される。第二導電性のドレイン領域と第二導電性のソース領域は、前記第一導電性の基板中の、前記ゲートの両側に形成される。第二導電性を持つ第一の低濃度ドープ領域は、前記ゲートと前記第二導電性のソース領域との間に形成される。
本発明の一実施形態によると、前記第二導電性がＮ型である場合、前記第一導電性はＰ型である。逆に、前記第一導電性がＮ型である場合、前記第二導電性はＰ型である。
本発明の一実施形態によると、半導体素子は第一の誘電体層をさらに含む。第一の誘電体層は、前記ゲートと前記第一導電性の基板との間に形成され、前記第一の誘電体層は前記第二導電性のソース領域側に第一の厚みを持ち、前記第二導電性のドレイン領域側に第二の厚みを持つ。前記第一の厚みが前記第二の厚みよりも大きい。
本発明の一実施形態によると、半導体素子は、第一導電性を持つ低濃度ドープ領域をさらに含む。第一導電性を持つ低濃度ドープ領域は、前記ゲートと前記第二導電性のドレイン領域との間に形成される。
本発明の一実施形態によると、半導体素子は、第二導電性を持つ第二の低濃度ドープ領域をさらに含む。第二導電性を持つ第二の低濃度ドープ領域は、前記ゲートと前記第二導電性のドレイン領域との間に形成される。前記第二導電性を持つ第一の低濃度ドープ領域は、前記第二導電性を持つ第二の低濃度ドープ領域とは異なるドーパント濃度を持つ。
本発明の一実施形態によると、半導体素子は、絶縁スペーサをさらに含む。絶縁スペーサは前記ゲートの側壁に形成される。
本発明の一実施形態によると、絶縁スペーサの素材は、窒化シリコンあるいは酸化シリコンを含む。
ソース領域と同じ導電性を持つ低濃度ドープ領域がソース領域とゲートとの間に形成されるが、低濃度ドープ領域はドレイン領域とゲートとの間には形成されない。中和の基板をドレイン領域側に形成すること、あるいはドレイン領域とは反対の導電性の低濃度ドープ領域をドレイン領域側に形成することが、本発明の半導体素子の二つの他の選択肢である。
これにより、高絶縁破壊電圧が実現されることでＭＯＳ素子の高圧応力の限界を上げることができ、本発明の半導体素子を高電圧下で操作することができる。
発明は、半導体素子の製造方法を提供する。製造方法を以下に記載する。第一に、第一導電性の基板を準備して、前記第一導電性の基板上にゲートを形成する。そして、前記基板中の、前記ゲートの第一側に、第二導電性を持つ第一の低濃度ドープ領域を形成する。その後、前記基板中の、前記ゲートの前記第一側に、第二導電性のソース領域を形成して、前記ゲートの第二側に第二導電性のドレイン領域を形成するが、前記第二導電性を持つ第一の低濃度ドープ領域は、前記第一導電性の基板中の、前記第二導電性のソース領域と前記ゲートとの間に形成される。
本発明の一実施形態によると、前記第二導電性がＮ型である場合、前記第一導電性はＰ型である。逆に、前記第二導電性がＰ型である場合、第一導電性はＮ型である。
本発明の一実施形態によると、方法は前記第一導電性の基板上に前記ゲートを形成する工程の前に、第一の誘電体層を前記第一導電性の基板上に形成する工程をさらに含む。
本発明の一実施形態によると、前記第一の誘電体層は第一側に第一の厚みを持ち、第二側に第二の厚みを持つ。前記第二の厚みが前記第一の厚みよりも大きい。
本発明の一実施形態によると、前記第二導電性を持つ第一の低濃度ドープ領域を、前記第一導電性の基板中の、前記ゲートの前記第一側に形成する工程は以下のように行われる。まず、前記第一導電性の基板の前記ゲートの前記第一側を露光する、パターニングされたフォトレジスト層を、前記基板上に形成する。そしてイオン注入処理を行い、前記第二導電性を持つ第一の低濃度ドープ領域を形成する。その後、前記パターニングしたフォトレジスト層を除去する。
本発明の一実施形態によると、方法は前記基板中の、前記ゲートの前記第二側に、第一導電性を持つ低濃度ドープ領域を形成する工程をさらに含む。前記第一導電性を持つ低濃度ドープ領域は前記第二導電性のドレイン領域と前記ゲートとの間に形成される。
本発明の一実施形態によると、前記第二導電性を持つ第一の低濃度ドープ領域を、前記第一導電性の基板中の、前記ゲートの前記第一側に形成する工程と、前記第一導電性を持つ低濃度ドープ領域を前記基板中の前記ゲートの前記第二側に形成する工程とは以下のように行われる。まず、前記第一導電性の基板の前記ゲートの前記第一側を露光する、第一のパターニングされたフォトレジスト層を、前記基板上に形成する。そして第一のイオン注入処理を行い、前記第二導電性を持つ第一の低濃度ドープ領域を形成する。前記第一のパターニングされたフォトレジスト層を除去した後、前記第一導電性の基板の前記ゲートの前記第二側を露光する、第二のパターニングされたフォトレジスト層を、前記基板上に形成する。そして第二のイオン注入処理を行い、前記第一導電性を持つ低濃度ドープ領域を形成して、前記第二のパターニングされたフォトレジスト層を除去する。
本発明の一実施形態によると、方法は、前記基板中の、前記ゲートの前記第二側に、第二導電性を持つ第二の低濃度ドープ領域を形成する工程をさらに含む。前記第二導電性を持つ第二の低濃度ドープ領域は前記第二導電性のドレイン領域と前記ゲートとの間に形成される。
本発明の一実施形態によると、前記第二導電性を持つ第一の低濃度ドープ領域と、前記第二導電性を持つ第二の低濃度ドープ領域とを、前記第一導電性の基板中の、前記ゲートの前記第一側と前記第二側とに形成する工程と、前記第一導電性を持つ低濃度ドープ領域を前記基板中の、前記ゲートの前記第二側に形成する工程とは以下のように行われる。まず、第一のイオン注入処理を行い、前記第二導電性を持つ第一の低濃度ドープ領域と前記第二導電性を持つ第二の低濃度ドープ領域とを形成する。そして前記第一導電性の基板の前記ゲートの前記第二側を露光する、パターニングされたフォトレジスト層を、前記基板上に形成する。第二のイオン注入処理を行い、前記第一導電性を持つ低濃度ドープ領域を形成した後に、前記パターニングされたフォトレジスト層を除去する。
本発明の一実施形態によると、方法は前記ゲートの側壁に絶縁スペーサを形成する工程をさらに含む。
本発明の半導体素子の製造方法は、従前の相補型金属酸化膜半導体（ＣＭＯＳ）の製造工程と統合できる、単純な製造工程を有すことで、素子製造時間を短縮する。本発明の様々な特定の実施形態を以下に開示し、本発明の構想の様々な可能性のある実装例を例示する。以下の記載は発明の一般原則を例示する目的のものであり、限定的意味合いで受け取られるべきではない。発明の範囲は付随の請求項を参照することにより決定されることが最善である。
本発明の半導体素子の好適な実施形態を示す概略断面図である。
本発明の半導体素子の好適な実施形態を示す概略断面図である。
本発明の半導体素子の別の好適な実施形態を示す概略断面図である。
本発明の半導体素子のまた別の好適な実施形態を示す概略断面図である。
本発明の好適な実施形態による半導体素子の製造工程を示す概略断面図である。
本発明の好適な実施形態による半導体素子の製造工程を示す概略断面図である。
本発明の別の好適な実施形態による半導体素子の製造工程を示す概略断面図である。
本発明の好適な実施形態による半導体素子の製造工程を示す概略断面図である。
図１Ａは、本発明の半導体素子の好適な実施形態を示す概略断面図である。
図１Ａを参照して下さい。本発明の半導体素子は、例えば、第一導電性の基板１００上に形成されている。第一導電性の基板１００は例えばシリコンの基板である。半導体素子は、例えば、ゲート誘電体層１０２、ゲート１０４、誘電体層１０６、絶縁スペーサ１０８、第二導電性のソース領域１１０、第二導電性のドレイン領域１１２、および第二導電性の低濃度ドープ領域１１４を含む。
ゲート１０４は、例えば、第一導電性の基板１００上に形成されている。ゲート１０４の素材は、例えば、ドープポリシリコンである。
ゲート誘電体層１０２は、例えば、ゲート１０４と第一導電性の基板１００との間に形成されている。ゲート誘電体層１０２の素材は、例えば、酸化シリコンである。
第二導電性のソース領域１１０と第二導電性のドレイン領域１１２は、例えば、第一導電性の基板１００中のゲート１０４の両側に形成されている。
絶縁スペーサ１０８は、例えば、ゲート１０４の側壁に形成されている。絶縁スペーサ１０８の素材は、例えば酸化シリコンあるいは窒化シリコンである。
第二導電性の低濃度ドープ領域１１４は、例えば、第一導電性の基板１００中の、ゲート１０４と第二導電性のソース領域１１０との間に形成されている。つまり、絶縁スペーサ１０８の下に位置している。
上述の実施形態において、第一導電性がＰ型で、第二導電性がＮ型である場合、半導体素子はＮチャネル半導体素子である。反対に、第一導電性がＮ型であり、第二導電性がＰ型である場合には、半導体素子はＰチャネル半導体素子である。
本発明の半導体素子によると、第二導電性の低濃度ドープ領域は第二導電性のドレイン領域１１２の側に形成されていないので、ＭＯＳ素子の高圧応力の限界を上げることができ、本発明の半導体素子は高電圧下で操作することができる。
図１Ｂは、本発明の半導体素子の別の好適な実施形態を示す概略断面図を示す。図１Ｂにおいて、図１Ａと同じ部材を示すものに対しては同じ参照番号を付している。ここでは、差異のみを記載する。
図１Ｂを参照して下さい。半導体素子は、第二導電性のドレイン領域１１２の側に形成された第一導電性の低濃度ドープ領域１１６を含む。第一導電性の低濃度ドープ領域１１６は、例えば、第一導電性の基板１００中の、ゲート１０４と第二導電性のドレイン領域１１２との間に形成されている。つまり、絶縁スペーサ１０８の下に位置している。
図１Ｂの示す半導体素子によると、ソース／ドレイン領域と反対の導電性を持つ低濃度ドープ領域がドレイン領域の両側に形成されているので、ＭＯＳ素子の高圧応力の限界を上げることができ、本発明の半導体素子は高電圧下で操作することができる。
図１Ｃは、本発明の半導体素子のまた別の好適な実施形態を示す概略断面図である。図１Ｃにおいて、図１Ａと同じ部材を示すものに対しては同じ参照番号を付している。ここでは、差異のみを記載する。
図１Ｃを参照して下さい。半導体素子は、第二導電性のドレイン領域１１２の側に形成された第一導電性の低濃度ドープ領域１１６と第二導電性の低濃度ドープ領域１１４ａとを含む。第一導電性の低濃度ドープ領域１１６は、例えば、第一導電性の基板１００中の、ゲート１０４と第二導電性のドレイン領域１１２との間に形成されている。つまり、絶縁スペーサ１０８の下に位置している。第二導電性の低濃度ドープ領域１１４ａは、例えば、第一導電性の基板１００中の、ゲート１０４と第二導電性のドレイン領域１１２との間に形成されている。つまり、絶縁スペーサ１０８の下に位置している。
図１Ｃの示す半導体素子によると、第二導電性の低濃度ドープ領域１１４ａと第一導電性の低濃度ドープ領域１１６はドレインの側に形成されており、反対の導電性を持つので、第二導電性のドレイン領域１１２とゲートとの間の基板１００は第一導電性を維持し、これによりＭＯＳ素子の高圧応力の限界を上げることができ、本発明の半導体素子は高電圧下で操作することができる。
図１Ｄは、本発明の半導体素子のまた別の好適な実施形態を示す概略断面図である。図１Ｄにおいて、図１Ａと同じ部材を示すものに対しては同じ参照番号を付している。ここでは、差異のみを記載する。
図１Ｄを参照して下さい。ゲート１０４と第一導電性の基板１００との間に形成されたゲート誘電体層１０２ａは、第二導電性のドレイン領域１１２の付近と第二導電性のソース領域１１０の付近では厚みが異なる。例えば、ゲート誘電体層１０２ａは第二導電性のソース領域１１０付近では厚みｄ１を持ち、第二導電性のドレイン領域１１２付近では厚みｄ２を持つ。厚みｄ２は厚みｄ１よりも大きい。
図１Ｄが示す半導体素子によると、ゲート誘電体層１０２ａは第二導電性のドレイン領域１１２付近で比較的厚いので、高圧耐久性が達成される。その結果、高電圧をドレイン領域に加える間、ゲート誘電体層は損傷から逃れる。
図１Ｄが示す半導体素子に従い、ソース領域とゲートとの間に形成されたソース領域と同じ導電性を持つ低濃度ドープ領域と、ドレイン領域とゲートとの間に形成されたドレイン領域と異なる導電性を持つ低濃度ドープ領域とを例にとって説明する。他の選択肢は図１Ｂと図１Ｃとに記載されている通りである。ドレイン領域と反対の導電性を持つ低濃度ドープ領域がドレイン領域とゲートとの間に形成されている、あるいは、お互い異なる導電性を持つ二つの低濃度ドープ領域が、基板中の、ドレイン領域とゲートとの間に形成されて、ドレイン領域・ゲート間で基板を中和する。
ソース領域と同じ導電性を持つ低濃度ドープ領域がソース領域とゲートとの間に形成されているが、低濃度ドープ領域はドレイン領域とゲートとの間には形成されていない。中和の基板をドレイン領域側に形成すること、あるいはドレイン領域とは反対の導電性の低濃度ドープ領域をドレイン領域側に形成することが、本発明の半導体素子の二つの他の選択肢である。これにより、高絶縁破壊電圧が実現されることでＭＯＳ素子の高圧応力の限界を上げることができ、本発明の半導体素子を高電圧下で操作することができる。
本発明の半導体素子の製造方法をこれから説明する。図２Ａから２Ｅは、本発明の好適な実施形態による半導体素子の製造工程を示す概略断面図である。
図２Ａを参照して下さい。先ず、第一導電性の基板２００が準備される。誘電体層２０２と導電性層２０４が基板２００上に順次形成される。第一導電性の基板２００は例えばシリコン基板である。誘電体層２０２の素材は、例えば、酸化シリコンである。誘電体層は、例えば、熱酸化により形成される。導電性層２０４の素材は、例えば、ドープポリシリコンである。導電性層２０４の形成方法は、非ドープのポリシリコン層を化学気相堆積法により形成してその後イオン注入処理を行うか、あるいは化学着堆積処理におけるインシトゥー注入処理を採用することを含む。
図２Ｂを参照して下さい。導電性層２０４と誘電体層２０２をパターニングして、ゲート２０４ａとゲート誘電体層２０２ａとを形成する。パターニングされた導電性層２０４と誘電体層２０２は、例えば、フォトリソグラフィー処理およびエッチング処理により形成される。そして、誘電体層２０６が基板２００上に形成される。誘電体層２０６の素材は、例えば、酸化シリコンである。誘電体層２０６は、例えば、熱酸化あるいは化学気相堆積法により形成される。
図２Ｃを参照して下さい。基板２００のゲート２０４ａの片側を露光する、パターニングされたフォトレジスト層２０８が基板２００上に形成される。パターニングされたフォトレジスト層２０８は、例えば、フォトリソグラフィー処理により形成される。パターニングされたフォトレジスト層２０８をマスクとして使用してドーパント注入処理２１０を行い、第二導電性の低濃度ドープ領域２１２を基板２００中に形成する。ドーパント注入処理２１０は、例えば、イオン注入処理により基板２００にドーパントを注入する。
図２Ｄを参照して下さい。パターニングされたフォトレジスト層２０８が除去された後、絶縁スペーサ２１４がゲート２０４の側壁に形成される。絶縁スペーサ２１４の素材は、例えば、酸化シリコン、窒化シリコン、あるいはＳｉＯＮである。絶縁スペーサ２１４は、例えば、最初に化学気相堆積法により絶縁素材層を形成して、異方性エッチング処理により絶縁素材層の一部を除去することで形成される。
図２Ｅを参照して下さい。その後、ゲート２０４ａを絶縁スペーサ２１４とともにマスクとして用いて、ドーパント注入処理２１６を行い、第二導電性のソース領域２１８ａと第二導電性のドレイン領域２１８ｂとを基板２００中に形成する。ドーパント注入処理２１６は、例えば、イオン注入処理により基板２００中にドーパントを注入する。
図３Ａから３Ｂは、本発明の好適な実施形態による半導体の製造工程を示す概略断面図である。図３Ａと３Ｂにおいて、図２Ａから２Ｅと同じ部材を示すものに対しては同じ参照番号を付している。同じ記載も省略する。
図３Ａを参照して下さい。図３Ａ記載の工程は図２Ｃに追従している。つまり、第二導電性の低濃度ドープ領域２１２が基板２００中に形成された後、パターニングされたフォトレジスト層２０８を除去する。その後、基板２００のゲート２０４ａの別の側（第二導電性の低濃度ドープ領域２１２とは反対の側）を露光する、別のパターニングされたフォトレジスト層２２０が基板２００上に形成される。パターニングされたフォトレジスト層２２０は、例えば、フォトリソグラフィー処理により形成される。パターニングされたフォトレジスト層２２０をマスクとして使用してドーパント注入処理２２２を行い、第一導電性の低濃度ドープ領域２２４を基板２００中に形成する。ドーパント注入処理２２２は、例えば、イオン注入処理により基板２００中にドーパントを注入する。
図３Ｂを参照して下さい。パターニングされたフォトレジスト層２２０が除去され、絶縁スペーサ２１４がゲート２０４の側壁に形成される。その後、ゲート２０４ａを絶縁スペーサ２１４とともにマスクとして用いて、ドーパント注入処理２１６を行い、第二導電性のソース領域２１８ａと第二導電性のドレイン領域２１８ｂとを基板２００中に形成する。
図４Ａから４Ｃは、本発明の別の好適な実施形態による半導体素子の製造工程を示す概略断面図である。図４Ａから４Ｃにおいて、図２Ａから２Ｅと同じ部材を示すものに対しては同じ参照番号を付している。同じ記載も省略する。
図４Ａを参照して下さい。図４Ａ記載の工程は図２Ｂに追従している。つまり、ゲート２０４ａの後、ゲート誘電体層２０２ａと、誘電体層２０６とが基板２００上に形成される。ゲート２０４ａをマスクとして使用してドーパント注入処理２２４を行い、第二導電性の低濃度ドープ領域２１２ａと２１２ｂとを、ゲート２０４ａの両側の、基板２００上に形成する。ドーパント注入処理２２４は、例えば、イオン注入処理により基板２００中にドーパントを注入する。
図４Ｂを参照して下さい。基板２００のゲート２０４ａの片側を露光する、パターニングされたフォトレジスト層２２６が、基板２００上に形成される。パターニングされたフォトレジスト層２２６は、例えば、フォトリソグラフィー処理により形成される。ドーパント注入処理２２８は、パターニングされたフォトレジスト層２２６をマスクとして使用して、第一導電性の低濃度ドープ領域２３０を基板２００中に形成する。ドーパント注入処理２２８は、例えば、イオン注入処理により基板２００中にドーパントを注入する。
図４Ｃを参照して下さい。パターニングされたフォトレジスト層２２６が除去され、絶縁スペーサ２１４がゲート２０４の側壁に形成される。その後、ゲート２０４ａを絶縁スペーサ２１４とともにマスクとして用いて、ドーパント注入処理２１６を行い、第二導電性のソース領域２１８ａと第二導電性のドレイン領域２１８ｂとを基板２００中に形成する。
図５Ａから５Ｄは、本発明の好適な実施形態による半導体の製造工程を示す概略断面図である。図５Ａから５Ｅにおいて、図２Ａから２Ｅと同じ部材を示すものに対しては同じ参照番号を付している。同じ記載も省略する。
図５Ａを参照して下さい。先ず、第一導電性の基板２００が準備される。誘電体層２０２と導電性層２０４とが基板２００上に順次形成される。第一導電性の基板２００は例えばシリコン基板である。誘電体層２０２は、例えば、誘電体層２０１ａおよび２０１ｂを構成する。従って、誘電体層２０２は二種類の厚みを持つ。誘電体層２０２の素材は、例えば、酸化シリコンである。誘電体層２０２の製造方法は、例えば、先ず誘電体層を基板２００上に形成する。その後、誘電体層をパターニングして誘電体層２０１ａを形成し、その後、誘電体層２０１ｂを基板２００上に形成する。導電性層２０４の素材は、例えば、ドープポリシリコンである。導電性層２０４の形成方法は、非ドープのポリシリコン層を化学気相堆積法により形成してその後イオン注入処理を行うか、あるいは化学着堆積法におけるインシトゥ注入処理を採用することを含む。
図５Ｂを参照して下さい。導電性層２０４と誘電体層２０２をパターニングして、ゲート２０４ａとゲート誘電体層２０２ａを形成する。パターニングされた導電性層２０４と導電性層２０２は、例えば、フォトリソグラフィー処理およびエッチング処理により形成される。そして、誘電体層２０６が基板２００上に形成される。誘電体層２０６の素材は、例えば、酸化シリコンである。誘電体層２０６は、例えば、熱酸化あるいは化学気相堆積法により形成される。
図５Ｃを参照して下さい。基板２００のゲート２０４ａの片側を露光する、パターニングされたフォトレジスト層２０８が、基板２００上に形成される。パターニングされたフォトレジスト層２０８は、例えば、フォトリソグラフィー処理により形成される。パターニングされたフォトレジスト層２０８をマスクとして使用してドーパント注入処理２１０を行い、第二導電性の低濃度ドープ領域２１２を基板２００中に形成する。第二導電性の低濃度ドープ領域２１２は誘電体層２０２ａの厚みの薄い側に形成される。ドーパント注入処理２１０は、例えば、イオン注入処理により基板２００にドーパントを注入する。
図５Ｄを参照して下さい。パターニングされたフォトレジスト層２０８が除去された後、絶縁スペーサ２１４がゲート２０４の側壁に形成される。その後、ゲート２０４ａを絶縁スペーサ２１４とともにマスクとして用いて、ドーパント注入処理２１６を行い、第二導電性のソース領域２１８ａと第二導電性のドレイン領域２１８ｂとを基板２００中に形成する。ドーパント注入処理２１６は、例えば、イオン注入処理により基板２００中にドーパントを注入する。図５Ａから５Ｄに示した半導体素子の製造方法で述べたように、図３Ａから３Ｂおよび図４Ａから４Ｃに開示されている製造方法も、低濃度ドープ領域の製造方法に適用することができる。
図５Ａから５Ｄに示されている半導体素子の製造方法に従い、ソース領域とゲートとの間に形成されたソース領域と同じ導電性を持つ低濃度ドープ領域と、ドレイン領域とゲートとの間に形成されたドレイン領域と異なる導電性を持つ低濃度ドープ領域とを例にとって説明する。他の選択肢は図３Ａから３Ｂ、および図４Ａから４Ｃに示されている通りである。ドレイン領域と反対の導電性を持つ低濃度ドープ領域がドレイン領域とゲートとの間に形成されている、あるいは、お互い異なる導電性を持つ二つの低濃度ドープ領域が、基板中の、ドレイン領域とゲートとの間に形成されて、ドレイン領域・ゲート間で基板を中和する。
上述のように、本発明の半導体素子の製造方法は、従前の相補型金属酸化膜半導体（ＣＭＯＳ）の製造工程と統合できる、単純な製造工程を有すことで、素子製造時間を短縮する。
まとめると、ソース領域と同じ導電性を持つ低濃度ドープ領域がソース領域とゲートとの間に形成されるが、低濃度ドープ領域はドレイン領域とゲートとの間には形成されない。中和の基板をドレイン領域側に形成すること、あるいはドレイン領域とは反対の導電性の低濃度ドープ領域をドレイン領域側に形成することが、本発明の半導体素子の二つの他の選択肢である。半導体素子がより小さなターンオン電流で操作されると、より良い素子性能を得ることができ、高圧応力の限界を上げることができるので、本発明の半導体素子を高電圧下で操作することができる。
さらには、本発明の半導体素子の製造方法は従前の相補型金属酸化膜半導体（ＣＭＯＳ）の製造工程と統合できるので、フォトリソグラフィー処理およびエッチング処理を行うことがなく、素子製造時間を短縮することができる。
上述の開示は、本発明の好適な実施形態の完全、十分な記載を提供している。当業者であれば、本発明の範囲あるいは精神を変更することなく別の構造および均等物を作成することができよう。従って、上述の開示および例示は、以下の請求項が定義する本発明の範囲を限定するよう解釈されるべきではない。

Claims (20)

  1. 第一導電性の基板上に形成されるゲートと、
    前記第一導電性の基板中の、前記ゲートの両側に形成された、第二導電性のドレイン領域と第二導電性のソース領域と、
    前記ゲートと前記第二導電性のソース領域との間に形成された第二導電性を持つ第一の低濃度ドープ領域とを含む、半導体素子。
  2. 前記第一導電性はＰ型であり前記第二導電性はＮ型である、または、前記第一導電性はＮ型であり前記第二導電性はＰ型である、請求項１に記載の半導体素子。
  3. 前記ゲートと前記第一導電性の基板との間に形成された第一の誘電体層をさらに含み、前記第一の誘電体層は前記第二導電性のソース領域側に第一の厚みを持ち、前記第二導電性のドレイン領域側に第二の厚みを持ち、前記第一の厚みが前記第二の厚みよりも大きい、請求項２に記載の半導体素子。
  4. 前記ゲートと前記第二導電性のドレイン領域との間に形成された第一導電性を持つ低濃度ドープ領域をさらに含む、請求項１に記載の半導体。
  5. 前記ゲートと前記第一導電性の基板との間に形成された第一の誘電体層をさらに含み、前記第一の誘電体層は前記第二導電性のソース領域側に第一の厚みを持ち、前記第二導電性のドレイン領域側に第二の厚みを持ち、前記第一の厚みが前記第二の厚みよりも大きい、請求項４に記載の半導体素子。
  6. 前記ゲートと前記第二導電性のドレイン領域との間に形成された第二導電性を持つ第二の低濃度ドープ領域をさらに含む、請求項４に記載の半導体。
  7. 前記ゲートと前記第一導電性の基板との間に形成された第一の誘電体層をさらに含み、前記第一の誘電体層は前記第二導電性のソース領域側に第一の厚みを持ち、前記第二導電性のドレイン領域側に第二の厚みを持ち、前記第一の厚みが前記第二の厚みよりも大きい、請求項６に記載の半導体素子。
  8. 前記第二導電性を持つ第一の低濃度ドープ領域は、前記第二導電性を持つ第二の低濃度ドープ領域とは異なるドーパント濃度を持つ、請求項６に記載の半導体素子。
  9. 前記ゲートの側壁に形成された絶縁スペーサをさらに含む、請求項１に記載の半導体素子。
  10. 前記スペーサの素材は窒化シリコンあるいは酸化シリコンを含む、請求項９に記載の半導体素子。
  11. 第一導電性の基板を準備する工程と、
    前記第一導電性の基板上にゲートを形成する工程と、
    前記基板中の、前記ゲートの第一側に、第二導電性を持つ第一の低濃度ドープ領域を形成する工程と、
    前記基板中の、前記ゲートの前記第一側に、第二導電性のソース領域を形成する工程と、前記ゲートの第二側に第二導電性のドレイン領域を形成する工程とを含み、
    前記第二導電性を持つ第一の低濃度ドープ領域は、前記第一導電性の基板中の、前記第二導電性のソース領域と前記ゲートとの間に形成される、半導体素子の製造方法。
  12. 前記第一導電性はＰ型であり前記第二導電性はＮ型である、または、前記第一導電性はＮ型であり前記第二導電性はＰ型である、請求項１１に記載の半導体素子の製造方法。
  13. 前記第一導電性の基板上に前記ゲートを形成する工程の前に、第一の誘電体層を前記第一導電性の基板上に形成する工程をさらに含む、請求項１１に記載の半導体素子の製造方法。
  14. 前記第一の誘電体層は前記第一側に第一の厚みを持ち、前記第二側に第二の厚みを持ち、前記第二の厚みが前記第一の厚みよりも大きい、請求項１３に記載の半導体素子の製造方法。
  15. 前記第二導電性を持つ第一の低濃度ドープ領域を、前記第一導電性の基板中の、前記ゲートの前記第一側に形成する工程は、
    前記第一導電性の基板の前記ゲートの前記第一側を露光する、パターニングされたフォトレジスト層を、前記基板上に形成することと、
    イオン注入処理を行い、前記第二導電性を持つ第一の低濃度ドープ領域を形成することと、
    前記パターニングしたフォトレジスト層を除去することとを含む、請求項１１に記載の半導体素子の製造方法。
  16. 前記基板中の、前記ゲートの前記第二側に、第一導電性を持つ低濃度ドープ領域を形成する工程をさらに含み、前記第一導電性を持つ低濃度ドープ領域は前記第二導電性のドレイン領域と前記ゲートとの間に形成される、請求項１１に記載の半導体素子の製造方法。
  17. 前記第二導電性を持つ第一の低濃度ドープ領域を、前記第一導電性の基板中の、前記ゲートの前記第一側に形成する工程と、前記第一導電性を持つ低濃度ドープ領域を前記基板中の前記ゲートの前記第二側に形成する工程とは、
    前記第一導電性の基板の前記ゲートの前記第一側を露光する、第一のパターニングされたフォトレジスト層を、前記基板上に形成することと、
    第一のイオン注入処理を行い、前記第二導電性を持つ第一の低濃度ドープ領域を形成することと、
    前記第一のパターニングされたフォトレジスト層を除去することと、
    前記第一導電性の基板の前記ゲートの前記第二側を露光する、第二のパターニングされたフォトレジスト層を、前記基板上に形成することと、
    第二のイオン注入処理を行い、前記第一導電性を持つ低濃度ドープ領域を形成することと、
    前記第二のパターニングされたフォトレジスト層を除去することとを含む、請求項１６に記載の半導体素子の製造方法。
  18. 前記基板中の、前記ゲートの前記第二側に、第二導電性を持つ第二の低濃度ドープ領域を形成する工程をさらに含み、
    前記第二導電性を持つ第二の低濃度ドープ領域は前記第二導電性のドレイン領域と前記ゲートとの間に形成される、請求項１６に記載の半導体素子の製造方法。
  19. 前記第二導電性を持つ第一の低濃度ドープ領域と、前記第二導電性を持つ第二の低濃度ドープ領域とを、前記第一導電性の基板中の、前記ゲートの前記第一側と前記第二側とに形成する工程と、前記第一導電性を持つ低濃度ドープ領域を前記基板中の、前記ゲートの前記第二側に形成する工程とは、
    第一のイオン注入処理を行い、前記第二導電性を持つ第一の低濃度ドープ領域と前記第二導電性を持つ第二の低濃度ドープ領域とを形成することと、
    前記第一導電性の基板の前記ゲートの前記第二側を露光する、パターニングされたフォトレジスト層を、前記基板上に形成することと、
    第二のイオン注入処理を行い、前記第一導電性を持つ低濃度ドープ領域を形成することと、
    前記パターニングされたフォトレジスト層を除去することとを含む、請求項１８に記載の半導体素子の製造方法。
  20. 前記ゲートの側壁に絶縁スペーサを形成する工程をさらに含む、請求項１１に記載の半導体素子の製造方法。
JP2006302429A 2005-11-17 2006-11-08 半導体素子およびその製造方法 Pending JP2007150292A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US59721005P 2005-11-17 2005-11-17
US74363006P 2006-03-22 2006-03-22

Publications (1)

Publication Number Publication Date
JP2007150292A true JP2007150292A (ja) 2007-06-14

Family

ID=38204834

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2006302429A Pending JP2007150292A (ja) 2005-11-17 2006-11-08 半導体素子およびその製造方法
JP2006302509A Pending JP2007142398A (ja) 2005-11-17 2006-11-08 単層ポリシリコン不揮発性メモリーセルの駆動方法
JP2006302428A Pending JP2007158315A (ja) 2005-11-17 2006-11-08 不揮発性メモリ並びにその製造方法及び動作方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2006302509A Pending JP2007142398A (ja) 2005-11-17 2006-11-08 単層ポリシリコン不揮発性メモリーセルの駆動方法
JP2006302428A Pending JP2007158315A (ja) 2005-11-17 2006-11-08 不揮発性メモリ並びにその製造方法及び動作方法

Country Status (3)

Country Link
US (6) US7447082B2 (ja)
JP (3) JP2007150292A (ja)
TW (3) TWI311796B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8563984B2 (en) 2009-07-10 2013-10-22 Sanken Electric Co., Ltd. Semiconductor device

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI287868B (en) * 2005-11-17 2007-10-01 Ememory Technology Inc Single-poly non-volatile memory device
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
TWI333691B (en) * 2006-05-23 2010-11-21 Ememory Technology Inc Nonvolatile memory with twin gate and method of operating the same
US20080019162A1 (en) * 2006-07-21 2008-01-24 Taku Ogura Non-volatile semiconductor storage device
US7903465B2 (en) * 2007-04-24 2011-03-08 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
US7688627B2 (en) * 2007-04-24 2010-03-30 Intersil Americas Inc. Flash memory array of floating gate-based non-volatile memory cells
CN101682670A (zh) 2007-05-29 2010-03-24 日本电气株式会社 移动终端设备和电视显示方法及其程序
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US20090086548A1 (en) * 2007-10-02 2009-04-02 Eon Silicon Solution, Inc. Flash memory
KR20090046432A (ko) * 2007-11-06 2009-05-11 주식회사 동부하이텍 엘씨디 구동 칩의 제조방법
KR20100025333A (ko) * 2008-08-27 2010-03-09 삼성전자주식회사 반도체 장치의 프로그램 및 센싱 방법
TWI406397B (zh) * 2008-11-12 2013-08-21 Ememory Technology Inc 非揮發性記憶體
US8415650B2 (en) 2009-07-02 2013-04-09 Actel Corporation Front to back resistive random access memory cells
CN102064178B (zh) * 2009-11-18 2013-07-24 上海华虹Nec电子有限公司 Otp器件的单元结构及其制造方法、操作方法
US8369154B2 (en) 2010-03-24 2013-02-05 Ememory Technology Inc. Channel hot electron injection programming method and related device
US8467245B2 (en) 2010-03-24 2013-06-18 Ememory Technology Inc. Non-volatile memory device with program current clamp and related method
JP5538024B2 (ja) * 2010-03-29 2014-07-02 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
CN102723275B (zh) * 2011-03-29 2015-02-04 上海华虹宏力半导体制造有限公司 基于nmos的otp器件的制造方法
US8791522B2 (en) * 2011-10-12 2014-07-29 Macronix International Co., Ltd. Non-volatile memory
TW201347181A (zh) * 2012-05-09 2013-11-16 Chingis Technology Corp Ｐ通道快閃記憶體結構
CN102683351B (zh) * 2012-05-28 2015-07-29 上海华力微电子有限公司 一次性可编程器件以及集成电路
US9287278B2 (en) * 2013-03-01 2016-03-15 Microsemi SoC Corporation Non-volatile push-pull non-volatile memory cell having reduced operation disturb and process for manufacturing same
JP6069054B2 (ja) 2013-03-19 2017-01-25 株式会社フローディア 不揮発性半導体記憶装置
US9413349B1 (en) 2015-04-01 2016-08-09 Qualcomm Incorporated High-K (HK)/metal gate (MG) (HK/MG) multi-time programmable (MTP) switching devices, and related systems and methods
CN106158874B (zh) * 2015-04-15 2019-08-30 亿而得微电子股份有限公司 降低电压差的eeprom的操作方法
US9805806B2 (en) 2015-10-16 2017-10-31 Ememory Technology Inc. Non-volatile memory cell and method of operating the same
US10270451B2 (en) 2015-12-17 2019-04-23 Microsemi SoC Corporation Low leakage ReRAM FPGA configuration cell
TWI590388B (zh) * 2016-04-12 2017-07-01 新唐科技股份有限公司 記憶體裝置及其形成方法
JP6713878B2 (ja) * 2016-08-25 2020-06-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10147485B2 (en) 2016-09-29 2018-12-04 Microsemi Soc Corp. Circuits and methods for preventing over-programming of ReRAM-based memory cells
US20180138307A1 (en) * 2016-11-17 2018-05-17 Globalfoundries Inc. Tunnel finfet with self-aligned gate
DE112017006212T5 (de) 2016-12-09 2019-08-29 Microsemi Soc Corp. Resistive Speicherzelle mit wahlfreiem Zugriff
KR102068395B1 (ko) 2017-03-29 2020-01-21 매그나칩 반도체 유한회사 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법
KR102256226B1 (ko) 2017-08-02 2021-05-25 매그나칩 반도체 유한회사 낮은 소스-드레인 저항을 갖는 반도체 소자 및 그 제조 방법
WO2019032249A1 (en) 2017-08-11 2019-02-14 Microsemi Soc Corp. MOUNTING CIRCUITS AND METHODS FOR PROGRAMMING RESISTIVE LIVE MEMORY DEVICES
JP7091675B2 (ja) 2018-01-26 2022-06-28 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置
JP7115037B2 (ja) 2018-05-25 2022-08-09 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置
CN111899777A (zh) * 2019-05-05 2020-11-06 亿而得微电子股份有限公司 单闸极多次写入非挥发性内存及其操作方法
US11877456B2 (en) * 2020-09-15 2024-01-16 Ememory Technology Inc. Memory cell of non-volatile memory
CN112349328B (zh) * 2020-10-21 2021-08-17 中天弘宇集成电路有限责任公司 电荷捕获型快闪存储器的编程方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5127074A (en) * 1974-08-20 1976-03-06 Matsushita Electronics Corp Zetsuengeetogatadenkaikokahandotaisochino seizohoho
JPS62105472A (ja) * 1985-10-31 1987-05-15 Mitsubishi Electric Corp 半導体装置の製造方法
JPH06132488A (ja) * 1992-10-15 1994-05-13 Rohm Co Ltd Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法
JPH07321320A (ja) * 1994-04-01 1995-12-08 Matsushita Electric Ind Co Ltd 非対称ｍｏｓ型半導体装置及びその製造方法、ならびに該半導体装置を含む静電破壊保護回路
JPH0888362A (ja) * 1994-09-19 1996-04-02 Sony Corp 半導体装置とその製造方法
JPH09181307A (ja) * 1995-12-25 1997-07-11 Nec Corp 半導体装置及びその製造方法
JPH10335485A (ja) * 1997-04-04 1998-12-18 Nippon Steel Corp 半導体装置及びその製造方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63204770A (ja) * 1987-02-20 1988-08-24 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
US5216268A (en) * 1991-09-23 1993-06-01 Integrated Silicon Solution, Inc. Full-featured EEPROM
JP3381863B2 (ja) * 1993-06-04 2003-03-04 ソニー株式会社 Ｎｏｒ型フラッシュメモリ
KR0161398B1 (ko) * 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
US5744372A (en) * 1995-04-12 1998-04-28 National Semiconductor Corporation Fabrication of complementary field-effect transistors each having multi-part channel
JPH0997849A (ja) * 1995-10-02 1997-04-08 Toshiba Corp 半導体装置
US5687118A (en) * 1995-11-14 1997-11-11 Programmable Microelectronics Corporation PMOS memory cell with hot electron injection programming and tunnelling erasing
US5687117A (en) * 1996-02-23 1997-11-11 Micron Quantum Devices, Inc. Segmented non-volatile memory array with multiple sources having improved source line decode circuitry
US5811338A (en) * 1996-08-09 1998-09-22 Micron Technology, Inc. Method of making an asymmetric transistor
US5761126A (en) * 1997-02-07 1998-06-02 National Semiconductor Corporation Single-poly EPROM cell that utilizes a reduced programming voltage to program the cell
JP3075225B2 (ja) * 1997-09-11 2000-08-14 日本電気株式会社 半導体装置の製造方法
JP2978477B1 (ja) * 1998-06-12 1999-11-15 株式会社日立製作所 半導体集積回路装置およびその製造方法
US6025625A (en) * 1999-02-25 2000-02-15 Worldwide Semiconductor Manufacturing Corporation Single-poly EEPROM cell structure operations and array architecture
JP4923318B2 (ja) * 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
US6417046B1 (en) * 2000-05-05 2002-07-09 Taiwan Semiconductor Manufacturing Company Modified nitride spacer for solving charge retention issue in floating gate memory cell
JP2002050703A (ja) * 2000-08-01 2002-02-15 Hitachi Ltd 多値不揮発性半導体記憶装置
TW561617B (en) * 2001-09-25 2003-11-11 Sony Corp Non-volatile semiconductor memory device and its manufacturing method
DE60131094D1 (de) * 2001-12-20 2007-12-06 St Microelectronics Srl Verfahren zur Integration von Metalloxid-Halbleiter Feldeffekttransistoren
JP4370749B2 (ja) * 2002-01-07 2009-11-25 ソニー株式会社 不揮発性半導体メモリ装置およびその動作方法
JP3993438B2 (ja) * 2002-01-25 2007-10-17 株式会社ルネサステクノロジ 半導体装置
US6667510B2 (en) * 2002-02-19 2003-12-23 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless memory array
JP2003332474A (ja) * 2002-03-04 2003-11-21 Sharp Corp 半導体記憶装置
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US6992925B2 (en) * 2002-04-26 2006-01-31 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having counter-doped poly and buried diffusion wordline
JP3967193B2 (ja) * 2002-05-21 2007-08-29 スパンション エルエルシー 不揮発性半導体記憶装置及びその製造方法
JP4104133B2 (ja) * 2002-05-31 2008-06-18 スパンション エルエルシー 不揮発性半導体記憶装置及びその製造方法
JP4013750B2 (ja) * 2002-12-04 2007-11-28 株式会社デンソー 不揮発性半導体記憶装置
US6920067B2 (en) * 2002-12-25 2005-07-19 Ememory Technology Inc. Integrated circuit embedded with single-poly non-volatile memory
JP4601287B2 (ja) * 2002-12-26 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2004335026A (ja) * 2003-05-09 2004-11-25 Sharp Corp 電気的にプログラム可能でかつ電気的に消去可能な半導体記憶装置
JP2004342682A (ja) * 2003-05-13 2004-12-02 Sharp Corp 半導体装置及びその製造方法、携帯電子機器、並びにｉｃカード
JP2004342927A (ja) * 2003-05-16 2004-12-02 Sharp Corp 半導体記憶装置及び携帯電子機器
JP2004348805A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置
JP2004349308A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置
JP2005191506A (ja) * 2003-12-24 2005-07-14 Genusion:Kk 不揮発性記憶装置、半導体集積回路装置、及び半導体装置
US6930002B1 (en) * 2004-04-29 2005-08-16 United Microelectronics Corp. Method for programming single-poly EPROM at low operation voltages
US20060091459A1 (en) * 2004-11-01 2006-05-04 Nien-Chung Li Semiconductor device having metal silicide and method of making the same
TWI277204B (en) * 2005-06-27 2007-03-21 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US7671401B2 (en) * 2005-10-28 2010-03-02 Mosys, Inc. Non-volatile memory in CMOS logic process

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5127074A (en) * 1974-08-20 1976-03-06 Matsushita Electronics Corp Zetsuengeetogatadenkaikokahandotaisochino seizohoho
JPS62105472A (ja) * 1985-10-31 1987-05-15 Mitsubishi Electric Corp 半導体装置の製造方法
JPH06132488A (ja) * 1992-10-15 1994-05-13 Rohm Co Ltd Ｍｏｓ型トランジスタおよびこれを利用した集積回路、ならびにｍｏｓ型トランジスタの製造方法
JPH07321320A (ja) * 1994-04-01 1995-12-08 Matsushita Electric Ind Co Ltd 非対称ｍｏｓ型半導体装置及びその製造方法、ならびに該半導体装置を含む静電破壊保護回路
JPH0888362A (ja) * 1994-09-19 1996-04-02 Sony Corp 半導体装置とその製造方法
JPH09181307A (ja) * 1995-12-25 1997-07-11 Nec Corp 半導体装置及びその製造方法
JPH10335485A (ja) * 1997-04-04 1998-12-18 Nippon Steel Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8563984B2 (en) 2009-07-10 2013-10-22 Sanken Electric Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
US20070109861A1 (en) 2007-05-17
US20070108507A1 (en) 2007-05-17
TW200721492A (en) 2007-06-01
JP2007158315A (ja) 2007-06-21
TWI335078B (en) 2010-12-21
US20080138956A1 (en) 2008-06-12
US7447082B2 (en) 2008-11-04
TW200721189A (en) 2007-06-01
US20070108470A1 (en) 2007-05-17
TWI311796B (en) 2009-07-01
US7433243B2 (en) 2008-10-07
JP2007142398A (ja) 2007-06-07
TW200721385A (en) 2007-06-01
US20070111357A1 (en) 2007-05-17
TWI308763B (en) 2009-04-11
US20070109869A1 (en) 2007-05-17

Similar Documents

Publication Publication Date Title
JP2007150292A (ja) 半導体素子およびその製造方法
US6541328B2 (en) Method of fabricating metal oxide semiconductor transistor with lightly doped impurity regions formed after removing spacers used for defining higher density impurity regions
TWI393190B (zh) 半導體裝置及其製造方法
JP5125036B2 (ja) 半導体装置の製造方法
US6586306B2 (en) Method for fabricating semiconductor device
US20080237734A1 (en) Complementary metal-oxide-semiconductor transistor and method of fabricating the same
JP2007088322A (ja) 半導体装置及びその製造方法
US8729641B2 (en) Semiconductor device
JPH1012742A (ja) 半導体デバイス製造方法
KR20060013110A (ko) 반도체소자의 제조방법
US6855590B2 (en) Method of manufacturing the semiconductor device intended to prevent a leakage current from occuring due to a gate induced drain leakage effect
US10497806B2 (en) Metal oxide semiconductor device having recess and manufacturing method thereof
US6271092B1 (en) Method for fabricating a semiconductor device
US7582520B2 (en) Method of fabricating complementary metal-oxide-semiconductor transistor and metal-oxide-semiconductor transistor
US5923949A (en) Semiconductor device having fluorine bearing sidewall spacers and method of manufacture thereof
KR100623328B1 (ko) 반도체 소자의 ｃｍｏｓ 트랜지스터 제조 방법
KR100677774B1 (ko) 반도체 소자의 제조방법
KR20020096393A (ko) 모스 트랜지스터의 제조방법
KR100501935B1 (ko) 제 2 측벽 공정을 이용한 반도체 소자의 제조 방법
KR100800922B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR19990057380A (ko) 모스 전계효과 트랜지스터의 제조방법
KR20030049352A (ko) 반도체 소자의 제조 방법
KR100537186B1 (ko) 반도체 소자의 트랜지스터 형성방법
CN115732412A (zh) 半导体结构的制造方法
KR100504196B1 (ko) 반도체 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100928

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110315