JP2004348805A

JP2004348805A - 半導体記憶装置

Info

Publication number: JP2004348805A
Application number: JP2003142189A
Authority: JP
Inventors: Yoshifumi Yaoi; 善史矢追; Hiroshi Iwata; 浩岩田; Akihide Shibata; 晃秀柴田; Yoshinao Morikawa; 佳直森川; Masaru Nawaki; 勝那脇
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-05-20
Filing date: 2003-05-20
Publication date: 2004-12-09
Also published as: US20040233774A1; US6862251B2

Abstract

【課題】メモリセルごとに読み出し時間のばらつきを抑制し、データの読み出し時間の高速化を図ること。
【解決手段】不揮発性メモリセル、その不揮発性メモリセルに接続されたビットライン及びその不揮発性メモリセルとビットラインに接続された制御回路部を含む半導体記憶装置。制御回路部は、入力アドレス信号の遷移に応答して、ビットラインを、ある期間だけ、予め定められた電位状態にリセットするように配置構成されている。
不揮発性メモリセルは、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下に配置されたチャネル領域と、チャネル領域の両側に配置され、チャネル領域と逆導電型を有する拡散領域と、ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は、不揮発性メモリを有する半導体記憶装置及び携帯電子機器に関する。より詳細には、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され電荷を保持する機能を有するメモリ機能体とからなる半導体メモリ素子を配列してなる半導体記憶装置、並びにそのような半導体記憶装置を備えた携帯電子機器に関する。
また、この発明の半導体記憶装置に用いられる不揮発性の半導体メモリセルの状態を検知し、データの読み出し処理時間のばらつきを抑制することにより、データの読み出し時間を高速化することができる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から不揮発性メモリとして、代表的にはフラッシュメモリが用いられている。
このフラッシュメモリは、図２２に示したように、半導体基板９０１上にゲート絶縁膜を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリ素子を構成する。メモリ素子の周囲には、素子分離領域９０６が形成されている（例えば、特許文献１）。
【０００３】
メモリ素子は、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。メモリ素子を配列して構成したメモリアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリ素子の書き換え、読み出し動作を行なうことができる。
このようなフラッシュメモリでは、フローティングゲート中の電荷量が変化したとき、図２３に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性を示す。実線は書き込み状態、点線は消去状態の特性である。フローティングゲート中の負電荷の量が増加すると、閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向にほぼ平行移動する。
【０００４】
ところで、一般的に、このようなフラッシュメモリセルを用いた半導体記憶装置では、フラッシュメモリセルをマトリクス状に多数配置し、各メモリセルには対していわゆるワード線とビット線とが接続される。フラッシュメモリセルに対してデータの書込みまたは読み出しを行う場合には、所定のワード数とビット数とを選択し、これらのライン上に所定のパルス信号が出力されるが、各メモリセルまでのワード線とビット線の長さにはばらつきがあり、パルス信号が送られる各ラインが有する電気抵抗や容量が異なるので、メモリセルが所望の電圧レベルに達するまでに長時間を要する場合もある。
【０００５】
このため、メモリセルに保持されたデータを読み出す場合、ワード線が立ち上がってから読み出しパルスが送出されてビット線が一定の電圧レベルに達し、読み出し操作が完了されるまでの時間は、メモリセルの物理的位置により異なる。
また、メモリセルの物理的位置のちがいの他、製造プロセス、印加電圧、環境温度などのちがいによって、読み出し処理の起動から完了までの時間にばらつきが生じていた。
通常、半導体記憶装置において読み出し時間を設定する場合、ばらつきを考慮したワーストケースに合わさざるを得ず、これが読み出し時間増大の原因となっていた。
【０００６】
【特許文献１】特開平５−３０４２７７号公報
【０００７】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であるとともに、フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜の厚さを薄くすることが困難であった。そのため、実効的な絶縁膜９０７及びゲート絶縁膜の薄膜化は困難であり、メモリ素子の微細化を阻害していた。
この発明は、このような事情を考慮してなされたもので、微細化が容易な半導体記憶装置及び携帯電子機器を提供するものである。
また、半導体記憶装置に用いられる不揮発性の半導体メモリ素子の状態の検出とデータの読み出し処理の高速化を図ることを課題とする。
【０００８】
【課題を解決するための手段】
この発明は、第一不揮発性メモリセルと、前記第一不揮発性メモリセルに接続されたビットラインと、前記第一不揮発性メモリセルと前記ビットラインに接続され、入力アドレス信号の遷移に応答して、ある期間ａだけ、予め定められた第一電位状態に、前記ビットラインをリセットするように配置構成された制御回路部とを備え、前記制御回路部が、前記入力アドレス信号を受信してパルス信号を生成するように配置構成されたアドレス遷移検出回路と、前記アドレス遷移検出回路、前記ビットラインおよび前記第一不揮発性メモリセルに接続されたリセット回路を含み、リセット回路が、前記パルス信号に応答して、前記ビットラインを、予め定められた第一電位状態にリセットするように配置構成され、前記リセット回路が、前記ビットラインに接続された第一端子と、電源端子に接続された第二端子と、前記アドレス遷移検出回路に接続された第三端子とを有しかつ前記パルス信号に応答して予め定められた第一電位状態に前記ビットラインをドライブする第一トランジスタと、前記第一トランジスタの第一端子に接続された第四端子、前記ビットラインに接続された第五端子及び前記第一トランジスタの第三端子に接続された第六端子を有する第二トランジスタを備え、前記不揮発性メモリセルが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなることを特徴とする半導体記憶装置を提供するものである。
これによれば、半導体メモリセルの状態を検出し、データの読み出し時間の高速化を図ることができる。
【０００９】
ここで、前記期間ａが経過した後、前記第一不揮発性メモリセルに記憶されたデータを検知するように配置構成されかつ前記ビットラインに接続された検知回路部をさらに含むようにしてもよい。
【００１０】
また、前記検知回路部が、基準不揮発性メモリセルと、前記第一不揮発性メモリセルに接続された第一入力部及び前記基準不揮発性メモリセルに接続された第二入力部とを有するセンス増幅器とを備えてもよい。
さらに、前記第一不揮発性メモリセルが、Ｎ種（Ｎ≧３）の論理状態のうち一つに対応するデータを記憶するようにしてもよい。
また、前記予め定められた第一電位状態を、ほぼゼロボルトにしてもよい。
【００１１】
さらに、この発明は、ドレイン端子を有する第一不揮発性メモリセルと、前記第一不揮発性メモリセルに接続され、かつ入力アドレス信号の遷移に応答して、前記不揮発性メモリセルのドレイン端子を、ある期間ａだけ、予め定められた第一電位状態にリセットするように配置構成された制御回路と、前記ドレイン端子に接続され、前記不揮発性メモリセルに記憶されたデータを検知するよう配置構成された検知回路と、前記不揮発性記憶セルのドレイン端子及び前記検知回路とに接続されたビットラインと、前記ビットラインおよび前記第一不揮発性メモリセルに接続されたリセット回路とを備え、前記リセット回路が、第一、第二および第三端子を有する第一トランジスタと、前記不揮発性メモリセルのドレイン端子に接続された第四端子、ビットラインに接続された第五端子及び前記第一トランジスタの第三端子に接続された第六端子を有する第二トランジスタとを備え、前記不揮発性メモリセルが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなることを特徴とする半導体記憶装置を提供するものである。
【００１２】
前記制御回路が、前記入力アドレス信号を受信してパルス信号を生成するように配置構成されたアドレス遷移検出回路を備え、前記リセット回路が、前記アドレス遷移検出回路と前記不揮発性メモリセルに接続されかつ前記パルス信号に応答して前記不揮発性メモリセルのドレイン端子を予め定められた第一電位状態にリセットするように配置構成されるようにしてもよい。
【００１３】
また、前記リセット回路の第一トランジスタが、前記不揮発性メモリセルのドレイン端子に接続された第一端子、電源端子に接続された第二端子及び前記アドレス遷移検出回路に接続された第三端子を有する第一トランジスタを備えており、その第一トランジスタが前記不揮発性メモリセルのドレイン端子を、前記パルス信号に応答して予め定められた第一電位状態にドライブするようにしてもよい。
【００１４】
また、前記メモリ機能体の少なくとも一部が前記拡散領域の一部にオーバーラップするようにしてもよい。
これによれば、メモリ機能体の少なくとも一部が拡散領域の一部にオーバーラップしているので、読み出し電流を大きくすることができる。このため、読み出し時のビット線電圧の立ち上がり時間を従来よりも短くすることができ、データ読み出し時間を高速化することが可能となる。
【００１５】
さらに、前記拡散領域が前記ゲート電極とオフセットするようにしてもよい。これによれば、前記拡散領域がゲート電極とオフセットしているので、書込み時と消去時の読み出し電流比を大きくすることができる。このため、前記メモリ機能体に保持されているデータの判定を従来よりも短い時間で行うことが可能となり、データ読み出し時間を高速化することが可能となる。
【００１６】
この発明のメモリセルは、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置された拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなるので、前記メモリセルの形成プロセスは、通常のトランジスタの形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる周辺回路と混載する場合と比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、チップの歩留まりが向上し、コストを削減することができる。
【００１７】
【発明の実施の形態】
この発明の半導体記憶装置は、主として、不揮発性メモリ素子と、第１および第２負荷素子と、基準素子と、基準素子を基準状態にプログラムするプログラム回路とからなる。ここで、プログラムとは不揮発性メモリ素子および基準素子が所望の電荷量を蓄積した状態にすることである。また、プログラム回路は不揮発性メモリ素子と基準素子に所望の電荷量を蓄積するために設けられた回路である。なお、この発明の半導体記憶装置は、基本的にＭＯＳ回路を採用し、ＭＯＳ回路を含むすべての回路が、１つの半導体基板上に搭載されていることが好ましい。
【００１８】
この発明の半導体記憶装置における不揮発性メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域と意味する。
【００１９】
具体的には、この発明の不揮発性メモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。以下、この発明による不揮発性メモリ素子をサイドウォールメモリ素子という。
【００２０】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
【００２１】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部に流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００２２】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００２３】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００２４】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００２５】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するサイドウォールメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００２６】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００２７】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のサイドウォールメモリ素子を配列する場合、サイドウォールメモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００２８】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００２９】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００３０】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００３１】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
【００３２】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００３３】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００３４】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００３５】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するサイドウォールメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００３６】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００３７】
サイドウォールメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００３８】
本発明によるサイドウォールメモリ素子の形成方法の一例を説明する。まず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、半導体基板上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を熱酸化法により形成又はＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
【００３９】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
その後、ゲート電極及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００４０】
サイドウォールメモリ素子を配列してメモリアレイを構成した場合、サイドウォールメモリ素子の最良の形態は、例えば、（１）複数のサイドウォールメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（ＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のサイドウォールメモリ素子の書き込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００４１】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００４２】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はサイドウォールメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりサイドウォールメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００４３】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、サイドウォールメモリ素子毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のサイドウォールメモリ素子で共有される１本のワード線の両側に形成されたメモリ機能体は、サイドウォールメモリ素子毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のサイドウォールメモリ素子で共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、サイドウォールメモリ素子間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、サイドウォールメモリ素子占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をサイドウォールメモリ素子毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００４４】
さらに、メモリ機能体の上には書き込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００４５】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。
つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書き込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はサイドウォールメモリ素子よりも、サイドウォールメモリ素子を駆動する周辺回路の占有面積が支配的となるため、サイドウォールメモリ素子用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００４６】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書き込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書き込み補助を行なうからである。
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書き込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書き込み動作を行なうことができる。
【００４７】
本発明の半導体記憶装置においては、サイドウォールメモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にサイドウォールメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、サイドウォールメモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００４８】
本発明の半導体記憶装置は、サイドウォールメモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、サイドウォールメモリ素子は、２値の情報を記憶させるのみでもよい。また、サイドウォールメモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリ素子としても機能させることができる。
【００４９】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサー・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００５０】
【実施例】
以下に、この発明の半導体記憶装置及び携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００５１】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、サイドウォールメモリ素子１を備える。
サイドウォールメモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置しており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００５２】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００５３】
サイドウォールメモリ素子の書き込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書き込みとは、サイドウォールメモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、サイドウォールメモリ素子はＮチャネル型であるとして説明する。
【００５４】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書き込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書き込みは行なわれない。
【００５５】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書き込みを行なうことができる。
次に、サイドウォールメモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００５６】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００５７】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００５８】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００５９】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるサイドウォールメモリ素子の劣化を抑制することができる。
【００６０】
また、いずれの消去方法によっても、サイドウォールメモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にサイドウォールメモリ素子の選択が不可能になるという致命的な動作不良を生じる。一方、この発明の半導体記憶装置におけるサイドウォールメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
さらに、サイドウォールメモリ素子の読み出し動作原理を、図７を用いて説明する。
【００６１】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第２のメモリ機能体１３１ａにおける電荷蓄積の状態について、１３１ｂにおける電荷蓄積の有無に影響されることなく、より高精度に判定することが可能となる。
【００６２】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００６３】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００６４】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書き込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００６５】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書き込み及び消去が可能となる。また、サイドウォールメモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、サイドウォールメモリ素子を配列することにより、サイドウォールメモリアレイを構成することができる。
【００６６】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書き込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００６７】
以上の説明から明らかなように、この発明の半導体記憶装置におけるサイドウォールメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００６８】
（実施の形態２）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のサイドウォールメモリ素子１と実質的に同様の構成である。
【００６９】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このサイドウォールメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００７０】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００７１】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００７２】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００７３】
図１１は、図９のサイドウォールメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、素子シミュレーションにより求めた。
【００７４】
図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００７５】
上述した素子シミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、サイドウォールメモリアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのサイドウォールメモリアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００７６】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００７７】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００７８】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００７９】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００８０】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いサイドウォールメモリ素子を得ることができる。
【００８１】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、サイドウォールメモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００８２】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【００８３】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【００８４】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【００８５】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００８６】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００８７】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、サイドウォールメモリ素子の信頼性を向上させることができる。
【００８８】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００８９】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるサイドウォールメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【００９０】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００９１】
このようなサイドウォールメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【００９２】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【００９３】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【００９４】
（実施の形態５）
この実施の形態における半導体記憶装置のサイドウォールメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【００９５】
このサイドウォールメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【００９６】
このサイドウォールメモリ素子によっても、実施の形態２のサイドウォールメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【００９７】
（実施の形態６）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のサイドウォールメモリ素子と実質的に同様の構成を有する。
【００９８】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０^１７〜１×１０^１９ｃｍ^−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０^１６〜１×１０^１８ｃｍ^−３とすることができる。
【００９９】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書き込み及び消去動作時にホットキャリアが発生し易くなり、書き込み動作及び消去動作の電圧を低下させ、あるいは書き込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なサイドウォールメモリ素子を得ることができる。
【０１００】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書き込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書き込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書き込み時の閾値のみが非常に大きく変動し、メモリ効果（書き込み時と消去時での閾値の差）を著しく増大させることができる。
【０１０１】
（実施の形態７）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１０２】
ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
このサイドウォールメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１０３】
つまり、このサイドウォールメモリ素子においては、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域又はウェル領域とに挟まれていない。そのため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。
【０１０４】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書き込み動作及び消去動作の電圧を低下させ、又は書き込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１０５】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書き込み動作及び消去動作が高速になる。
【０１０６】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、サイドウォールメモリ素子の機能の最適化が阻害される。
【０１０７】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書き込み動作及び消去動作の電圧を低下させ、又は書き込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１０８】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用としてこの発明の不揮発性メモリを混載する場合、サイドウォールメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのサイドウォールメモリ素子に対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書き込み効率の良いサイドウォールメモリ素子を実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１０９】
（実施の形態８）
この実施の形態の半導体記憶装置におけるサイドウォールメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１１０】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１１１】
このサイドウォールメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１１２】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１１３】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書き込み消去ゲート電極を構成し、上記書き込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（ＩｎｔｅｒｎａｔｉｏｎａｌＴｅｃｈｎｏｌｏｇｙＲｏａｄｍａｐｆｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このサイドウォールメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１１４】
例えば、ゲート電極長（ワード線幅）４５ｎｍのサイドウォールメモリ素子に対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないサイドウォールメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１１５】
また、このサイドウォールメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するサイドウォールメモリ素子を実現することができる。
【０１１６】
（実施の形態９）
この実施の形態は、半導体記憶装置のサイドウォールメモリ素子の書換えを行ったときの電気特性の変化について説明する。
Ｎチャネル型サイドウォールメモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１１７】
図１９から明らかなように、消去状態（実線）から書き込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書き込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図２２）と大きく異なる。
【０１１８】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。サイドウォールメモリ素子が書き込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書き込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１１９】
一方、サイドウォールメモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１２０】
以上のことから明らかなように、この発明の半導体メモリ素子を構成するサイドウォールメモリ素子は、書き込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１２１】
以上、実施の形態１〜９で述べたように、サイドウォールメモリ素子は、ゲート絶縁膜の表面と略平行な表面を有して電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有しており、絶縁膜膜圧はゲート絶縁膜の膜圧より薄く、かつ０．８ｎｍ以上であることによってメモリ機能体への電荷の注入が容易になる。このことから書き込み動作を高速化することができ、基準素子の書き込み時間を短縮できる。
【０１２２】
また、前記サイドウォールメモリ素子の有するメモリ機能体は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含むことによって、メモリ効果のばらつきを抑制することができる。さらにこのようなサイドウォールメモリ素子を使った本実施例によれば、ばらつきに対する設計マージンを大きく設定でき、設計が容易になる。
【０１２３】
また、前記サイドウォールメモリ素子は、メモリ機能体内の電荷保持膜が絶縁膜であって、電荷リークに強く、保持特性が良好である。このように電荷保持特性が優れているサイドウォールメモリ素子を使用し、さらに同じサイドウォールメモリ素子を使った基準素子の電流が正確に設定されているので、より長期にわたって読み出しを行うことが可能となるのである。
【０１２４】
また、前記サイドウォールメモリ素子は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜膜厚が、ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることによって、保持特性が良好である。このように電荷保持特性が優れているサイドウォールメモリ素子を使用し、さらに同じサイドウォールメモリ素子を使った基準素子の電流が正確に設定されているので、より長期にわたって読み出しを行うことが可能となるのである。
【０１２５】
また、前記サイドウォールメモリ素子の有するメモリ機能体は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜を含むことによって、保持中の特性変化が抑制されている。このように電荷保持特性が優れているサイドウォールメモリ素子を使用し、さらに同じサイドウォールメモリ素子を使った基準素子の電流が正確に設定されているので、より長期にわたって読み出しを行うことが可能となるのである。
【０１２６】
（実施の形態１０）
以下に、この発明の半導体記憶装置の一実施形態を開示する。この実施態様の半導体記憶装置は、その不揮発性メモリセルに接続されたビットライン、及びその不揮発性メモリセルとビットラインに接続された制御回路部を備えている。制御回路部は、入力アドレス信号の遷移に応答して、ビットラインを、ある期間ａだけ、予め定められた電位状態にリセットするように配置構成されている。この半導体記憶装置は、ビットラインに接続されかつ上記のある期間ａが経過した後、不揮発性メモリセルが記憶しているデータを検知するよう構成された検知回路をさらに備えている。
【０１２７】
このような構成を持つこの発明の半導体記憶装置は、データの読取り時間を短くすることができるが、異なるしきい値電圧を有する不揮発性メモリセルを連続的にアドレス指定するときに、特に有用である。
【０１２８】
図２４に、この発明の不揮発性記憶装置５００を示す。記憶装置５００は不揮発性メモリセル５０２と５０４を備えており、これら記憶セルはメモリアレイで配置され、前記したような二つの不揮発性メモリセル（サイドウォールメモリセル）を用いる。
サイドウォールメモリ素子５０２と５０４（以下、メモリセルとも呼ぶ）は各々、ワードライン５１８に接続されたゲート、カラムデコード回路５１０と５１２それぞれに接続されたドレイン端子、及びグランドに接続されたソース端子を有している。なお、図２４に示した回路は、ゲート電極の両側に配置されているメモリ機能体のうちの片側に記憶されたデータを読み出す場合の回路を示したものである。ただし、図２４の入力５１４とメモリ素子のソース・ドレインのそれぞれとの間に切替スイッチを設け、入力５１４はこの切替スイッチを介して、メモリ素子のソース・ドレインの両側に接続され、これを制御することによって、両側のメモリ機能体に記憶されたデータを選択的に読み出すことができる。
【０１２９】
また、メモリセル５０２は、コラムデコード回路５１０とリセット回路５２４によってビットライン５２０に接続されている。同様にメモリセル５０４は、リセット回路５２４とコラムデコード回路５１２によってビットライン５２０に接続されている。ただし、リセット回路５２４と同じ方式で配置構成された第二のリセット回路をコラムデコーダ５１２とビットライン５２０の間に接続してもよい。
【０１３０】
ビットライン５２０は、コラムロード５２８に接続されている。このコラムロード５２８は、任意の広く知られているコラムロード回路（ｃｏｌｕｍｌｏａｄｃｉｒｃｕｉｔ）を用いてもよい。コラムロード５２８は、ダイオードとして配置構成されたｐ−チャネルトランジスタである。コラムデコード回路５１０と５１２としては、広く知られている任意のコラムデコード回路を用いることができる。コラムデコード回路５１０は、ｎ−チャネルトランジスタを備えているが、そのトランジスタのドレインはノード５４８に接続され、そのトランジスタのソースはメモリセル５０２のドレインに接続され、そのトランジスタのゲートはコラムアドレスラインに接続されている。同様に、コラムデコード回路５１２はｎ−チャネルトランジスタを備えているが、そのトランジスタのドレインはノード５５０に接続され、そのトランジスタのソースはメモリセル５０４のドレインに接続され、そしてそのトランジスタのゲートは別のコラムアドレスラインに接続されている。
【０１３１】
また記憶装置５００は、基準不揮発性メモリセル５０６（以下、基準セルとよぶ）も備えている。基準セル５０６は、メモリセル５０２と５０４のメモリアレイ内に含まれていてもよく、又は異なるメモリアレイ内に配置されていてもよい。また基準セル５０６は、そのソースがグランドに接続され、そのドレインがセンス増幅器５０８の入力５１６にも接続されている。入力５１６は、コラムロード５３２にも接続されている。ここで、コラムロード５３２は、ダイオードとして配置構成されたｐ−チャネルトランジスタである。基準セル５０６は、読取りオペレーション中、そのゲートに、メモリセル５０２及び５０４と同じバイアス電圧を受けとる。また、リセット回路５２４と同じ方式で配置構成されたリセット回路を、基準セル５０６のドレインと入力５１６の間に接続することもできる。
【０１３２】
基準セル５０６は、センス増幅器５０８が選択されたメモリセルの状態を確認できるように、メモリセル５０２と５０４によって記憶された状態（すなわちしきい値電圧、電流又は電荷）の間の区別範囲（ｓｅｐａｒａｔｉｏｎｒａｎｇｅ）に対応する基準しきい値電圧、基準ドレイン電流又は電荷の基準量を有している。
あるいは、基準セル５０６は、マルチレベル設計の２以上の基準セルで代替することができる。各基準セルは、メモリセル５０２と５０４が記憶する状態間の区別範囲に対応する電荷の基準量を記憶することができる。異なる基準セルから選択する選択回路などの回路部を備えていてもよい。
【０１３３】
リセット回路５２４は、アドレス遷移検出（ＡＴＤ）回路５２２から受信した正のパルス信号に応答して、ノード５４８をほぼゼロボルトにリセットするように配置構成されている。ＡＴＤ回路５２２は、アドレスバス５３０上の１又は２以上のアドレスラインの変化を検出すると、その出力ライン５３４にパルス信号を出力する。ＡＴＤ回路５２２は、アドレス遷移を検出して出力ライン５３４にパルス信号を出力できるＡＴＤ回路であればよい。
リセット回路５２４は、インバータ５３６及びｎチャネルトランジスタ５３８と５４０を備えている。トランジスタ５３８は、そのドレインがビットライン５２０に接続され、そのゲートがインバータ５３６によってＡＴＤ回路５２２に接続され、そしてそのソースがノード５４８にてコラムデコード５１０に接続されている。トランジスタ５４０は、そのドレインがノード５４８に接続され、そのソースがグランドに接続され、そしてそのゲートがＡＴＤ回路５２２に接続されている。
【０１３４】
別の実施態様では、トランジスタ５３８はｐチャネルトランジスタで代替することができ、インバータ５３６を省略することができる。さらに別の実施態様では、インバータ５３６とトランジスタ５４８を省略することができる。
ＡＴＤ回路５２２が出力ライン５３４上に正のパルス信号を出力すると、インバータ５３６はトランジスタ５３８をターンオフし、その結果ノード５４８はビットライン５２０から切りはなされる。パルス出力時間中、トランジスタ５４０はノード５４８をほぼゼロボルトまで放電させる。別の実施態様では、ノード５４８はグランドではなくて別の電圧にプル（ｐｕｌｌ）することもできる。そのパルス信号がなくなると、トランジスタ５３８はノード５４８をビットライン５２０に接続する。したがって出力ライン５３４にＡＴＤパルスを出力している間、ノード５４８は、予め定められた電圧すなわち電位状態まで放電されるか、又は予め定められた電圧すなわち電位状態にリセットされる。ノード５４８を、予め定められた電圧すなわち電位状態に設定することによって、記憶装置５００の読取りアクセス時間を短縮することができる。
【０１３５】
図２５に、メモリセル５０２と５０４が異なる状態を記憶しそして連続してアドレス指定されるとき、時間の関数として、入力５１４と５１６に与えられる電圧の定性応答特性を示す。この例では、メモリセル５０２は、しきい値電圧がメモリセル５０４より高く、基準セル５０６は、しきい値電圧が、メモリセル５０２と５０４のしきい値電圧間の区別範囲内にある。時点ｔ０において、メモリセル５０２は、アドレスバス５３０上のアドレスに応答してワードライン５１８とコラムデコード５１０によってアドレス指定すなわち選択される。アドレスバス５３０上のアドレス信号が変化すると、ＡＴＤ回路５２２に、時点ｔ０から時点ｔ１までパルス信号を出力ライン５３４に出力させる。この期間中、トランジスタ５３８はオフになり、ビットライン５２０と入力５１４を、ノード５４８とメモリセル５０２から切りはなし、そしてトランジスタ５４０は、ノード５４８をほぼグランドにすなわちゼロボルトにプルする。またこの期間中、コラムデコード回路５１０はメモリセル５０２のドレインをノード５４８に接続できるようになり、そしてワードライン５１８が適当な読取りバイアス電圧（例えば約２ボルト）に設定される。基準セル５０６の選択ゲートも読取りバイアス電圧に設定され、そして入力５１６が基準電圧に向けて充電し始める。
【０１３６】
時点ｔ１において、ライン５３４上のパルス信号が終了され（すなわち、ライン５３４が低い論理状態に戻り）、そしてトランジスタ５３８が、コラムデコード回路５１０を通じてビットライン５２０を、メモリセル５０２のドレインに接続する。メモリセル５０２の高いしきい値電圧は、ビットライン５２０と入力５１４に、基準セル５０６が入力５１６に印加する電圧レベルより高い電圧レベルに向けて充電させる。次に、センス増幅器５０８は、入力５１４と５１６における電圧を例えば時点ｔ２にて検知することができる。
【０１３７】
時点ｔ３において、アドレスバス５３０上のアドレス信号が、メモリセル５０４をアドレス指定しすなわち選択するように変更される。その新しいアドレスに応答して、ＡＴＤ回路５２２は、時点ｔ３からｔ４まで、別のパルスを出力ライン５３４に出力して、そのパルスが、トランジスタ５４０に、ノード５４８をグランドに向けて放電させる。この期間中、ビットライン５２０が、ノード５４８から切り離され、そしてカラムロード５２８によってＶＤＤの方にプルされる。別の実施態様では、ビットライン５２０を、この期間中、グランドに向けてプルすることができる。時点ｔ４において、出力ライン５３４のパルス信号が終了し、次に、アドレス指定されたメモリセル５０４が、コラムデコーダ５１２とトランジスタ５３８によってビットライン５２０に接続される。図２５に示すように、入力５１４の電圧は、パルスが時点ｔ４で終了すると、グランドに向いて低下し、次に、メモリセル５０４の低いしきい値電圧によって決定される電圧レベルに向けて充電する。時点ｔ５にて、センス増幅器５０８は、メモリセル５０４が記憶している状態を確認できる。
【０１３８】
リセット回路５２４が図２５に例示した状態の場合、特に有用である。というのは、そのリセット回路５２４は、ビットライン５２０と入力５１４を、入力５１６の前記応答特性より低く放電させる働きがあるので、センス増幅器５０８が、メモリセル５０４に記憶されている正しい状態をより迅速に検知することができるからである。これによって、一般に、記憶装置５００の全読取りアクセス時間を、従来の記憶装置よりも改善される。ノード５４８を、ライン５１６の電圧より低く迅速に放電することは不利である。なぜならば、ノード５４８は一般に、１又は２以上のコラム中の何百もしくは何千のメモリセルに一般に接続される高容量のノードであるからである。リセット回路５２４なしの入力５１４の典型的な従来の応答曲線も図２５に示してある。このグラフが示すように、メモリセル５０４が、リセット回路５２４の助けをかりずに入力５１４を放電するには、有意に長い時間が必要である（すなわち時点ｔ６まで）。
【０１３９】
なお、一般的に、ワード線及びビット線には多数のメモリセルが接続されているため、容量や抵抗の影響により、ある一定の電圧レベルに達するまで長い時間を要する。このため、メモリセルに保持されたデータを読み出す際、読み出し動作を開始し、ワード線が立ち上がってから、ビット線が一定の電圧レベルに達し、読み出し動作を完了するまでの時間は、メモリセルの物理的位置、プロセス、電圧、温度などの違いによって大きく異なり、これが読み出しに要する時間のばらつきとなっていた。
通常、半導体記憶装置において読み出し時間を設定する場合、ばらつきを考慮したワーストケースに合わさざるを得ず、これが読み出し時間増大の原因となっていた。
しかし、ＡＴＤパルス幅を上記変動要因に応じて適宜変化させれば、上記読み出し時間のばらつきを抑制することが可能となり、読み出し時間を短縮することが可能となる。
【０１４０】
図２９に、メモリセル５０２と５０４が、四つの異なる状態のうちの一つ（すなわちデータの２ビット）を記憶し、そして連続してアドレス指定されるとき、入力５１４と５１６に供給される電圧を示す。この例では、メモリセル５０２は最高のしきい値電圧を記憶し、そしてメモリセル５０４は、カーブ５１４ａ，５１４ｂおよび５１４ｃに対応する三つのより低いしきい値電圧のうち一つを記憶することができる。基準セル５０６は、各々がメモリセル５０２と５０４の記憶できる四つの状態間の区別範囲内のしきい値電圧を有しかつ１又は２以上の増幅器５０８の単一もしくは複数の入力において、電圧カーブＲＥＦ１，ＲＥＦ２及びＲＥＦ３をもたらす三つの基準セルで代替することができる。
【０１４１】
図２９に示すように、時点ｔ０から時点ｔ１までの間に、ＡＴＤ回路５２２は、バス５３０上のアドレス信号の変化を検出したことに応答して、パルス信号を出力ライン５３４に出力する。時点ｔ１において、出力ライン５３４のパルス信号は終了し（すなわち、出力ライン５３４が低い論理状態に戻り）そしてトランジスタ５３８が、ビットライン５２０を、コラムデコード回路５１０を通じて、メモリセル５０２のドレインに接続する。メモリセル５０２の高いしきい値電圧は、ビットライン５２０と入力５１４に、基準セル５０６によって入力５１６に加えられ電圧レベルより大きい電圧レベルに向けて充電させる。
【０１４２】
次にセンス増幅器５０８は、入力５１４と５１６の電圧を例えば時点ｔ２にて感知することができる。時点ｔ３にて、アドレスバス５３０上のアドレス信号が、メモリセル５０４をアドレス指定するか又は選択するように変更される。その新しいアドレスに応答して、ＡＴＤ回路５２２が、トランジスタ５４０にノード５４８をグランドへ放電させる別のパルスと、ライン５３４に、時点ｔ３から時点ｔ４まで生成する。この期間中、ビットライン５２０はノード５４８から切り離され、次にコラムロード５２８によってＶＤＤの方へプルされる。
【０１４３】
別の実施態様では、ビットライン５２０を、この期間中、グランドにプルすることができる。時点ｔ４にて、ライン５３４上のパルス信号が終了され、そしてアドレス指定されたメモリセル５０４が、ビットライン５２０に、コラムデコーダ５１２とトランジスタ５４４を通じて接続される。図２９に示すように、入力５１４の電圧は、パルスが時点ｔ４にて終了するときグランドの方に低下し、次にメモリセル５０４の低いしきい値電圧によって確認される電圧レベルに向けて充電する。次に、時点ｔ５にて、センス増幅器５０８は、メモリセル５０４が記憶している状態を確認することができる。ノード５４８（及びビットライン５２０）はリセット回路５２４で事前設定されたので、ビットライン５２０と入力５１４は、ビットライン５２０が、メモリセル５０４だけで時点ｔ４にて電圧を放電しなければならなかった場合より速く適切な電圧レベルに向けて充電できる。
【０１４４】
図２６に、他の実施態様のリセット回路８２４を有する記憶装置５００を示す。リセット回路８２４は、ＡＴＤ回路５２２からのパルス信号に応答して、ノード８４８を約ゼロボルト又はグランドにリセットする増幅回路である。リセット回路８２４は、ｐチャネルトランジスタ８０２ならびにｎチャネルトランジスタ８０４，８０６，８０８，８１０および８１２を備えている。トランジスタ８０２は、そのソースが電源ＶＤＤに接続され、そのゲートがライン５３４に接続されそしてそのドレインがトランジスタ８０４のドレインに接続されている。トランジスタ８０４は、そのソースがノード８５２に接続されそしてそのゲートがライン８２６上の基準電圧ＶＲＥＦに接続されている。ＶＲＥＦは、ノード８４８に必要な電圧を生成する任意の電圧に設定することができる。
【０１４５】
ノード８４８は、メモリセル５０２がアドレス指定されていないとき、各トランジスタ８０４と８０６のしきい値電圧だけ小さいほぼＶＲＥＦの電圧を有している。トランジスタ８１０は、そのドレインがノード８５２に接続され、そのゲートが出力ライン５３４に接続され、そしてそのソースがグランドに接続されている。トランジスタ８０８は、そのドレインがノード８５２に接続され、そのゲートがノード８４８に接続され、そしてそのソースがグランドに接続されている。トランジスタ８０６は、そのドレインがビットライン５２０に接続され、そのゲートがノード８５２に接続されそしてそのソースがノード８４８に接続されている。
【０１４６】
作動中、ＡＤＴ回路５２２がアドレスの変化を検出すると、パルス信号がライン５３２に送られる。そのパルス信号が高いと、トランジスタ８１０はトランジスタ８０６をターンオフして、メモリセル５０２と５０４をビットライン５２０から切り離す。その上に、トランジスタ８１２は、ノード８４８をグランドの方に放電する。パルス信号が終了して出力ライン５３４が低い状態にドライブされると、トランジスタ８１２はターンオフされる。メモリセル５０２と５０４がアドレス指定されていない場合、ノード８４８は、ＶＲＥＦからトランジスタ８０４と８０６のしきい値電圧を差し引いた予め定められた電圧にドライブすることができる。
【０１４７】
図２７に、上記したＡＴＤ回路５２２の一実施例であるＡＴＤ回路９００の回路ブロック図を示す。ＡＴＤ回路９００は遷移検出回路９０２ａ〜９０２ｎを備えており、これら回路はそれぞれアドレスバス５３０からアドレス入力信号Ａ０，Ａ１、…，ＡＮを受信する。またＡＴＤ回路９００は、合計回路９０４と論理ブロック９１２と９１４も備えている。
【０１４８】
図２８に、ＡＴＤ回路９００の動作を説明するためのタイミング図を示す。遷移検出回路９０２ａが、時点ｔ０におけるアドレス信号Ａ０の遷移に応答して、ライン９０３ａにパルス信号を生成する。そのライン９０３ａ上のパルス信号は、遷移検出回路９０２ｂ〜９０２ｎそれぞれがライン９０３ｂ〜９０３ｎ上に生成したパルス信号とともに、合計回路９０４に送られる。これら遷移検出回路９０２ａ〜９０２ｎは、入力アドレス信号の立上りエッジ及び／又は立下りエッジに応答してパルス信号を生成する従来の遷移検出回路であってもよい。合計回路９０４は、遷移検出回路９０２ａ〜９０２ｎのどれかがパルス信号を生成する場合、時点ｔ１〜ｔ２にわたってライン９０３ａ〜９０３ｎ上のパルス信号を集めて、ライン９０６上にパルス信号を生成する。一実施態様の合計回路９０６は、その入力をライン９０３ａ〜９０３ｎに接続されかつその出力をライン９０６に接続されたＯＲゲートである。上記ライン９０６上の信号を利用して、読取りアクセスオペレーション又は検知オペレーションの開始を示すことができる。
【０１４９】
ライン９０６上のパルス信号に応答して、論理ブロック９１２がライン９０８にパルス信号を出力する。ライン９０８上のパルス信号は、ライン９０６上のパルス信号よりパルス幅が長い（すなわち時点ｔ３まで）。ライン９０８上のパルス信号は、ライン５３４に接続することができるので、ノード５４８（又はノード８４８）を事前設定又は放電するのに充分な時間がある。
【０１５０】
ライン９０６上のパルス信号に応答して、論理ブロック９１４は、ライン９１０上にパルス信号を出力する。ライン９１４上のパルス信号は、パルス幅が、ライン９０６と９０８上のパルス信号より長い（すなわち時点ｔ４まで）。ライン９１０上のパルス信号は、センス増幅器５０８に、入力５１４と５１６の電圧差を検知させるのに充分な期間がある。例えば、ライン９１０上のパルス信号の立下りエッジを利用して、センス増幅器５０８をラッチすることができる。
【０１５１】
（実施の形態１１）
上述した半導体記憶装置の応用例として、例えば、図２０に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０１５２】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、サイドウォールメモリ素子、より好ましくは実施の形態１〜９に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０１５３】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０１５４】
液晶ドライバ１００２は、図２０に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとしてサイドウォールメモリ素子を用いるのが好ましく、特に、サイドウォールメモリ素子を集積した実施の形態７〜９に記載の半導体記憶装置を用いるのが好ましい。
【０１５５】
サイドウォールメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。
【０１５６】
（実施の形態１２）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図２１に示す。
【０１５７】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述したこの発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０１５８】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０１５９】
【発明の効果】
この発明によれば、不揮発性メモリセルの状態を検知し、セルごとに異なっていたデータの読み出し処理時間のばらつきを抑制することにより、データの読み出し時間を高速化することができる。
この発明によれば、メモリセルの有するメモリ機能体の少なくとも一部が拡散領域の一部にオーバーラップしているので、読み出し電流を大きくすることができる。このため、読み出し時のビット線電圧の立ち上がり時間が従来よりも短くなり、データ読み出し時間を高速化することが可能となる。
また、メモリセルの有する拡散領域がゲート電極とオフセットしているので、書込み時と消去時の読み出し電流比を大きくすることができる。このため、前記メモリ機能体に保持されているデータの判定を従来よりも短い時間で行うことが可能となり、データ読み出し時間を高速化することが可能となる。
【０１６０】
さらに、メモリセルは、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下に配置されたチャネル領域と、チャネル領域の両側に配置された拡散領域と、ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とから構成しているので、メモリセルの形成プロセスは、通常のトランジスタの形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いて通常トランジスタからなる周辺回路と混載する場合と比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、チップの歩留まりが向上し、コストを削減することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１１）の概略構成図である。
【図２１】本発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１２）の概略構成図である。
【図２２】従来のフラッシュメモリの要部の概略断面図である。
【図２３】従来のフラッシュメモリの電気特性を示すグラフである。
【図２４】アドレス遷移検出（ＡＴＤ）回路、リセット回路部及び検知回路部を有する半導体記憶装置の一実施態様のブロック図である。
【図２５】異なる状態を記憶し連続的に検知される不揮発性メモリセルによって、図２４に示すセンス増幅器に印加される電圧の定性グラフである。
【図２６】アドレス遷移検出（ＡＴＤ）回路、リセット回路部及び検知回路部を有する半導体記憶装置の別の実施態様のブロック図である。
【図２７】図２４に示すＡＴＤ回路の一実施態様のブロック図である。
【図２８】図２７に示すＡＴＤ回路が生成する諸信号のタイミング図である。
【図２９】異なる状態を有するマルチレベル不揮発性メモリセルをアドレス指定した後、センス増幅器に印加される電圧のグラフである。
【符号の説明】
１、３０１ａＡ〜３０１ａＤ、４０１ａＡ、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４、６０１Ａ、６０１Ｂメモリ素子
１０１、２１１、２８６、７１１半導体基板
１０２Ｐ型ウェル領域
１０３、２１４、７１２ゲート絶縁膜
１０４、２１７、７１３ゲート電極
１０５ａ、１０５ｂメモリ機能部
１０７ａ、１０７ｂ、２１２、２１３拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａシリコン窒化膜
１２０、２７１オフセット領域
１２１ゲート電極下の領域
１１１微粒子
１１２絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａメモリ機能体
２２６反転層
２４１、２４３、２４４シリコン酸化膜
２８１、２８２、２９２、４２１領域
２８３、２８４電気力線
２８７ボディ領域
２８８埋め込み酸化膜
２９１高濃度領域
８１１制御回路
８１２電池
８１３ＲＦ回路
８１４表示部
８１５アンテナ
８１６信号線
８１７電源線
１００１液晶パネル
１００２液晶ドライバ
１００３不揮発性メモリ部
１００４ＳＲＡＭ部
１００５液晶ドライバ回路

Claims

第一不揮発性メモリセルと、
前記第一不揮発性メモリセルに接続されたビットラインと、
前記第一不揮発性メモリセルと前記ビットラインに接続され、入力アドレス信号の遷移に応答して、ある期間ａだけ、予め定められた第一電位状態に、前記ビットラインをリセットするように配置構成された制御回路部とを備え、
前記制御回路部が、前記入力アドレス信号を受信してパルス信号を生成するように配置構成されたアドレス遷移検出回路と、前記アドレス遷移検出回路、前記ビットラインおよび前記第一不揮発性メモリセルに接続されたリセット回路を含み、
リセット回路が、前記パルス信号に応答して、前記ビットラインを、予め定められた第一電位状態にリセットするように配置構成され、
前記リセット回路が、前記ビットラインに接続された第一端子と、電源端子に接続された第二端子と、前記アドレス遷移検出回路に接続された第三端子とを有しかつ前記パルス信号に応答して予め定められた第一電位状態に前記ビットラインをドライブする第一トランジスタと、前記第一トランジスタの第一端子に接続された第四端子、前記ビットラインに接続された第五端子及び前記第一トランジスタの第三端子に接続された第六端子を有する第二トランジスタを備え、
前記第一不揮発性メモリセルが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極下に配置されたチャネル領域と、該チャネル領域の両側に配置され、該チャネル領域と逆導電型を有する拡散領域と、該ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなることを特徴とする半導体記憶装置。
前記期間ａが経過した後、前記第一不揮発性メモリセルに記憶されたデータを検知するように配置構成されかつ前記ビットラインに接続された検知回路部をさらに含む請求項１に記載の半導体記憶装置。
前記検知回路部が、
基準不揮発性メモリセルと、
前記第一不揮発性メモリセルに接続された第一入力部及び前記基準不揮発性メモリセルに接続された第二入力部とを有するセンス増幅器とを備えたことを特徴とする請求項２に記載の半導体記憶装置。
前記第一不揮発性メモリセルが、Ｎ種（Ｎ≧３）の論理状態のうち一つに対応するデータを記憶する請求項１に記載の半導体記憶装置。
前記予め定められた第一電位状態が、ほぼゼロボルトであることを特徴とする請求項１に記載の半導体記憶装置。
ドレイン端子を有する第一不揮発性メモリセルと、
前記第一不揮発性メモリセルに接続され、かつ入力アドレス信号の遷移に応答して、前記不揮発性メモリセルのドレイン端子を、ある期間ａだけ、予め定められた第一電位状態にリセットするように配置構成された制御回路と、
前記ドレイン端子に接続され、前記不揮発性メモリセルに記憶されたデータを検知するよう配置構成された検知回路と、
前記第一不揮発性記憶セルのドレイン端子及び前記検知回路とに接続されたビットラインと、
前記ビットラインおよび前記第一不揮発性メモリセルに接続されたリセット回路とを備え、
前記リセット回路が、第一、第二および第三端子を有する第一トランジスタと、前記第一不揮発性メモリセルのドレイン端子に接続された第四端子、ビットラインに接続された第五端子及び前記第一トランジスタの第三端子に接続された第六端子を有する第二トランジスタとを備え、
前記第一不揮発性メモリセルが、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなることを特徴とする半導体記憶装置。
前記制御回路が、
前記入力アドレス信号を受信してパルス信号を生成するように配置構成されたアドレス遷移検出回路を備え、
前記リセット回路が、前記アドレス遷移検出回路と前記不揮発性メモリセルに接続されかつ前記パルス信号に応答して前記不揮発性メモリセルのドレイン端子を予め定められた第一電位状態にリセットするように配置構成されていることを特徴とする請求項６に記載の半導体記憶装置。
前記リセット回路の第一トランジスタが、前記不揮発性メモリセルのドレイン端子に接続された第一端子、電源端子に接続された第二端子及び前記アドレス遷移検出回路に接続された第三端子を有する第一トランジスタを備えており、その第一トランジスタが前記不揮発性メモリセルのドレイン端子を、前記パルス信号に応答して予め定められた第一電位状態にドライブすることを特徴とする請求項６に記載の半導体記憶装置。
前記検知回路が、
基準不揮発性メモリセルと、
前記第一不揮発性記憶セルに接続された第一入力部及び前記基準不揮発性メモリセルに接続された第二入力部を有するセンス増幅器とを含むことを特徴とする請求項６に記載の半導体記憶装置。
前記第一不揮発性メモリセルが、Ｎ種（Ｎ≧３）の論理状態のうちの一つに対応するデータを記憶することを特徴とする請求項６に記載の半導体記憶装置。
前記予め定められた第一電位状態がほぼゼロボルトであることを特徴とする請求項６に記載の半導体記憶装置。
前記メモリ機能体の少なくとも一部が前記拡散領域の一部にオーバーラップしていることを特徴とする請求項１または６に記載の半導体記憶装置。
前記拡散領域が前記ゲート電極とオフセットしていることを特徴とする請求項１または６に記載の半導体記憶装置。
請求項１乃至１３の何れか１つに記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。